KR940002391B1 - 반도체기억장치 - Google Patents

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KR940002391B1
KR940002391B1 KR1019900017118A KR900017118A KR940002391B1 KR 940002391 B1 KR940002391 B1 KR 940002391B1 KR 1019900017118 A KR1019900017118 A KR 1019900017118A KR 900017118 A KR900017118 A KR 900017118A KR 940002391 B1 KR940002391 B1 KR 940002391B1
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야스마사 니시무라
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체기억장치
제1a도는, 이 발명의 제1의 실시예에 의한 DRAM의 메모리 셀의 평면구조도.
제1b도는, 제 1a도중의 절단선 Ⅰ-Ⅰ에 따른 방향에서의 단면구조도.
제2a도는, 이 발명의 제2의 실시예에 의한 DRAM의 메모리 셀의 평면구조도.
제2b도는, 제 2a도중의 절단선 Ⅱ-Ⅱ에 따른 방향에서의 단면구조도.
제3a도는, 이 발명의 제3의 실시예에 의한 DRAM의 메모리 셀의 평면구조도.
제3b도는, 제 3a도중의 절단선 Ⅲ-Ⅲ에 따른 방향에서의 단면구조도.
제4도 및 제5도는, 이 발명의 DRAM의 변형예를 표시하는 커패시터의 평면형상을 모식적으로 표시한 평면현상 모식도.
제6도는, 일반적인 DRAM의 구성을 표시하는 블록도.
제7도는, 1조의 비트선쌍을 포함하는 메모리셀의 등가회로도.
제8a도는, 종래의 DRAM의 메모리 셀의 평면구조를 표시하는 평면구조도.
제8b도는, 제8a도중의 절단선 Ⅷ-Ⅷ에 따른 방향에서의 단면구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘기판 2 : 트랜스터 게이트 트랜지스터
10 : 커패시터 11 : 하부전극
11a : 하부전극의 제 1 의 부분 11b : 하부전극의 제 2 의 부분
11c : 하부전극의 제 3 의 부분
11d : 하부전극의 제3의 부분 11c의 차양부(비부)
11e : 하부전극의 제3의 부분 11c의 튀어나온부
12 : 유전체층, 13상부전극
15 : 커패서터의 겹친 영역(도면중, 동일부호는 동일 또는 상당부분 표시)
이 발명은, 반도체기억장치에 관한 것이고, 특히 신호전하의 축적용량을 증대할 수 있는 커패시터의 구조의 개선에 관한 것이다.
반도체기억장치중, 기억정보의 랜덤인 입출력이 가능한 것에는 다이나믹 랜덤 액세스 메모리(DRAM)이 있다. 일반적으로, DRAM은 다수의 기억정보를 축적하는 기억영역인 메모리셀어레이와, 외부와의 입출력에 필요한 주변회로로 구성된다.
제6도는, 일반적인 DRAM의 구성을 표시하는 블록도이다.
본 도면을 참조하여, 우선DRAM (50)은, 기억정보의 전달신호를 축적하기 위해서의 메모리셀어레이(51)와, 단위기억회로를 구성하는 메모리셀을 선택하기 위해서의 어드레스 신호를 외부에서 받기위해서의 로우엔드 컬럼 어드레스버퍼(52)와, 그 어드레스신호를 해독하는 것에 의해 메모리셀을 지정하기 위해서의 로우디코더(53) 및 컬럼디코더(54)와 , 지정된 메모리셀에 축적된 신호를 증폭하여 판독하는 센스리프레쉬엔프와, 데이터입출력 때문에의 데이터인버퍼(56) 및 데이터아웃버퍼(57)와, 클럭신호를 발생하는 클럭제너레이터(58)을 포함하고 있다.
제7도는, 메모리셀어레이(51)에 있어 1쌍의 비트선을 포함하는 메모리셀의 등가회로도이다.
제7도를 참조하여, 메모리셀은 1개의 트랜스터 게이트 트랜지스터(2)와 1개의 커패시터(10)를 포함한다. 트랜스퍼 게이트 트랜지스터(2)의 게이트는 워드선(4)에 접속되어, 소스·드레인영역의 한쪽은 비트선(26)에 접속되어, 더욱 다른쪽의 소스·드레인영역은 커패시터(10)에 접속되어 있다. 메모리셀에의 데이터의 기록은 다음과 같이 행하여진다. 우선 워드선(4)이 활성화되어, 트랜스퍼 게이트 트랜지스터(2)가 온이 된다. 그리고, 비트선(26)에 기록해야할 정보에 대응한 High레벨 또는 Low레벨의 전위가 제공된다. 그리고, 커패시터(10)에 비트선(26)의 전위에 대응한 전하가 축적된다. 그후, 워드선(4)이 불황성화되어 트랜스퍼 게이트 트랜지스터(2)가 오픈된다. 이결과, 커패시터(10)에는 데이터에 대응한 전하가 축적된다. 판독동작은 다음과 같이 행하여진다.
비트선(26)은 미리 전기적으로 고립된 프로팅상태에 유지된다. 워드선(4)이 활성화되면, 트랜스퍼 게이트 트랜지스터(2)가 온이된다. 커패시터(10)에 축적된 전하가 비트선(26)에 제공된다. 이것에 의해 비트선(26)에는 약간의 수 100mV의 전위변화가 나타난다. 나타난 전위변위는 센스엔프(55)에 의해 증폭되어 판독신호로 된다.
이상과 같이, 판독시에 커패시터(10)에 축적된 정보전하가 비트선(26)에 재분배되어, 그때의 전위변화가 검출된다. 커패시터(10)의 용량은 그 전극의 표면적의 증감에 비례한다. 그 때문에, 고집적화의 이유로 커패시터사이즈를 축소해가면, 축적되는 신호전하량이 감소한다. 이 때문에 검출되는 전위변화도 작게되어, 오판독의 위험이 생긴다. 또 , 신호전하량의 감소에 의해 메모리셀의 소프트에라내성도 저하된다. 그 때문에, 고집적화에 수반하여 커패시터의 평면적인 사이즈를 축소하여도 커패시터에 축적할 수 있는 전하량, 즉 용량을 확보하기 위해, 커패시터의 구조개선이 행하여 지고 있다. 그 1예에 대해 설명한다.
제8a도 및 제 8b도는, DRAM 의 메모리셀어레이부분 평면도 및 그의 절단선Ⅷ-Ⅷ 에 따른 방향에서의 단면구조도를 표시하고 있다. 이 예에 표시하는 DRAM는 , 예를 들면 「 NOVEL STACKED CAPACITOR CELL FOR 64Mb DRAM 」(89' Symposium on VLSI Technical Pagers, PP69-70,W.Wakamiya외) 에 개지되어 있다. 이 제8a도 및 제8b 도에는 각각 6비트 및 3비트몫의 메모리 셀이 표시되어 있다. 제8A도, 제8B 도를 참조하여, p 형 실리콘기판(1) 표면의 소자분리영역에는, 필드실리게이트전극(20)이 게이트절연막(21)을 끼워 형성되어 있다. 필드실드게이트전극(20)에 에워싸이는 p형 실리콘기판(1) 표면의 소자형성영역에는, 보수의 메모리셀이 형성되어 있다. 메모리셀은 1개의 트랜스퍼 게이트 트랜지스터(2)와 1개의 커패시터(10)를 비치한다. 트랜스퍼 게이트 트랜지스터(2)는 p형 실리콘기판(1)표면에 형성된 1쌍의 n+불순물영역(소스.드레인)(5,5)과, 이1쌍의 n+불순물영역(5,5)에 끼워지는 p형 실리콘기판(1)의 표면 영역상에 게이트산화막(3)을 끼워서 형성된 게이트 전극(워드선)(4)을 비치한다.
게이트 전극(4)의 주위는 절연막(6)에 의해 덮혀져 있다. 커패시터(10)는 하부전극(스토레이지노드)(11)과, 하부전극(11)의 표면을 덮어 형성된 유전체층(12) 및 그 표면상에 형성된 상부전극(셀프레이트)(13)을 구비한다.
하부전극(11)은 트랜스퍼 게이트 트랜지스터(2)의 한쪽의 n+불순물영역(5)에 접속되는 제1의 부분(11a)과, 기판의 주표면에서 상방을 향하여 연장된 원통상의 제2의 부분 (11b)을 구비한다.
유전체층(12)은, 특히 이 하부전극(11)의 제2의 부분(11b)의 내외 표면에 따라 형성되어 있다. 따라서, 이 부분이 커패시터용량을 증대하게 하는 데에 기여하고 있다. 따라서, 이 부분이 커패시터용량을 증대하게 하는 데에 기여하고 있다.
이와같은 구조의 커패시터를 원통형커패시터라 칭한다. 트랜스퍼 게이트 트랜지스터(2)의 커패시터(10)에 접속되지 않은 다른쪽의 n+불순물영역(5)에는 층간절연층(27)중에 형성된 컨택트홀(25)을 통하여 비트선(26)이 접속되어 있다. 또 필드실리게이트전극(20)의 상부에는 절연막(22)을 끼워서 워드선(47)이 형성되어 있다.
커패시터(10)의 1부는 절연막(6) 및 질화막(14)을 끼워서 워드선(4)의 상부에 까지 연재하고 있다.
상기와 같이, 종래의 DRAM에서는, 커패시터의 용량을 증대하게 하기위해 커패시터의 원통상의 부분을 형성하고 있다. 그러나, 원통형 커패시터에 있어서도 제조상의 제약이나 배전 구조상의 제약등으로 무제한으로 높게 형성할 수는 없다. 그리고도, 더욱 고집적화가 진전함에 따라, 커패시터(10)의 평면적인 점유면적은 축소되어, 그 결과 커패시터(10)의 원통부분의 경도되지 않은면 않된다.
따라서, 고집적화의 진전에 대해서도 소정의 커패시터용량을 확보할 수 있는 새로운 커패시터의 구조가 요망되게 되었다. 이 발명은 상기와 같은 문제점을 해소하기 위해 이루워졌고, 서로 인접하는 메모리셀간의 잉여공간을 이용하여 증대할 수 있는 구조의 커패시터를 구비한 반도체기억장치를 제공하는 것을 목적으로 한다.
이 발명에 의한 반도체기억장치는, 제1도전형의 반도체기억장치의 주표면상에 복수개의 단위메모리셀이 배열되어 구성된 기억영역을 가지고 있고, 서로 인접하는 제1 및 제2의 메모리셀의 각각은, 반도체가핀의 주표면상에 형성된 스위칭 소자와, 이 스위칭소자에서 전송되는 전하를 유지하기 위해서의 신호유지용 수동소자를 포함하고 있다.
그리고, 스위칭소자는, 반도체기판중에 형성된 제2도전형의 1쌍의 불순물영역과, 이 1쌍의 불순물영역에 끼여진 반도체 기판의 주표면상에 절역막을 끼워서 형성된 도전층을 구비하고 있다.
또, 신호유지용 수동소자는, 스위칭소자의 1쌍의 불순물영역의 한쪽측에 접속되어 그 1부가 스위칭소자의 도전층의 상부에 절연층을 통하여 연재한 제1의 부분과,이 제1의 부분의 표시상에서 반도체기판의 주표면의 상방을 행하여 연장된 입벽상의 제2의 부분과, 이 제2의 부분에 늘어스고 반도체 기판의 주표면의 평면방향을 향하여 연장된 제3의 부분을 가지는 제1전극층을 구비하고 있다.
더욱, 제1전극층의 외표면을 덮도록 형성된 유전체층과, 유전체층의 표면상에 형성된 제2전극층을 구비하고,제1의 메모리셀의 신호유지용 수동소자의 제1전극층의 제3의 부분은 , 제2의 메모리셀의 신호유지용 수동소자의 제1전극층의 제3부분과 부분적으로 겹쳐지도록 형성되어 있다. 신호유지용 수동소자의 전하축적용량은, 유전체층을 통하여 대향하는 제1 및 제2전극의 대향면적에 비례한다.
따라서, 이 발명에 있어서, 제1전극의 제3의 부분은 그와 표면을 전하축적영역으로서 이용하는 것이 가능하고, 이부분이 전하축적용량의 증대를 실현한다.
또, 인접하는 메모리셀의 신호유지용 수동소자의 제1전극의 제 3의 부분을 서로 겹치게하는 것에 의해, 서로 인접하는 메모리셀간의 공간을 이용하여 신호유지용 수동소자의 전하 축적용량을 증대하게 할 수가 있다.
[실시예]
이하, 이 발명의 1실시예를 도면을 이용하여 설명한다.
제1a도는, 이 발명의 제1의 실시예에 의한 DRAM의 메모리셀어레이의 부분평면구조도이다. 또, 제1b도는 제 1a도중의 절단선Ⅰ-Ⅰ에 따른 방향에서의 메모리셀의 단면구조도이다. 예를들면, 제 1b도에는 4비트 몫의 메모리셀이 표시되고 있다. 메모리셀은 1개의 트랜스퍼 게이트 트랜지스터(2)와 1개의 커패시터(10)을 포함한다. 트랜스퍼 게이트 트랜스터(2)는 1쌍의 n+불순물영역(5,5)과, 이 불순물영역간에 위치하는 p형 실리콘기판(1)표면상에 게이트 산화막(3)을 끼워 형성된 게이트전극(워드선) (4)을 비치한다.
다음은, 이 발명의 특징은 커패시터(10)의 구조에 대해 설명한다.
커패시터(10)의 하부전극(11)은 설명의 편의상 3개의 부분적으로 구성된다.
제1의 부분은 트랜스퍼 게이트 트랜지스터(2)의 한쪽의 n+불순물영역(5)에 접속되어, 또한 그 일단이 게이트전극(4)의 상부에 절연막(6)을 끼워얹어, 그 다른쪽이 필드실드게이트전극(20)의 상부를 달리는 워드선(4)의 상부에 절연막(6)을 끼워 연재하고 있다.
제2의 부분은 , 제1의 부분의 상면에서 p형 실리콘기판(1)의 주표면상방을 향하여 연장한 원통상으로 형성되어 있다. 더욱 제3의 부분, 제2의 부분의 원통상의 외표면에서 p형 실리콘기판(1)의 평면방향으로 비상(庇狀)으로 튀어나와 있다.
또, 이 비상의 제3의 부분은 평면적으로는 원통상의 제2의 부분을 모방하여 원판상으로 형성되어 있다. 유전체층(12)은 하부전극(11)으 제1의 부분 (1a) 내지 제 3의 부분(11c)의 표면에 따라 형성되어 있다.
더욱 상부전극(13)은 유전체층(12)의 표면을 덮도록 형성되어 있다. 또, 평면적인 배치구조에 있어서, 서로 인접하는 커패시터는, 하부전극(11)의 제3부분(11c)을 서로 다른 높이위치에 형성하고, 기판표면의 상하방향에 있어 겁쳐 영역(15)을 구성하고 있다.
이 겹친 영역(15)을 설치하는 것에 의해, 하부전극(11)의 제3부분(11c)의 비(庇)를 길게 형성하고,커패시터용량의 확대를 기도하고 있다.
다음은, 이 발며의 제2의 실시예에 의한 DRAM의 메모리셀의 구조를 설명한다.
제2a도는, 메모리셀어레이의 부분평면구조도이고, 제2b도는, 제2a도의 절단선 Ⅱ-Ⅱ에 따른 방향에서의 메모리셀의 단면 구조도이다. 이 제2의 실시에는 제1의 실시예의 변형예이고, 하부전극(11)의 제3부분(11c)이 더욱 원통상의 제2부분(11b)의 내방측에 향하여 연장한 비부분(11o)을 가지는 것이다. 이 제3부분(11c)의 비부분(11o)에 의해 더욱 커패시터(10)의 용량이 증대한다. 또, 더욱 비트선(26)의 컨택트홀(25)에 근접하는 부분에 있어서는 커패시터의 하부전극(11)의 제3부분(11c)에 부분적으로 잘린부(16)을 설치하고 있다. 이 잘린부(16)를 설치하는 것에 의해, 비트선(26)과 커패시터(10)와의 절연성을 충분히 확보한다.
더욱, 이 잘린부(16)의 형상은 도면에 표시한 것과 같이 삼각형, 사다리꼴, 호상등과 같은 형상이라도 좋다.
더욱, 이 발명의 제3의 실시예에 의 한 DRAM 의 메모리셀의 구조에 대해 설명한다.
제3a도는 제3의 실시예의 DRAM 의 메모리셀의 평면구조도이고, 제3b도는 제3a도의 절단선 Ⅲ-Ⅲ에 따른 방향에서의 단면구조도이다.
제3의 실시예는 제1의 실시예에 의한 커패시터의 변형예이다. 즉, 커패시터(10)의 하부전극(11)의 제3부분(11c)은, 그 상면 또는 하면에 튀어나온부(11e)가 형성되어 있다. 더욱, 인접하는 커패시터(10,10)간이 겹치는 영역(15)에 있어서는, 한쪽의 커패시터의 하부전극(11)의 튀어나온부(11e)과 다른쪽의 커패시터의 하부전극(11)으 튀어나온부(11e)가 서로 맞물리게 배치되어 있다.
더욱, 이 발며의 변형예에 대해서는 제4도 및 제5도를 이용하여 설명한다. 즉, 이 발명에 있어서는, 커패시터의 하부전극(11), 특히 제2부분(11b) 및 제 3부분(11c)의 형상은 임의로 설정하는 것이 가능하다.
일예로서, 제4도에서는, 커패시터(10)의 하부전극(11)은, 제2부분(11b)과 장방형의 제3부분(11c)과의 조함이 모식적으로 표시되어 있다.
또, 제5도에서는 상형(箱形)의 제2부분(11b)과 장방형상의 제3부분(11c)의 조합이 모식적으로 표시되어있다. 더욱, 이들은 예지에 지나지 않고, 예를들면, 다각형단면, 타원단면등의 제2의 부분(11b)과 다각형, 타원형등의 제3부분(11c)과의 조합구성하여도 좋다.
또 이들의 하부전극(11)의 형상에 관한 변형예는, 상기 제2 및 제3의 실시예에 조합하여 실시하는 것이 가능하다.
더욱, 상기 실시예에서는, 커패시터의 하부전극(11)의 제3부분(11c)이 1층인 경우에 대해 표시했으나, 2층이상의 비상부분을 형성하고, 인접하는 커패시터간에서 복수의 비상의 제3부분을 교호로 겹쳐서 배치하여도 좋다.
이와같이, 이 발명에 의한 반도체기억장치는, 서로 인접하는 메모리셀간의 잉여공간을 이용하여 신호유지용 수동소자의 전극층을 상호겹치도록 연재하여 구성하였으므로, 신호전하의 축적용량이 증대하고, 고집적화에 있어서도 소정의 기억용량을 가지는 신뢰성이 높은 반도체기억장치를 실현할 수가 있다.

Claims (7)

  1. 제1도전형의 반도체기판의 주 표면상에 배열된 복수개의 단위메모리셀로 구성된 기억영역을 가지는 DRAM에 있어서, 서로 인접하는 제1 및 제2의 메모리셀의 각각은, 상기 반도체기판의 주표면상에 형성된 스위칭소자와, 그리고 상기 스위치소자에서 전송되는 전하를 유지하기 위해 상기 스위칭소자에 접속되는 신호유지용 수동소자를 포함하고, 상기 스위칭소자는, 상기 반도체 기판중에 형성된 제2도전형의 1쌍의 불순물영역과, 그리고 상기 1쌍의 불순물영역에 의해 끼워진 상기 반도체기판의 주표면상에 그곳사이에서 형성된 절연막에 의해 형성된 도전층을 포함하고, 상기 신호유지용 수동소자는, 상기 스위칭소자의 상기 1쌍의 불순물영역의 한쪽에 접속되어 그 일부가 상기 스위칭소자의 상기 도전층이 상부에 그 곳 사이에 삽입된 절연층으로 연재하는 제1부분과, ,이 제1부분의 표면상에서 상기 반도체기판의 주표면의 상방부분으로 연장하는 벽형상의 제2부분과, 이 제2부분에 이어져 상기 반도체기판의 주표면의 평면방향으로 연장하는 제3부분을 가지는 제1전극층과, 상기 제1전극층의 외표면을 덮도록 형성된 유전체층과, 상기 유전체층의 표면상에 형성된 제2전극층을 비치하고, 상기 제1메모리셀의 상기 신호유지용 수동소자의 상기 제1전극층의 제 3부분은, 상기 제2의 메모리셀의 상기 신호유지용 수동소자의 상기 제1전극층의 제3부분과 부분적으로 겹치도록 형성되는 DRAM.
  2. 제1항에 있어서, 상기 제1전극층의 상기 제2부분은 상기 반도체기판의 주표면에 상방에 수직으로 연장하는 원통형상을 가지게 형성되고, 그리고 상기 제1전극층의 상기 제3부분은 상기 제2부분의 측표면에서 상방으로 상기 반도체기판의 주표면에 대략 평행으로 연장하는 디스크형상을 가지게 형성되는 DRAM.
  3. 제2항에 있어서, 상기 제1전극층의 상기 제3부분은 상기 제2부분의 측표면에서 내부와 외부로 연장하는 DRAM.
  4. 제2항에 있어서, 상기 제1전극층의 상기 제3부분은 그것의 표면상에 음푹하고 볼록한 부분을 가지는 DRAM.
  5. 제2항에 있어서, 상기 신호유지용 수동소자의 상방부분상에 연장하는 연결층은 상기 스위칭소자의, 상기 제1전극층에 접속되는 불순물영역에 대항하는 불순물 영역에 컨택트부분을 통하여 접속되고, 그리고 노치부분이 상기 제1전극층의 상기 제3부분의 상기 연결층의 컨택트부분 부근부분에 형성되는 DRAM.
  6. 제1항에 있어서, 상기 제1전극층의 상기 제2부분은 상기 반도체기판의 주표면에 수직으로 상방에 연장하는 홀로프리즘(hollow pirsmalic) 형상을 가지게 형성되고, 그리고 상기 제1전극층의 상기 제3부분은 상기 반도체 기판의 주표면에 대략 평행이 되게 상기 제2부분의 상기 벽에서 상방으로 연장하는 다각형 형상을 가지게 형성되는 DRAM.
  7. 제1항에 있어서, 상기 제1전극층의 상기 제2부분은 상기 반도체기판의 주표면에 수직으로 상방에 연장하는 원통형상을 가지게 형성되고, 그리고 상기 제1전극층의 상기 제3부분은 상기 반도체기판의 주표면에 대략 평행이 되게 상기 제2부분의 상기 벽표면에서 상방으로 연장하은 다각형을 가지게 형성되는 DRAM.
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JP81-291602 1989-11-08
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007650B1 (ko) * 1990-04-02 1994-08-22 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치 및 그 제조방법
KR100198659B1 (ko) * 1996-05-16 1999-06-15 구본준 메모리 셀, 메모리 장치 및 그의 제조 방법
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
JPH06260609A (ja) * 1992-06-10 1994-09-16 Mitsubishi Electric Corp 筒型キャパシタを有する半導体記憶装置およびその製造方法
KR960012257B1 (ko) * 1993-02-12 1996-09-18 엘지반도체 주식회사 반도체 장치의 캐패시터 노드 제조방법
US5856220A (en) * 1996-02-08 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a double wall tub shaped capacitor
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59231851A (ja) * 1983-06-14 1984-12-26 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリセル
JPS6394669A (ja) * 1986-10-08 1988-04-25 Mitsubishi Electric Corp 半導体記憶装置
JPS63104466A (ja) * 1986-10-22 1988-05-09 Mitsubishi Electric Corp Ｍｏｓ型ダイナミツクｒａｍ
DE3856143T2 (de) * 1987-06-17 1998-10-29 Fujitsu Ltd Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff
JP2645069B2 (ja) * 1988-04-07 1997-08-25 富士通株式会社 半導体集積回路装置
JP2674085B2 (ja) * 1988-05-18 1997-11-05 富士通株式会社 ダイナミック型半導体記憶装置及びその製造方法
JP2742271B2 (ja) * 1988-09-30 1998-04-22 株式会社日立製作所 半導体記憶装置及びその製造方法
JPH0294471A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体記憶装置およびその製造方法
JPH0379072A (ja) * 1989-08-22 1991-04-04 Toshiba Corp 半導体記憶装置及びその製造方法

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JPH03151663A (ja) 1991-06-27
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