JPH02134868A - 半導体記憶装置 - Google Patents
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- JPH02134868A JPH02134868A JP63289259A JP28925988A JPH02134868A JP H02134868 A JPH02134868 A JP H02134868A JP 63289259 A JP63289259 A JP 63289259A JP 28925988 A JP28925988 A JP 28925988A JP H02134868 A JPH02134868 A JP H02134868A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、１トランジスタ、１キヤパシタにより構成
されるダイナミック型メモリに関し、特にメモリセルを
トランジスタのチャンネル長方向に１／２ｎ （但し
、ｎは１以上の自然数を示す。）ピッチずらして配置し
たダイナミック型メモリにおいて、このダイナミック型
メモリのメモリセルアレー上に配置される信号線、およ
び電源線等の配線の配置方法を改良した１トランジスタ
、１キヤパシタにより構成される半導体記憶装置に関す
る。
されるダイナミック型メモリに関し、特にメモリセルを
トランジスタのチャンネル長方向に１／２ｎ （但し
、ｎは１以上の自然数を示す。）ピッチずらして配置し
たダイナミック型メモリにおいて、このダイナミック型
メモリのメモリセルアレー上に配置される信号線、およ
び電源線等の配線の配置方法を改良した１トランジスタ
、１キヤパシタにより構成される半導体記憶装置に関す
る。
（従来の技術）
以下、第８図乃至第１１図を参照して、従来技術による
１トランジスタ、１キヤパシタにより構成されるダイナ
ミック型メモリ、およびこのメモリセルアレー上に配置
される信号線、および電源線等の配線の配置方法につい
て説明する。
１トランジスタ、１キヤパシタにより構成されるダイナ
ミック型メモリ、およびこのメモリセルアレー上に配置
される信号線、および電源線等の配線の配置方法につい
て説明する。
第８図は、第１の従来例で、１トランジスタ、１キヤパ
シタにより構成されるダイナミック型メモリのメモリセ
ルの従来のフォールデイラドビット線型の配置方法を平
面図で示したものである。
シタにより構成されるダイナミック型メモリのメモリセ
ルの従来のフォールデイラドビット線型の配置方法を平
面図で示したものである。
第８図において、キャパシタは、素子領域１と、図示し
ないキャパシタ絶縁膜を介してこの素子領域１上に形成
されているセルプレート電極２に挟まれて形成される。
ないキャパシタ絶縁膜を介してこの素子領域１上に形成
されているセルプレート電極２に挟まれて形成される。
このセルプレート電極２は各メモリセルの共通の電極と
なっている。またトランジスタは、このセルプレート電
極２上に順次形成された図示しない絶縁膜を介してこの
セルプレート電極２上に形成されているゲート電極、即
ち、ワード線３により形成されている。また、前記セル
プレート電極２には、トランジスタ領域に対応して開孔
部４が形成されている。
なっている。またトランジスタは、このセルプレート電
極２上に順次形成された図示しない絶縁膜を介してこの
セルプレート電極２上に形成されているゲート電極、即
ち、ワード線３により形成されている。また、前記セル
プレート電極２には、トランジスタ領域に対応して開孔
部４が形成されている。
このような構成のダイナミック型メモリにおいて、キャ
パシタに電荷として蓄えられた情報が上記トランジスタ
を通し、素子領域１上へ取られたコンタクト５を通して
ビット線６に読みだされる。
パシタに電荷として蓄えられた情報が上記トランジスタ
を通し、素子領域１上へ取られたコンタクト５を通して
ビット線６に読みだされる。
また、メモリセルの配置は、トランジスタのチャンネル
長方向に１／２ピツチずらして配置されている。
長方向に１／２ピツチずらして配置されている。
このようなメモリセルの配置方法であると、第８図に示
すように、セルプレート電極２の最小幅ｄはセルサイズ
の縮小と共に小さくなり、よって、セルサイズが縮小さ
れるとセルプレート電極２の加工が難しくなるという欠
点がある。
すように、セルプレート電極２の最小幅ｄはセルサイズ
の縮小と共に小さくなり、よって、セルサイズが縮小さ
れるとセルプレート電極２の加工が難しくなるという欠
点がある。
そこで、この欠点を軽減するために、メモリセルをトラ
ンジスタのチャンネル長方向に、例えば１／４ピツチず
らして配置する方法がある（参考文献 特開昭６ｌ−２
７４３５７）。第２の従来例として、第９図乃至第１１
図を参照して、このメモリセルを１／４ピツチずらして
配置したダイナミック型メモリ、およびこのメモリセル
アレ上に配置される信号線、および電源線等の配線の配
置方法について説明する。
ンジスタのチャンネル長方向に、例えば１／４ピツチず
らして配置する方法がある（参考文献 特開昭６ｌ−２
７４３５７）。第２の従来例として、第９図乃至第１１
図を参照して、このメモリセルを１／４ピツチずらして
配置したダイナミック型メモリ、およびこのメモリセル
アレ上に配置される信号線、および電源線等の配線の配
置方法について説明する。
第９図は、１トランジスタ、１キヤパシタにより構成さ
れるダイナミック型メモリにおいて、メモリセルを１／
４ピツチずらして配置したダイナミック型メモリを平面
図で示したものである。
れるダイナミック型メモリにおいて、メモリセルを１／
４ピツチずらして配置したダイナミック型メモリを平面
図で示したものである。
第９図において、キャパシタは、素子領域１と、図示し
ないキャパシタ絶縁膜を介してこの素子領域１上に形成
されているセルプレート電極２″に挟まれて形成される
。このセルプレート電極２′は各メモリセルの共通の電
極となっている。またトランジスタは、このセルプレー
ト電極２′および素子領域１上に順次形成された図示し
ない絶縁膜を介して形成されているゲート電極３′によ
り形成されている。また前記セルプレート電極２′には
、このトランジスタ領域に対応して溝部４″が形成され
ている。ワード線３はコンタクト孔８を通してゲート電
極３′に導通している。
ないキャパシタ絶縁膜を介してこの素子領域１上に形成
されているセルプレート電極２″に挟まれて形成される
。このセルプレート電極２′は各メモリセルの共通の電
極となっている。またトランジスタは、このセルプレー
ト電極２′および素子領域１上に順次形成された図示し
ない絶縁膜を介して形成されているゲート電極３′によ
り形成されている。また前記セルプレート電極２′には
、このトランジスタ領域に対応して溝部４″が形成され
ている。ワード線３はコンタクト孔８を通してゲート電
極３′に導通している。
このような構成のダイナミック型メモリにおいて、キャ
パシタに電荷として蓄えられた情報は上記トランジスタ
を通し、素子領域１上へ取られたコンタクト５を通して
ビット線６に読みだされる。
パシタに電荷として蓄えられた情報は上記トランジスタ
を通し、素子領域１上へ取られたコンタクト５を通して
ビット線６に読みだされる。
また、メモリセルは、第１の従来例の欠点を軽減するた
めに、トランジスタのチャンネル長方向に１／４ピツチ
ずらして配置されている。
めに、トランジスタのチャンネル長方向に１／４ピツチ
ずらして配置されている。
このようなメモリセルの配置方法であると、第９図に示
すように、セルプレート電極２″の最小幅ｄｏが第８図
に示す第１の従来例のｄよりも広（なり、セルサイズが
縮小されてもセルプレート電極２′の加工が容易になる
。
すように、セルプレート電極２″の最小幅ｄｏが第８図
に示す第１の従来例のｄよりも広（なり、セルサイズが
縮小されてもセルプレート電極２′の加工が容易になる
。
しかしながら、第２の従来例では、ビット線対ＢＬ、Ｂ
Ｌの配置方法がメモリセルの配置を１／２ピツチずらし
た第１の従来例と異なる。
Ｌの配置方法がメモリセルの配置を１／２ピツチずらし
た第１の従来例と異なる。
第１０図は、第２の従来例のビット線対ＢＬＩ、ＢＬＩ
とＢＬ２、ＢＬ２、およびセンスアンプＳＡＩ、ＳＡ２
の配置方法を示す平面図である。
とＢＬ２、ＢＬ２、およびセンスアンプＳＡＩ、ＳＡ２
の配置方法を示す平面図である。
第１０図において、センスアンプＳＡＩ、ＳＡ２には、
夫々２本のビット線ＢＬ１、ＢＬＩ、およびＢＬ２、Ｂ
Ｌ２が接続されていることは、第１の従来例と同じであ
るが、センスアンプＳＡＩに接続されるビット線対ＢＬ
Ｉ、ＢＬＩの間に、もう一方のセンスアンプＳＡ２に接
続されるビット線対ＢＬ２、ＢＬ２のいずれかのビット
線が挿入されている点が異なる。メモリセルを１／４ず
らしたダイナミック型メモリでは、その構造上このよう
なビット線配置になってしまう。
夫々２本のビット線ＢＬ１、ＢＬＩ、およびＢＬ２、Ｂ
Ｌ２が接続されていることは、第１の従来例と同じであ
るが、センスアンプＳＡＩに接続されるビット線対ＢＬ
Ｉ、ＢＬＩの間に、もう一方のセンスアンプＳＡ２に接
続されるビット線対ＢＬ２、ＢＬ２のいずれかのビット
線が挿入されている点が異なる。メモリセルを１／４ず
らしたダイナミック型メモリでは、その構造上このよう
なビット線配置になってしまう。
第１１図（ａ）は、この第２の従来例のようにビット線
が配置されたメモリセルアレー上に、例えばカラム選択
信号線のような別の信号線７をこのビット線方向に配線
した場合を示す平面図で、第１１図（ｂ）は、第１１図
（ａ）を模式的に示した模式図である。
が配置されたメモリセルアレー上に、例えばカラム選択
信号線のような別の信号線７をこのビット線方向に配線
した場合を示す平面図で、第１１図（ｂ）は、第１１図
（ａ）を模式的に示した模式図である。
第１１図（ａ）に示すように、信号線７を、例えばビッ
ト線ＢＬ２、ＢＬＩの間に配置すると、信号線７と、こ
のビット線ＢＬ２、およびＢＬＩとの間には、第１１図
（ｂ）に示すように、夫々ＣＦなる浮遊容量が存在する
。この浮遊容量Ｃ０は、対になる一方のビット線ＢＬ２
、ＢＬＩに対しては小さい。即ち、ビット線対ＢＬＩと
ＢＬＩ、およびＢＬ２とＢＬ２の間に信号線７による浮
遊容量のアンバランスが生じ、信号線７を伝わる信号の
ノイズがアンバランスに各ビット線対ＢＬＩ、ＢＬｌ、
およびＢＬ２、ＢＬ２に伝わる。この各ビット線対ＢＬ
Ｉ、ＢＬｌ、およびＢＬ２、ＢＬ２に読みだされる信号
量はビット線の容量と、メモリセルキャパシタの比に比
例しており、数１０ｍＶと微少なものである。この微少
な信号はセンスアンプＳＡＩ、ＳＡ２により差動増幅さ
れるが、充分に増幅されていない間に、信号線７を伝わ
る信号からビット線対の２つのビット線に対し、夫々ア
ンバランスなノイズが伝わると、このアンバランスなノ
イズの差、即ちカップリングノイズによって、これら対
になるビット線の夫々のビット線を伝わる信号に大きな
差が生じ、データが誤って読みだされる可能性がある。
ト線ＢＬ２、ＢＬＩの間に配置すると、信号線７と、こ
のビット線ＢＬ２、およびＢＬＩとの間には、第１１図
（ｂ）に示すように、夫々ＣＦなる浮遊容量が存在する
。この浮遊容量Ｃ０は、対になる一方のビット線ＢＬ２
、ＢＬＩに対しては小さい。即ち、ビット線対ＢＬＩと
ＢＬＩ、およびＢＬ２とＢＬ２の間に信号線７による浮
遊容量のアンバランスが生じ、信号線７を伝わる信号の
ノイズがアンバランスに各ビット線対ＢＬＩ、ＢＬｌ、
およびＢＬ２、ＢＬ２に伝わる。この各ビット線対ＢＬ
Ｉ、ＢＬｌ、およびＢＬ２、ＢＬ２に読みだされる信号
量はビット線の容量と、メモリセルキャパシタの比に比
例しており、数１０ｍＶと微少なものである。この微少
な信号はセンスアンプＳＡＩ、ＳＡ２により差動増幅さ
れるが、充分に増幅されていない間に、信号線７を伝わ
る信号からビット線対の２つのビット線に対し、夫々ア
ンバランスなノイズが伝わると、このアンバランスなノ
イズの差、即ちカップリングノイズによって、これら対
になるビット線の夫々のビット線を伝わる信号に大きな
差が生じ、データが誤って読みだされる可能性がある。
特にダイナミック型メモリの集積度が上がるにつれ、横
方向（平面方向）のデイメンジョンが減少するとともに
、縦方向（Ｒさ方向）のデイメンジョンも減少すること
により、浮遊容Ｑ Ｃｐが増加し、また、信号線７を伝
わる信号の周波数が上がるにつれ、浮遊容量 ＣＦによ
るインピーダンスが減少するので、ビット線対ＢＬＳＢ
Ｌへのアンバランスに伝わるノイズ量が大きくなり、誤
動作の可能性が高くなり、ダイナミック型メモリの信頼
性の上で大きな問題となる。
方向（平面方向）のデイメンジョンが減少するとともに
、縦方向（Ｒさ方向）のデイメンジョンも減少すること
により、浮遊容Ｑ Ｃｐが増加し、また、信号線７を伝
わる信号の周波数が上がるにつれ、浮遊容量 ＣＦによ
るインピーダンスが減少するので、ビット線対ＢＬＳＢ
Ｌへのアンバランスに伝わるノイズ量が大きくなり、誤
動作の可能性が高くなり、ダイナミック型メモリの信頼
性の上で大きな問題となる。
（発明が解決しようとする課題）
この発明は上記のような点に鑑みて為されたもので、メ
モリセルを１／２ｎ （但し、ｎは１以上の自然数を示
す。）ピッチずらして配置したダイナミック型メモリに
おいて、メモリセルアレー上にビット線方向に信号線、
および電源線等の配線を配置する場合、これら配線と、
ビット線対との間に生じる浮遊容量のアンバランスによ
り、ビット線対の夫々のビット線にアンバランスに前記
配線から伝わるノイズ、即ち、カップリングノイズを低
減させ、高集積、かつ高信頼性のダイナミック型メモリ
を含む半導体記憶装置を提供することを目的とする。
モリセルを１／２ｎ （但し、ｎは１以上の自然数を示
す。）ピッチずらして配置したダイナミック型メモリに
おいて、メモリセルアレー上にビット線方向に信号線、
および電源線等の配線を配置する場合、これら配線と、
ビット線対との間に生じる浮遊容量のアンバランスによ
り、ビット線対の夫々のビット線にアンバランスに前記
配線から伝わるノイズ、即ち、カップリングノイズを低
減させ、高集積、かつ高信頼性のダイナミック型メモリ
を含む半導体記憶装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段およびその作用）この発明
によるダイナミック型メモリを含む半導体記憶装置では
、メモリセルを１／２ｎピツチずらして配置したダイナ
ミック型メモリにおいて、従来のように信号線、および
電源線等の配線をビット線と平行に一直線に配置するの
ではなく、これらの配線をビット線と平行な状態で少な
くとも１回以上折り曲げて、ビット線対ＢＬＩ、ＢＬＩ
、およびＢＬ２、ＢＬ２Ｊ二を同じ距離走らせることに
より、前記配線と、これらビット線対との間の浮遊容量
のアンバランスをなくシ、よって、従来この浮遊容量の
アンバランスから、前記配線からのノイズが各ビット線
にアンバランスに伝わっていた点を改善することができ
、このアンバランスに伝わるノイズの差、即ち、カップ
リングノイズをキャンセルすることが可能となり、夫々
のビット線を伝わるノイズのレベルに大きな差が生じな
くなり、データが誤ってよみだされる可能性が低減する
。
によるダイナミック型メモリを含む半導体記憶装置では
、メモリセルを１／２ｎピツチずらして配置したダイナ
ミック型メモリにおいて、従来のように信号線、および
電源線等の配線をビット線と平行に一直線に配置するの
ではなく、これらの配線をビット線と平行な状態で少な
くとも１回以上折り曲げて、ビット線対ＢＬＩ、ＢＬＩ
、およびＢＬ２、ＢＬ２Ｊ二を同じ距離走らせることに
より、前記配線と、これらビット線対との間の浮遊容量
のアンバランスをなくシ、よって、従来この浮遊容量の
アンバランスから、前記配線からのノイズが各ビット線
にアンバランスに伝わっていた点を改善することができ
、このアンバランスに伝わるノイズの差、即ち、カップ
リングノイズをキャンセルすることが可能となり、夫々
のビット線を伝わるノイズのレベルに大きな差が生じな
くなり、データが誤ってよみだされる可能性が低減する
。
（実施例）
以下、第１図、および第２図を参照して、この発明の実
施例に係わる電源線、および信号線等の配線の配置方法
を改良した１トランジスタ、１キヤパシタにより構成さ
れるダイナミック型メモリについて説明する。
施例に係わる電源線、および信号線等の配線の配置方法
を改良した１トランジスタ、１キヤパシタにより構成さ
れるダイナミック型メモリについて説明する。
（１）第１図（ａ）は、この発明の第１の実施例に係わ
るダイナミック型メモリのメモリセルアレー上に配置さ
れる配線の配線方法を示した平面図で、第１図（ｂ）は
、第１図（ａ）を模式的に示した模式図である。
るダイナミック型メモリのメモリセルアレー上に配置さ
れる配線の配線方法を示した平面図で、第１図（ｂ）は
、第１図（ａ）を模式的に示した模式図である。
第１図（ａ）において、ダイナミック型メモリのメモリ
セルアレー上にビット線ＢＬＩ、ＢＬＩ、ＢＬ２、ＢＬ
２と平行に信号線７０が走っている。
セルアレー上にビット線ＢＬＩ、ＢＬＩ、ＢＬ２、ＢＬ
２と平行に信号線７０が走っている。
この信号線７０は、ビット線ＢＬＩ、ＢＬ２の中間の位
置を平行に走り、所定の位置で折れ曲がり、さらに他の
２本のビット線ＢＬＩ、ＢＬ２の中間の位置を平行に走
っている。ここで、信号線７０の折れ曲がる位置をこれ
らビット線の長さの半分の位置とすると、信号線７０と
、ビット線対ＢＬＩ、ＢＬＩとＢＬ２、ＢＬ２との浮遊
容量は、第１図（ｂ）に示すように、各々はぼ１ ／
２ Ｃｐで等しくなる。即ち、浮遊容量のアンバランス
がなくなることにより、信号線７０によるノイズを各ビ
ット線に等しく伝えることができ、浮遊容量のアンバラ
ンスによりアンバランスにビット線に伝わっていたノイ
ズの差、即ち、カップリングノイズがキャンセルされる
ことにより、データが誤って読みだされるということが
なくなり、高集積、かつ高信頼性のダイナミック型メモ
リが提供される。
置を平行に走り、所定の位置で折れ曲がり、さらに他の
２本のビット線ＢＬＩ、ＢＬ２の中間の位置を平行に走
っている。ここで、信号線７０の折れ曲がる位置をこれ
らビット線の長さの半分の位置とすると、信号線７０と
、ビット線対ＢＬＩ、ＢＬＩとＢＬ２、ＢＬ２との浮遊
容量は、第１図（ｂ）に示すように、各々はぼ１ ／
２ Ｃｐで等しくなる。即ち、浮遊容量のアンバランス
がなくなることにより、信号線７０によるノイズを各ビ
ット線に等しく伝えることができ、浮遊容量のアンバラ
ンスによりアンバランスにビット線に伝わっていたノイ
ズの差、即ち、カップリングノイズがキャンセルされる
ことにより、データが誤って読みだされるということが
なくなり、高集積、かつ高信頼性のダイナミック型メモ
リが提供される。
また、信号線７０の折れ曲る部分、即ち、ＢＬＩ、ＢＬ
２を横切っている部分では、信号線７０の幅程度にビッ
ト線対に浮遊容量のアンバランスが生じる。しかし、ビ
ット線の長さに比べて、信号線の線幅は充分に小さいの
で無視することができる。例えばビット線の長さを３０
０μｍとすると、この横切る部分によるの長さのずれ、
即ち、線幅は１０μｍと約１／３０であるので、これに
よる浮遊容量は非常に微少なものである。
２を横切っている部分では、信号線７０の幅程度にビッ
ト線対に浮遊容量のアンバランスが生じる。しかし、ビ
ット線の長さに比べて、信号線の線幅は充分に小さいの
で無視することができる。例えばビット線の長さを３０
０μｍとすると、この横切る部分によるの長さのずれ、
即ち、線幅は１０μｍと約１／３０であるので、これに
よる浮遊容量は非常に微少なものである。
さらに、電源線についても、例えばメモリの読み出し動
作中に電圧が変動するので、本発明を適用することによ
り、その変動によるノイズをビット線に等しく伝えるこ
とが可能となり、上記同様このビット線に読みだされる
信号電圧の差が大きくなり、データが誤って読みだされ
るということがなくなる。この場合においても、上記ビ
ット線との間の浮遊容量のアンバランスの点について解
決されることは勿論である。
作中に電圧が変動するので、本発明を適用することによ
り、その変動によるノイズをビット線に等しく伝えるこ
とが可能となり、上記同様このビット線に読みだされる
信号電圧の差が大きくなり、データが誤って読みだされ
るということがなくなる。この場合においても、上記ビ
ット線との間の浮遊容量のアンバランスの点について解
決されることは勿論である。
（２）第２図は、この発明の第２の実施例に係わるダイ
ナミック型メモリのメモリセルアレー上に配置される配
線の配線方法を示した平面図である。
ナミック型メモリのメモリセルアレー上に配置される配
線の配線方法を示した平面図である。
第２図において、ダイナミック型メモリのメモリセルア
レー上にビット線と平行に信号線７１が走っている。こ
の信号線７１は、ビット線ＢＬＩ、ＢＬ２の中間の位置
を平行に走り、所定の第１の位置で折れ曲がり、他の２
本のビット線ＢＬ１、ＢＬ２の中間の位置を平行に走り
、所定の第２の位置で再度折れ曲り、ビット線ＢＬＩ、
ＢＬ２の中間の位置を平行に走っている。ここで、折れ
曲る地点はビット線対ＢＬ、ＢＬと、信号線７１との浮
遊容量が等しくなるように適当な地点を選ぶ。この実施
例では、折れ曲る地点をビット線の長さの１／４、およ
び３／４の地点としている。このようにすると信号線７
１と、ビット線力（１／ ４ Ｃｐ ＋ １ ／ ４
Ｃｐ ＝ １． ／ ２ Ｃｐ 、まｔ二ＢＬ１、ＢＬ
２が１ ／２ ｃＦとなり等しくなる。
レー上にビット線と平行に信号線７１が走っている。こ
の信号線７１は、ビット線ＢＬＩ、ＢＬ２の中間の位置
を平行に走り、所定の第１の位置で折れ曲がり、他の２
本のビット線ＢＬ１、ＢＬ２の中間の位置を平行に走り
、所定の第２の位置で再度折れ曲り、ビット線ＢＬＩ、
ＢＬ２の中間の位置を平行に走っている。ここで、折れ
曲る地点はビット線対ＢＬ、ＢＬと、信号線７１との浮
遊容量が等しくなるように適当な地点を選ぶ。この実施
例では、折れ曲る地点をビット線の長さの１／４、およ
び３／４の地点としている。このようにすると信号線７
１と、ビット線力（１／ ４ Ｃｐ ＋ １ ／ ４
Ｃｐ ＝ １． ／ ２ Ｃｐ 、まｔ二ＢＬ１、ＢＬ
２が１ ／２ ｃＦとなり等しくなる。
よって、信号線７１によるノイズを各ビット線に等しく
伝えることができ、浮遊容量のアンバランスによりアン
バランスにビット線に伝わっていたノイズの差、即ち、
カップリングノイズがキャンセルされることにより、こ
のビット線上に生成されるノイズ信号電圧の差がほとん
どなくなり、データが誤って読みだされるということが
なくなり、高集積、かつ高信頼性のダイナミック型メモ
リが提供される。
伝えることができ、浮遊容量のアンバランスによりアン
バランスにビット線に伝わっていたノイズの差、即ち、
カップリングノイズがキャンセルされることにより、こ
のビット線上に生成されるノイズ信号電圧の差がほとん
どなくなり、データが誤って読みだされるということが
なくなり、高集積、かつ高信頼性のダイナミック型メモ
リが提供される。
また、信号線７１の折れ曲る部分、即ち、ＢＬＩ、ＢＬ
２を横切っている部分では、信号線７１の幅程度にビッ
ト線対に浮遊容量のアンバランスが生じる。このアンバ
ランスは、第１の実施例と同様に無視することができ、
また配線が電源線の場合において、この電源線のＩＣ動
作中の電圧変動によるノイズの点についても第１の実施
例同様、本発明を適用することにより解決されることは
勿論である。
２を横切っている部分では、信号線７１の幅程度にビッ
ト線対に浮遊容量のアンバランスが生じる。このアンバ
ランスは、第１の実施例と同様に無視することができ、
また配線が電源線の場合において、この電源線のＩＣ動
作中の電圧変動によるノイズの点についても第１の実施
例同様、本発明を適用することにより解決されることは
勿論である。
尚、この発明の第１、第２の実施例にあっては、ビット
線と平行に走る配線を信号線、もしくは電源線としたが
、カラム選択線、第２ビツト線、ＤＱ線であっても良い
。また、これらのビット線と平行に走る配線と、ビット
線対ＢＬ、ＢＬとの間の浮遊容量ＣＦを等しくなるよう
にすれば、即ち、浮遊容量ＣＦをビット線ＢＬに１ ／
２ Ｃｐ 。
線と平行に走る配線を信号線、もしくは電源線としたが
、カラム選択線、第２ビツト線、ＤＱ線であっても良い
。また、これらのビット線と平行に走る配線と、ビット
線対ＢＬ、ＢＬとの間の浮遊容量ＣＦを等しくなるよう
にすれば、即ち、浮遊容量ＣＦをビット線ＢＬに１ ／
２ Ｃｐ 。
また対になるビット線ＢＬにも１ ／２ ｃｐに振分け
るようにすればこれらの配線を途中で何回でも折り曲げ
ても良く、さらに回路設計の際、この折り曲げる位置を
その他の回路等も考慮に入れながら上記浮遊容量を等し
く調節し、最適に設計することにより、信頼性の高い理
想的な回路パターンが形成されることは勿論である。
るようにすればこれらの配線を途中で何回でも折り曲げ
ても良く、さらに回路設計の際、この折り曲げる位置を
その他の回路等も考慮に入れながら上記浮遊容量を等し
く調節し、最適に設計することにより、信頼性の高い理
想的な回路パターンが形成されることは勿論である。
第１０図に示したように、メモリセルを１／４ピツチず
らして配置した時、入れ子状になった２組のビット線対
のセンスアンプＳＡＩ、ＳＡ２は、ビット線の両側に配
置されていた。それらを同じ側に置くこともできる（第
３図）。このようにすればセンスアンプのパターン密度
は高くなり、加工が難しくなる反面、センスアンプの占
有面積を減らすことが可能である。また第１図（ｂ）の
ように信号線がセンスアンプ領域を避けて通ることによ
るセンスアンプのパターン化のメリットもない。しかし
このレイアウトで、も本発明はａ効であることは明らか
である。
らして配置した時、入れ子状になった２組のビット線対
のセンスアンプＳＡＩ、ＳＡ２は、ビット線の両側に配
置されていた。それらを同じ側に置くこともできる（第
３図）。このようにすればセンスアンプのパターン密度
は高くなり、加工が難しくなる反面、センスアンプの占
有面積を減らすことが可能である。また第１図（ｂ）の
ように信号線がセンスアンプ領域を避けて通ることによ
るセンスアンプのパターン化のメリットもない。しかし
このレイアウトで、も本発明はａ効であることは明らか
である。
メモリセルを１／４ピツチずらして配置する第２の従来
例とは別の新規なパターンを考えることもできる。この
新しい１／４ピツチセル配置を第４図、第５図（ａ）、
第５図（ｂ）を用いて説明する。半導体基板上に素子領
域１を形成し、図示しないキャパシタ絶縁膜を形成した
後、セルプレート電極２゛を形成する。（第５図（ａ）
）。ここまでは第２の従来例と同じである。素子領域１
」二、およびこのセルプレート電極２′上の順次形成さ
れた図示しない絶縁膜を形成し、ゲート電極、即ちワー
ド線３を形成する（第５図（ｂ））。次に図示しない絶
縁膜を堆積後、コンタクト孔５を素子領域１上に取り、
ビット線６を形成する（第４図）。このパターンは第２
の従来例に比べ次のメリットがある。
例とは別の新規なパターンを考えることもできる。この
新しい１／４ピツチセル配置を第４図、第５図（ａ）、
第５図（ｂ）を用いて説明する。半導体基板上に素子領
域１を形成し、図示しないキャパシタ絶縁膜を形成した
後、セルプレート電極２゛を形成する。（第５図（ａ）
）。ここまでは第２の従来例と同じである。素子領域１
」二、およびこのセルプレート電極２′上の順次形成さ
れた図示しない絶縁膜を形成し、ゲート電極、即ちワー
ド線３を形成する（第５図（ｂ））。次に図示しない絶
縁膜を堆積後、コンタクト孔５を素子領域１上に取り、
ビット線６を形成する（第４図）。このパターンは第２
の従来例に比べ次のメリットがある。
まず第１に集積度が向上するということである。
このことを示すために第２の従来例において、ゲト電極
３−の形成までの平面図を第６図に示す。
３−の形成までの平面図を第６図に示す。
第２の従来例においては、ゲート電極３゛は島状に分離
されており、微細なゲート電極パターンを形成する必要
があり、高集積化を難しくする。またこのゲート電極３
′は、後に形成するワード線３とコンタクト孔８を介し
て接触させるために（第９図参照） コンタクト孔８と
の合せ余裕をとる必要がある。これも高集積化を難しく
する。
されており、微細なゲート電極パターンを形成する必要
があり、高集積化を難しくする。またこのゲート電極３
′は、後に形成するワード線３とコンタクト孔８を介し
て接触させるために（第９図参照） コンタクト孔８と
の合せ余裕をとる必要がある。これも高集積化を難しく
する。
またコンタクト孔８とビット線６との合せ余裕、コンタ
クト孔８とワード線３との合せ余裕を考える必要があり
、これも高集積化を難しくする。ところが、今示した新
規なパターン（第４図）のゲート電極３はセルトランジ
スタのチャネル幅方向に延びた線状の形状をしている。
クト孔８とワード線３との合せ余裕を考える必要があり
、これも高集積化を難しくする。ところが、今示した新
規なパターン（第４図）のゲート電極３はセルトランジ
スタのチャネル幅方向に延びた線状の形状をしている。
第２の従来例のように、ゲート電極３゛が島状に分離さ
れた形状に比べ、明らかに高集積化しゃすい。またこの
新規なパターンは第２の従来例のように、ゲー） ？ｕ
ｓ極３′とワード線３とのコンタクト孔８はないので、
前述したように様々の合せ余裕にによる面積的ロスはな
く、より高集積化に適している。また微細で数多いコン
タクト孔８を形成する工程がないので、工程数の減少、
歩留りの向上によるコストダウンも期待できる。
れた形状に比べ、明らかに高集積化しゃすい。またこの
新規なパターンは第２の従来例のように、ゲー） ？ｕ
ｓ極３′とワード線３とのコンタクト孔８はないので、
前述したように様々の合せ余裕にによる面積的ロスはな
く、より高集積化に適している。また微細で数多いコン
タクト孔８を形成する工程がないので、工程数の減少、
歩留りの向上によるコストダウンも期待できる。
このような新規なレイアウトでも、２組のビット線対が
入れ子状になった構成をしているので（第１０図、第３
図と同じ）、本発明はａ効である。
入れ子状になった構成をしているので（第１０図、第３
図と同じ）、本発明はａ効である。
ところで、ワード線の立ち上がり、立ち下がり、４の時
間はＤＲＡＭのスピードを左右する要因であって、それ
らは速ければ速い程よい。このためにはワード線の抵抗
を低くすることが重要である。
間はＤＲＡＭのスピードを左右する要因であって、それ
らは速ければ速い程よい。このためにはワード線の抵抗
を低くすることが重要である。
ワード線の抵抗を低くするために各々のワード線と平行
に、例えばＡ１合金配線やＣｕ配線（第２のワード線）
を走らせて適当なピッチで第２のワード線とワード線と
をコンタクトさせるための領域を設ける方法がある。こ
うすれば見かけ上、ワード線の抵抗は小さくなる。この
時、ビット線の上に、第２のワード線が形成され、さら
に第２のワード線の上に信号線が配置された場合、信号
線と各々のビット線との間の浮遊容量は、第２のワード
線によりある程度、遮蔽されて小さくなるが、このよう
なメモリセ、ルでも本発明を適用すればその効果を充分
に得ることができる。勿論、セルのレイアウトは第２の
従来例でもよいし、前述の新規なレイアウトでもよい。
に、例えばＡ１合金配線やＣｕ配線（第２のワード線）
を走らせて適当なピッチで第２のワード線とワード線と
をコンタクトさせるための領域を設ける方法がある。こ
うすれば見かけ上、ワード線の抵抗は小さくなる。この
時、ビット線の上に、第２のワード線が形成され、さら
に第２のワード線の上に信号線が配置された場合、信号
線と各々のビット線との間の浮遊容量は、第２のワード
線によりある程度、遮蔽されて小さくなるが、このよう
なメモリセ、ルでも本発明を適用すればその効果を充分
に得ることができる。勿論、セルのレイアウトは第２の
従来例でもよいし、前述の新規なレイアウトでもよい。
本発明は、１／４ピツチセルレイアウト以外でも適用す
ることができる。とにかく、２組のビット線対が入れ子
状になっており、それらと同方向に信号線、または電源
線を配置する時に有効である。第７図に１／４ピツチ以
外のレイアウトで、本発明が有効なセルレイアウトの一
例を示す。第７図のレイアウトは、セルを１／２ピツチ
ずらしたら、次はずらさないで配置することを繰返した
セルである。このレイアウトによるプレート電極２の最
小幅は、第１の従来例に比べ、同程度、もしくは若干広
くとることができる（１／４ピツチ配置より狭いが）第
７図を見ても明らかなように２組のビット線対は互いに
入れ子状に構成されており、本発明は有効である。
ることができる。とにかく、２組のビット線対が入れ子
状になっており、それらと同方向に信号線、または電源
線を配置する時に有効である。第７図に１／４ピツチ以
外のレイアウトで、本発明が有効なセルレイアウトの一
例を示す。第７図のレイアウトは、セルを１／２ピツチ
ずらしたら、次はずらさないで配置することを繰返した
セルである。このレイアウトによるプレート電極２の最
小幅は、第１の従来例に比べ、同程度、もしくは若干広
くとることができる（１／４ピツチ配置より狭いが）第
７図を見ても明らかなように２組のビット線対は互いに
入れ子状に構成されており、本発明は有効である。
本発明の実施例では、ブレ°−す型の１トランジスタ１
キヤパシタ型のメモリセルを示したが、これに限った訳
ではなく、例えばトレンチセルや、スタックドセルであ
ってもよい。
キヤパシタ型のメモリセルを示したが、これに限った訳
ではなく、例えばトレンチセルや、スタックドセルであ
ってもよい。
［発明の効果］
以上説明したようにこの発明によればダイナミック型メ
モリのメモリセルアレー上に配置される信号線、および
電源線等の配線を少なくとも１回以上折り曲げることに
より、これら配線と、ビット線対の夫々のビット線との
間の浮遊容量を等しくすることができ、従来、浮遊容量
のアンバランスによって前記配線を伝わる信号からのノ
イズがアンバランスにビット線に伝わっていたノイズの
差、即ち、カップリングノイズをキャンセルすることが
でき、カップリングノイズよって、データが誤って読み
だされるということがなくなる。
モリのメモリセルアレー上に配置される信号線、および
電源線等の配線を少なくとも１回以上折り曲げることに
より、これら配線と、ビット線対の夫々のビット線との
間の浮遊容量を等しくすることができ、従来、浮遊容量
のアンバランスによって前記配線を伝わる信号からのノ
イズがアンバランスにビット線に伝わっていたノイズの
差、即ち、カップリングノイズをキャンセルすることが
でき、カップリングノイズよって、データが誤って読み
だされるということがなくなる。
この配線を折り曲げる位置は、浮遊容量が等しくなるよ
うに設計すれば、適当な位置を選べるのでパターン設計
が容易であり、また集積回路領域で突出した部分がある
場合、この部分を避けて配線を折り曲げて浮遊容量が等
しくなるように調節、最適に設計すれば、突出した部分
上に配線を形成しなくて良いので、配線の段切れ防止、
および縦方向（深さ方向）に無駄な高さ、即ち、配線の
高さ分を削除することができる。さらに周波数が上がる
につれ、浮遊容量によるインピーダンスが減少して伝わ
るノイズ量が大きくなることから、特に高速動作をする
集積回路に適した、高集積、かつ高信頼性のダイナミッ
ク型メモリを含む半導体記憶装置が提供される。
うに設計すれば、適当な位置を選べるのでパターン設計
が容易であり、また集積回路領域で突出した部分がある
場合、この部分を避けて配線を折り曲げて浮遊容量が等
しくなるように調節、最適に設計すれば、突出した部分
上に配線を形成しなくて良いので、配線の段切れ防止、
および縦方向（深さ方向）に無駄な高さ、即ち、配線の
高さ分を削除することができる。さらに周波数が上がる
につれ、浮遊容量によるインピーダンスが減少して伝わ
るノイズ量が大きくなることから、特に高速動作をする
集積回路に適した、高集積、かつ高信頼性のダイナミッ
ク型メモリを含む半導体記憶装置が提供される。
第１図（ａ）は、この発明に係わる第１の実施例を説明
する平面図、第１図（ｂ）は、第１の実施例の模式図、
第２図は、この発明に係わる第２の実施例を説明する平
面図、第３図は、第２の従来例の他のセンスアンプの配
置を示す図、第４図は、１／４ピツチセル配置の新規な
パターンを示す図、第５図（ａ）、（ｂ）は、１／４ピ
ツチセルの新規なパターンを工程順に示す図、第６図は
、第２の従来例のゲート電極形成までを示す図、第７図
は、１／４ピツチセル以外で本発明を適用できる他のセ
ルレイアウトを示す図、第８図は、従来技術による第１
の従来例を説明する平面図、第９図は、従来技術による
第２の従来例を説明する平面図、第１０図は、第２の従
来例におけるビット線の配置を示す平面図、第１１図（
ａ）は、第２の従来例における信号線の配置を示す平面
図、第１１図（ｂ）は、第２の従来例の模式図である。 １・・・素子領域、２・・・セルプレート電極、３゜３
′・・・ワード線、４・・・開孔部、４′・・・溝部、
５・・・コンタクト孔、６−・・ビット線、７．７０．
７１ ・・・信号線、８・・・コンタクト孔、ＳＡ１〜
ＳＡ４・・・センスアンプ、ＢＬＩ〜ＢＬ４、ＢＬＩ〜
ＢＬ４・・・ビット線。
する平面図、第１図（ｂ）は、第１の実施例の模式図、
第２図は、この発明に係わる第２の実施例を説明する平
面図、第３図は、第２の従来例の他のセンスアンプの配
置を示す図、第４図は、１／４ピツチセル配置の新規な
パターンを示す図、第５図（ａ）、（ｂ）は、１／４ピ
ツチセルの新規なパターンを工程順に示す図、第６図は
、第２の従来例のゲート電極形成までを示す図、第７図
は、１／４ピツチセル以外で本発明を適用できる他のセ
ルレイアウトを示す図、第８図は、従来技術による第１
の従来例を説明する平面図、第９図は、従来技術による
第２の従来例を説明する平面図、第１０図は、第２の従
来例におけるビット線の配置を示す平面図、第１１図（
ａ）は、第２の従来例における信号線の配置を示す平面
図、第１１図（ｂ）は、第２の従来例の模式図である。 １・・・素子領域、２・・・セルプレート電極、３゜３
′・・・ワード線、４・・・開孔部、４′・・・溝部、
５・・・コンタクト孔、６−・・ビット線、７．７０．
７１ ・・・信号線、８・・・コンタクト孔、ＳＡ１〜
ＳＡ４・・・センスアンプ、ＢＬＩ〜ＢＬ４、ＢＬＩ〜
ＢＬ４・・・ビット線。
Claims (2)
- （１）１トランジスタ１キャパシタにより構成されたメ
モリセルと、第１のセンスアンプに接続された第１のビ
ット線と、第２のセンスアンプに接続され、第１のビッ
ト線と隣り合った第２のビット線と、第１のセンスアン
プに接続され、第２のビット線と隣り合った第３のビッ
ト線と、第２のセンスアンプに接続され、第３のビット
線と隣り合った第４のビット線と、前記第１のビット線
と前記第２のビット線間に存在し、前記第１乃至第４の
ビット線方向に形成された導電体層とを具備したダイナ
ミック型メモリにおいて、前記導電体層は前記第１のビ
ット線と第４のビット線間の領域内で少なくとも１回以
上折り曲げられ、前記第１のビット線と前記第２のビッ
ト線との略中線上と、前記第３のビット線と前記第４の
ビット線との略中線上に配置することにより、前記導電
体層と、第１乃至第４のビット線の各々との間の浮遊容
量が略等しく設定されることを特徴とする半導体記憶装
置。 - （２）前記第１および第２のセンスアンプはビット線の
片側にのみ、若しくはビット線を挟んで夫々反対側に配
置されていることを特徴とする請求項（１）記載の半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289259A JPH07109878B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
| US07/416,604 US4941031A (en) | 1988-11-16 | 1989-10-03 | Dynamic memory device with improved wiring layer layout |
| DE68915395T DE68915395T2 (de) | 1988-11-16 | 1989-10-19 | Dynamische Speicheranordnung mit verbessertem Leitungsnetz. |
| EP89119421A EP0369183B1 (en) | 1988-11-16 | 1989-10-19 | Dynamic memory device with improved wiring layer layout |
| KR1019890016607A KR930000766B1 (ko) | 1988-11-16 | 1989-11-16 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289259A JPH07109878B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134868A true JPH02134868A (ja) | 1990-05-23 |
| JPH07109878B2 JPH07109878B2 (ja) | 1995-11-22 |
Family
ID=17740841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289259A Expired - Fee Related JPH07109878B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4941031A (ja) |
| EP (1) | EP0369183B1 (ja) |
| JP (1) | JPH07109878B2 (ja) |
| KR (1) | KR930000766B1 (ja) |
| DE (1) | DE68915395T2 (ja) |
Cited By (3)
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| KR100298871B1 (ko) * | 1993-06-02 | 2001-11-22 | 김영환 | 반도체 메모리 장치의 비트라인 구조 |
| JP2008004889A (ja) * | 2006-06-26 | 2008-01-10 | Samsung Electronics Co Ltd | 半導体記憶装置 |
| JP2008227171A (ja) * | 2007-03-13 | 2008-09-25 | Toshiba Corp | 不揮発性半導体メモリ |
Families Citing this family (16)
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| JPH0713864B2 (ja) * | 1989-09-27 | 1995-02-15 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
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