JPS6276761A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6276761A JPS6276761A JP60216863A JP21686385A JPS6276761A JP S6276761 A JPS6276761 A JP S6276761A JP 60216863 A JP60216863 A JP 60216863A JP 21686385 A JP21686385 A JP 21686385A JP S6276761 A JPS6276761 A JP S6276761A
- Authority
- JP
- Japan
- Prior art keywords
- capacitors
- opposed
- semiconductor device
- trench
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置にかかり、特にメモリセル内にトレ
ンチキャパシタを有し、メモリセル間を素子分離領域に
Ｊ：り電気的に分離して形成されている半導体装置に関
する。
ンチキャパシタを有し、メモリセル間を素子分離領域に
Ｊ：り電気的に分離して形成されている半導体装置に関
する。
半導体装置に深い溝を形成し、この満の内壁面に絶縁物
を被着してその表面に電極を形成し、この電極と半導体
装置との間でキャパシタを構成する技術が知られている
。このような構造を右するキャパシタを通常トレンチキ
ャパシタと称している。
を被着してその表面に電極を形成し、この電極と半導体
装置との間でキャパシタを構成する技術が知られている
。このような構造を右するキャパシタを通常トレンチキ
ャパシタと称している。
このトレンチキャパシタはＭＯ８型半導体装置のメモリ
構造に広く用いられている。ＭＯ３半導体装置メモリは
複数のメモリセルを右し、メモリセル間は素子分離領域
により電気的に分ＰＲされている。またメモリセル内に
はトレンチキャパシタが形成されている。
構造に広く用いられている。ＭＯ３半導体装置メモリは
複数のメモリセルを右し、メモリセル間は素子分離領域
により電気的に分ＰＲされている。またメモリセル内に
はトレンチキャパシタが形成されている。
第３図は一般的なダイナミックメモリのセル構造を示し
たもので、第３図（ａ）はその平面図を、第３図（ｂ）
はその断面図をそれぞれ示している。
たもので、第３図（ａ）はその平面図を、第３図（ｂ）
はその断面図をそれぞれ示している。
これによれば、２つのセル１ａ、１ｂが素子分離領域２
をはさんで対向して形成されている。セル１ａ、ｌｂ内
にはトレンチキャパシタ３ａ。
をはさんで対向して形成されている。セル１ａ、ｌｂ内
にはトレンチキャパシタ３ａ。
３ｂが形成されている。トレンチキャパシタ３ａ。
３ｂを形成するための溝の内壁面には酸化膜等の絶縁膜
４が形成され、この酸化膜４を覆うようにキャパシタ電
極５が形成されている。
４が形成され、この酸化膜４を覆うようにキャパシタ電
極５が形成されている。
キャパシタ電極５はワード線８に接続される。
メモリセル１ａ、ｌｂどうしは対向辺長６ａ。
６ｂが互いに平行になるように対向間隔が一定に保たれ
ており、メモリセル形成面と同一平面内にある。
ており、メモリセル形成面と同一平面内にある。
またトレンチキャパシタ３ａ、３ｂどうしも同様にその
対向辺どうしが平行に保たれて対向間隔は一定となって
いる。したがってこのような構造のメモリセルにおいて
はトレンチキャパシタ３ａ。
対向辺どうしが平行に保たれて対向間隔は一定となって
いる。したがってこのような構造のメモリセルにおいて
はトレンチキャパシタ３ａ。
３ｂの対向している面どうしは素子分離領域２の中心線
を対称線とする線対称となっており、第３図（ａ＞に示
す上下方向に対してまったくずれが無い。
を対称線とする線対称となっており、第３図（ａ＞に示
す上下方向に対してまったくずれが無い。
しかしながら、このような構造を有するメモリセルでは
、隣合うトレンチキャパシタ間にリークが生ずるという
問題がある。
、隣合うトレンチキャパシタ間にリークが生ずるという
問題がある。
このリークの発生原因は電界の集中にあり、その電界の
強度はお互いのキャパシタ間の対向する部分の面積に影
響している。このようなキャパシタ間のリークを押える
ためにさまざまな方法が提供されているが、代表的な方
法として、第１に基板の濃度を上げ、空乏層ののびを押
える方法、第２にトレンチキャパシタ間にもう１つの溝
を設けてそれを素子分離領域とする方法、第３にトレン
チキャパシタ間の間隔を長くする方法、などが知られて
いる。
強度はお互いのキャパシタ間の対向する部分の面積に影
響している。このようなキャパシタ間のリークを押える
ためにさまざまな方法が提供されているが、代表的な方
法として、第１に基板の濃度を上げ、空乏層ののびを押
える方法、第２にトレンチキャパシタ間にもう１つの溝
を設けてそれを素子分離領域とする方法、第３にトレン
チキャパシタ間の間隔を長くする方法、などが知られて
いる。
しかし第１の方法を用いると、基板の濃度を上げること
が必ずししそこに製造されるトランジスタの最適化につ
ながらないため、高信頼性の半導体素子を形成すること
が難しくなる。また、第２の方法は、製造工程が複雑に
なるため好ましくない。さらに第３の方法では素子の集
積密度が低くなるため集積度が上げられないという問題
がある。
が必ずししそこに製造されるトランジスタの最適化につ
ながらないため、高信頼性の半導体素子を形成すること
が難しくなる。また、第２の方法は、製造工程が複雑に
なるため好ましくない。さらに第３の方法では素子の集
積密度が低くなるため集積度が上げられないという問題
がある。
このように従来提案されている方法ではそれぞれ欠点が
あり、キャパシタ間のリークを有効に押えることが困難
であった。
あり、キャパシタ間のリークを有効に押えることが困難
であった。
本発明は上記事情を考慮してなされたもので、比較的簡
単な構造でしかも集積度に影響が出ないよう配慮して１
−レンチキャパシタ間のリークを押えたけル描造をもつ
半導体装置を１２供することを目的とげる。
単な構造でしかも集積度に影響が出ないよう配慮して１
−レンチキャパシタ間のリークを押えたけル描造をもつ
半導体装置を１２供することを目的とげる。
〔発明の概要］
上記目的を達成するため、本発明にＪ：れば、トレンチ
キャパシタを各々のメモリセル内に有し、前記メモリセ
ル間を素子分離領域により電気的に分離してなる半導体
装置にａ５いて、素子分離領域をはさｌυで対向するト
レンチキャパシタどうしをメモリセル形成面と同一平面
内でり・ｊ向間隔を一定に保ちつつ対向辺と同一方向に
偏位させて配置したことを特徴としている。
キャパシタを各々のメモリセル内に有し、前記メモリセ
ル間を素子分離領域により電気的に分離してなる半導体
装置にａ５いて、素子分離領域をはさｌυで対向するト
レンチキャパシタどうしをメモリセル形成面と同一平面
内でり・ｊ向間隔を一定に保ちつつ対向辺と同一方向に
偏位させて配置したことを特徴としている。
以下本発明の実施例のいくつかを図面を参照しながら詳
述する。
述する。
本発明は前述したようにキャパシタ間のリークに対向す
るキャパシタの間の対向面積を小さくすると、電界の集
中が緩和されて減少するという事実に着目したもので、
第１図は本発明の一実施例を示すメモリビルの平面図で
ある。
るキャパシタの間の対向面積を小さくすると、電界の集
中が緩和されて減少するという事実に着目したもので、
第１図は本発明の一実施例を示すメモリビルの平面図で
ある。
なお以下の図面において第３図に示したのと同一の部分
には同一の符号を付しその説明は省略する。
には同一の符号を付しその説明は省略する。
素子分離領域２をはさんで対向している１〜レンチキャ
パシタ３ａ、３ｂどうしをメモリセルの形成と同一の平
面内で対向間隔を一定に保って対向辺７ａ、７ｂと同一
方向にトレンチキャパシタ辺艮の１７２だけ偏位させて
配置している。′？ｉなわち対向辺７ａ、７ｂどうしを
平行に保ちつつ図に示寸ように上下方向に偏位させるよ
うに位置関係を変更している。
パシタ３ａ、３ｂどうしをメモリセルの形成と同一の平
面内で対向間隔を一定に保って対向辺７ａ、７ｂと同一
方向にトレンチキャパシタ辺艮の１７２だけ偏位させて
配置している。′？ｉなわち対向辺７ａ、７ｂどうしを
平行に保ちつつ図に示寸ように上下方向に偏位させるよ
うに位置関係を変更している。
これに伴ってメモリセル１ａ、ｌｂどうしも上下方向に
平行移動し、メモリセルの対向辺５ａ。
平行移動し、メモリセルの対向辺５ａ。
６ｂどうしも上下方向にずれて配置されることになる。
トレンチキャパシタ３ａ、３ｂの対向辺７ａ。
７ｂがずれることにより互いに対向し合う面が小さくな
り、電界の集中が緩和されてキトパシタ間のリークが減
少する。
り、電界の集中が緩和されてキトパシタ間のリークが減
少する。
第２図は本発明の伯の実施例を示ず平面図である。本実
施例の場合には、メモリ３ａ、３ｂを含むメモリセル１
ａ、Ｉｂどうしを上下方向に偏位ざＵて対向辺６ａ、６
ｂどうしの重り合う部分を減少させるようにしている。
施例の場合には、メモリ３ａ、３ｂを含むメモリセル１
ａ、Ｉｂどうしを上下方向に偏位ざＵて対向辺６ａ、６
ｂどうしの重り合う部分を減少させるようにしている。
このような偏位を採用するとセル内のトレンチキャパシ
タ３ａ、３ｂのλ］向辺７ａ、７ｂは第１図の場合に比
較してより多く偏位させることが可能であり、トレンチ
キャパシタの対向面を完全にずらすことができるため、
キャパシタ間のリークは一層少なく押えることができる
。
タ３ａ、３ｂのλ］向辺７ａ、７ｂは第１図の場合に比
較してより多く偏位させることが可能であり、トレンチ
キャパシタの対向面を完全にずらすことができるため、
キャパシタ間のリークは一層少なく押えることができる
。
しかしこの場合にセル間のずれが大きくなると次にくる
セルに近づきずぎるため、実際にはこの実施例のように
セルの対向辺６ａ、６ｂの長さの１７２となるように偏
位させるのが最も好ましい。
セルに近づきずぎるため、実際にはこの実施例のように
セルの対向辺６ａ、６ｂの長さの１７２となるように偏
位させるのが最も好ましい。
以上説明したように本発明ではトレンチキャパシタの間
口部の面積を変えることなく溝部分において対向して重
り合う部分の面積を減少さけるように対向辺と同一方向
に偏位させてキャパシタどうしを配置するようにしたの
で、キャパシタ間のリークを押えることができる。
口部の面積を変えることなく溝部分において対向して重
り合う部分の面積を減少さけるように対向辺と同一方向
に偏位させてキャパシタどうしを配置するようにしたの
で、キャパシタ間のリークを押えることができる。
またこれらの配置によってセルが偏位するだけなので、
集積度に影響を及ぼすことはない。
集積度に影響を及ぼすことはない。
第１図は本発明の一実施例を示す平面図、第２図は本発
明の他の実施例を示す平面図、第３図は従来の構造を示
す説明図である。 １ａ、１ｂ・・・メモリセル、２・・・素子分離領域、
３ａ、３ｂ・・・トレンチキャパシタ、６ａ、６ｂ・・
・メモリセルの対向辺、７ａ、７ｂ・・・トレンチキャ
パシタの対向辺。 出願人代理人 佐 藤 −維 手１図 第２図
明の他の実施例を示す平面図、第３図は従来の構造を示
す説明図である。 １ａ、１ｂ・・・メモリセル、２・・・素子分離領域、
３ａ、３ｂ・・・トレンチキャパシタ、６ａ、６ｂ・・
・メモリセルの対向辺、７ａ、７ｂ・・・トレンチキャ
パシタの対向辺。 出願人代理人 佐 藤 −維 手１図 第２図
Claims (1)
- 【特許請求の範囲】 １、トレンチキャパシタを各々のメモリセル内に有し、
前記メモリセル間を素子分離領域により電気的に分離し
てなる半導体装置において、前記素子分離領域をはさん
で対向するトレンチキャパシタどうしを前記メモリセル
形成面と同一平面内で対向間隔を一定に保ちつつ対向辺
と同一方向に偏位させて配置したことを特徴とする半導
体装置。 ２、前記対向辺と同一方向への偏位を、前記メモリセル
の対向辺長の１／２となるようにしたことを特徴する特
許請求の範囲第１項記載の半導体装置。 ３、前記対向辺と同一方向への偏位を、前記トレンチキ
ャパシタの対向辺長の１／２となるようにしたことを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216863A JPS6276761A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216863A JPS6276761A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276761A true JPS6276761A (ja) | 1987-04-08 |
Family
ID=16695083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216863A Pending JPS6276761A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941031A (en) * | 1988-11-16 | 1990-07-10 | Kabushiki Kaisha Toshiba | Dynamic memory device with improved wiring layer layout |
| US5062077A (en) * | 1989-07-31 | 1991-10-29 | Kabushiki Kaisha Toshiba | Dynamic type semiconductor memory device |
-
1985
- 1985-09-30 JP JP60216863A patent/JPS6276761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941031A (en) * | 1988-11-16 | 1990-07-10 | Kabushiki Kaisha Toshiba | Dynamic memory device with improved wiring layer layout |
| US5062077A (en) * | 1989-07-31 | 1991-10-29 | Kabushiki Kaisha Toshiba | Dynamic type semiconductor memory device |
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