KR100298871B1 - 반도체 메모리 장치의 비트라인 구조 - Google Patents

반도체 메모리 장치의 비트라인 구조 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 비트라인 구조에 관한 것으로서, 특히 Y-셀렉터라인 동작시 Y-셀렉터 신호에 의한 인접한 비트라인에 미치는 영향을 최소한으로 감소 시킴으로서 고집적 메모리 소자에 적당하도록 한 반도체 메모리 장치의 비트라인 구조에 관한 것이다.
이를 위하여 다수의 제 1 및 제 2 비트라인(A,/A)(B,/B)쌍과 Y-셀렉터라인(YL)을 갖는 반도체 메모리 장치의 비트라인 구조에 있어서, 상기 한 쌍의 제 1 비트라인(A,/A)은 직선으로 배치되고, 상기 제 1 비트라인(A,/A)에 이웃한 다른 한 쌍의 제 2 비트라인(B,/B)은 1/2 위치에서 교차 되고, 상기 Y-셀렉터라인(YL)의 1/2은 교차되지 않은 제 1 비트라인(A,/A) 사이에 위치되고, 상기 Y-셀렉터 라인(YL)의 나머지 1/2은 교차되어 있는 제 2 비트라인(B,/B)사이에 배치되고, 상기 Y-셀렉터 라인(YL)은 제 1 및 제 2 비트라인(A,/A)(B,/B)의 중앙부분에서 연결되어 이루어진 것이다.

Description

반도체 메모리 장치의 비트라인 구조
제1도는 종래 반도체 메모리 장치의 비트라인 구조도.
제2도는 본 발명에 따른 반도체 메모리 장치의 비트라인 구조도.
<도면의 주요부분에 대한 부호의 설명>
A,/A : 제 1 비트라인 B,/B : 제 2 비트라인
YL : Y-셀렉터 라인
본 발명은 반도체 메모리 장치의 비트라인 구조에 관한 것으로서, 특히 Y-셀렉터라인 동작시 Y-셀렉터 신호에 의한 인접한 비트라인에 미치는 영향을 최소한으로 감소 시킴으로서 고집적 메모리 소자에 적당하도록 한 반도체 메모리 장치의 비트라인 구조에 관한 것이다.
종래 반도체 메모리 장치에서의 비트라인 구조는 제 1 도에 도시된 바와 같이 두 쌍의 제 1 및 제 2 비트라인(A,/A)(B,/B)에 Y-셀렉터라인(YL)이 한 블럭안에 배치되어 있는 것으로, 한 쌍의 제 1 비트라인(A,/A)은 블럭의 1/4위치인 ⓐ지점에서 교차(Transposed)되어 있으며, 3/4위치의 ⓑ지점에서 다시 교차되어 있다.
또한 다른 한 쌍의 제 2 비트라인(B,/B)은 블럭의 2/4 위치인 ⓒ지점에서 교차되어 배치되고, 상기 두 쌍의 제 1 및 제 2 비트라인(A,/A)(B,/B) 사이에는 Y-셀렉터라인(YL)이 놓여 있다.
상기와 같이 이루어진 종래 반도체 메모리 장치의 비트라인 구조는, 한 쌍의 제 1 비트라인(A,/A)이 선택되어 동작하는 경우, 예를 들어 A 비트라인이 "하이"이고, /A 비트라인이 "로우"인 경우 인접하여 있는 또다른 한 쌍의 제 2 비트라인(B,/B) 관점에서 보면 상기 제 2 비트라인(B,/B) 모두 "하이"의 영향을 받는 부분이 1/2 ,그리고 "로우"의 영향을 받는 부분이 1/2이 되어 전체적으로 B비트라인 또는 /B비트라인이 같은 양의 영향을 받아 제 2 비트라인(B,/B)에서의 영향의 차이는 없게 된다.
그리고 Y-셀렉터라인(YL)이 동작하는 경우에는 인접하고 있는 두 쌍의 제 1 및 제 2 비트라인(A,/A)(B,/B) 모두 가까이서 영향을 받는 부분이 1/2이 되어 전체적으로 A,B 비트라인 그리고 /A,/B 비트라인 사이에 Y-셀렉터라인(YL)의 영향 차이는 없게 되는 것이다.
그러나 제 1 및 제 2 비트라인(A,/A)(B,/B) 상호간의 영향도 없게하고, 또한 Y-셀렉터라인(YL)에 의한 제 1 및 제 2 비트라인(A,/A)(B,/B) 쌍으로의 영향을 없애기 위해 하나의 블럭안에 두개의 비트라인 쌍에서 세곳 (ⓐ, ⓑ, ⓒ)에서 교차하여 배치 시킴으로서 반도체 장치의 전체 레이아웃 면적을 증가 시키게 되어 고집적화 하는데 장애 요인이 되는 문제점이 발생하게 되는 것이다.
본 발명은 상기와 같은 문제점을 해소하기 위해 한 상의 비트라인 동작시 이웃한 다른 한 쌍의 비트라인 상호간의 영향과 Y-셀렉터라인 동작시 비트라인(A,B)과 다른 비트라인(/A,/B)사이에 의한 영향의 차이를 없게 하는데 한 블럭안에 두개의 비트라인(A,/A)사이에 한 곳에서만 교차 되도록 함으로써 메모리 칩의 레이아웃 면적을 현격히 감소 시킬 수 있어 고집적화에 기여 할 수 있는 반도체 메모리 장치의 비트라인 구조를 제공하는데 본 발명의 목적이 있는 것이다.
본 발명은 다수의 제 1 및 제 2 비트라인(A,/A)(B,/B)과 다수의 Y-셀렉터라인(YL)을 갖는 반도체 메모리 장치의 비트라인 구조에 있어서, 상기 한 쌍의 제 1 비트라인(A,/A)은 직선으로 배치되고, 상기 제 1 비트라인(A,/A)에 이웃한 다른 한 쌍의 제 2 비트라인(B,/B)은 1/2 위치에서 교차 되고, 상기 Y-셀렉터라인(YL)의 1/2은 교차되지 않은 제 1 비트라인(A,/A) 사이에 위치되고, 상기 Y-셀렉터 라인(YL)의 나머지 1/2은 교차되어 있는 제 2 비트라인(B,/B)사이에 배치되고, 상기 Y-셀렉터 라인(YL)의 각 1/2은 제 1 및 제 2 비트라인(A,/A)(B,/B)의 중앙부분에서 연결되어 이루어진 것이다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 갈다.
제 2도는 본 발명에 따른 반도체 메모리 장치의 다수 비트라인중 두 쌍의 비트라인 만을 도시한 구조도로서, 두 쌍의 제 1 및 제 2 비트라인(A,/A)(B,/B)과 Y-셀렉터라인(YL)이 한 블럭안에 같이 배치되어 있는 것으로서, 한 쌍의 제 2 비트라인(B,/B)은 블럭의 1/2 위치인 ⓓ 지점에서 교차(Transposed)되어 있고, 또다른 한 쌍의 제 1 비트라인(A,/A)은 교차되지 않은 채 직선으로 배치되어 있으며, 상기 제 1 및 제 2 비트라인 사이에 Y-셀렉터라인(YL)라인이 놓여 있다.
또한 상기 Y-셀렉터라인(YL)의 1/2은 제 1 비트라인(A,/A) 사이에 위치하고, 나머지 1/2은 제 2 비트라인(B,/B)의 교차된 아래부분 사이에 배치되고, 제 1 및 제 2 비트라인(A,/A)(B,/B)의 1/2 지점에서 서로 연결되어 있다.
상기와 같이 이루어진 본 발명은, 먼저 한 쌍의 제 2 비트라인(B,/B)이 선택되어 동작하는 경우, 예를들어 B 비트라인이 "하이"이고, /B비트라인이 "로우"인때는 인접하여 있는 또다른 한 쌍의 제 1 비트라인(A,/A)의 관점에서 보면 제 1 비트라인의 A,/A 모두 "하이"의 영향을 받는 부분이1/2 , 그리고 "로우"의 영향을 받는 부분이 1/2이 되어 전체적으로 A 비트라인이나 /A 비트라인이 같은 양의 영향을 받아 두 A, /A 비트라인에서의 영향 차이는 없게 된다.
반대로 다른 한 쌍의 제 1 비트라인(A,/A)이 선택되어 동작하는 경우, 예를들어 A 비트라인이 "하이"이고, /A 비트라인이 "로우"인때는 인접하여 있는 또다른 한 쌍의 제 2 비트라인(B,/B)의 관점에서 보면 제 2 비트라인의 B,/B 비트라인 모두 "하이"의 영향을 받는 부분이1/2 ,그리고 "로우"의 영향을 받는 부분이 1/2이 되어 전체적으로 B 비트라인이나 /B비트라인이 같은 양의 영향을 받아 두 B, /B 비트라인에서의 영향 차이는 없게된다.
한편 Y-셀렉터라인(YL)이 동작하는 경우에는 인접하고 있는 두 쌍의 제 1 및 제 2 비트라인(A,/A)(B,/B)모두 가까이에서 영향을 받는 부분이 1/2 이 되어 전체적으로 A,B 비트라인 그리고 /A,/B 비트라인 사이에 Y-셀렉터라인(YL)의 영향 차이는 없게 되는 것이다.
이상에서 상술한 바와 같이 본 발명의 비트라인 구조는, 한 쌍의 비트라인 동작시 이웃한 다른 한 쌍의 비트라인 상호간의 영향과 Y-셀렉터라인 동작시 비트라인(A,B)과 다른 비트라인(/A,/B)사이에 의한 영향의 차이를 없게 하는데 한 블럭안에 두개의 비트라인(A,/A)사이에 한 곳에서만 교차되도록 함으로써 메모리 칩의 레이아웃 면적을 현격히 감소 시킬 수 있어 고집적화에 기여 할 수 있는 것이다.

Claims (1)

  1. 다수의 제 1 및 제 2 비트라인(A,/A)(B,/B)과 제 1 및 제 2 비트라인 사이에 연결되는 Y-셀렉터라인(YL)을 갖는 반도체 메모리 장치의 비트라인 구조에 있어서, 상기 제 1 비트라인(A,/A)은 직선으로 배치되고, 상기 제 1 비트라인(A,/A)에 이웃한 다른 한 쌍의 제 2 비트라인(B,/B)은 약 1/2 위치에서 교차되고, 상기 Y-셀렉터라인(YL)은 약 1/2 부분이 교차되지 않은 제 1 비트라인(A,/A) 사이에 위로 배치되고, 나머지 1/2 부분이 교차되어 있는 제 2 비트라인(B,/B)사이에 아래로 배치되고, 상기 제 1 및 제 2 비트라인(A,/A)(B,/B)의 중앙부분에서 연결되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 구조.
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* Cited by examiner, † Cited by third party
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JPS63108593A (ja) * 1986-10-27 1988-05-13 Fujitsu Ltd ダイナミツクランダムアクセスメモリ
JPH02134868A (ja) * 1988-11-16 1990-05-23 Toshiba Corp 半導体記憶装置

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