JPH0289360A - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
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- JPH0289360A JPH0289360A JP63241904A JP24190488A JPH0289360A JP H0289360 A JPH0289360 A JP H0289360A JP 63241904 A JP63241904 A JP 63241904A JP 24190488 A JP24190488 A JP 24190488A JP H0289360 A JPH0289360 A JP H0289360A
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- Japan
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- column
- wiring
- polycide wiring
- load capacity
- column wires
- Prior art date
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 3
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- 230000005540 biological transmission Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体スタティックメモリに関し、特に一対と
なっている列線の配列が列線の途中にトンネル配線とし
て抵抗ポリシリ配線を設置することにより左右に入れ替
わる列線の構造に関する。
なっている列線の配列が列線の途中にトンネル配線とし
て抵抗ポリシリ配線を設置することにより左右に入れ替
わる列線の構造に関する。
■で１ｂはＶＣＣ電源よりカラムスイッチ回路３まて、
メモリセル４の両側に接続する一対の列線であり、直線
のＡｔ配線であった。例えば２５６■（ビット半導体ス
タティックメモリの列線は幅２μｒｎ、配線抵抗１３０
ΩのＡ１線より構成され、負荷容ｆｆ１ｃＤＧ６ａ、Ｃ
ＤＧ６ｂはそれぞれ２゜５ＰＦついている。よってアル
ミニウム（Ａｌ）配線形成時にマスク目合わせずれが生
じると負荷容量は片側±０．５ＰＦの誤差が含まれ、一
方は２、 ０ＰＦ、他方３．ＯＦＦと負荷容量の差が大
きくなりマスク目合わせずれしない場合に比へ、約４０
％も誤差が生じることとなる。これは列線ＤＧ１ａ、Ｄ
Ｇ１ｂより信号を受は取るカラムスイッチ回路３におい
てデータの伝達時間の不均衡を生じることとなりデータ
のセンス時間を延ばす必要が生じる。
メモリセル４の両側に接続する一対の列線であり、直線
のＡｔ配線であった。例えば２５６■（ビット半導体ス
タティックメモリの列線は幅２μｒｎ、配線抵抗１３０
ΩのＡ１線より構成され、負荷容ｆｆ１ｃＤＧ６ａ、Ｃ
ＤＧ６ｂはそれぞれ２゜５ＰＦついている。よってアル
ミニウム（Ａｌ）配線形成時にマスク目合わせずれが生
じると負荷容量は片側±０．５ＰＦの誤差が含まれ、一
方は２、 ０ＰＦ、他方３．ＯＦＦと負荷容量の差が大
きくなりマスク目合わせずれしない場合に比へ、約４０
％も誤差が生じることとなる。これは列線ＤＧ１ａ、Ｄ
Ｇ１ｂより信号を受は取るカラムスイッチ回路３におい
てデータの伝達時間の不均衡を生じることとなりデータ
のセンス時間を延ばす必要が生じる。
［従来の技術］
従来の半導体スタティックメモリに関して、第３図を参
照して説明する。従来の列線ＤＧ１ａ。
照して説明する。従来の列線ＤＧ１ａ。
［発明が解決しようとする問題点コ
上述した従来の列線ＤＧ、ＤＧは直線からなるＡｔ配線
であり、そのパターン形成時のマスク目合わせずれによ
りＡＩ配線の負荷容量は変化してしまう。一般に半導体
スタティックメモリの列線はメモリセルをはさんで一対
となっているが、列線の負荷容量はマスク目金わせずれ
により対となる列線の一方ＤＧが増えると、他方ＴＩ−
は減り、また逆に一方ＤＧが減ると他方ＤＧは増えるこ
ととなり列線からのカラムスイッチ回路に入力される信
号は対となる列線の負荷容量の不均衡のために伝達時間
に差が生じ半導体スタティックメモリのアクセス時間が
長くなってしまうという欠点があった。
であり、そのパターン形成時のマスク目合わせずれによ
りＡＩ配線の負荷容量は変化してしまう。一般に半導体
スタティックメモリの列線はメモリセルをはさんで一対
となっているが、列線の負荷容量はマスク目金わせずれ
により対となる列線の一方ＤＧが増えると、他方ＴＩ−
は減り、また逆に一方ＤＧが減ると他方ＤＧは増えるこ
ととなり列線からのカラムスイッチ回路に入力される信
号は対となる列線の負荷容量の不均衡のために伝達時間
に差が生じ半導体スタティックメモリのアクセス時間が
長くなってしまうという欠点があった。
［発明の従来技術に対する相違点コ
上述した従来の列線は直線よりなるＡ１線であるのに対
し、本発明の列線は列線の途中で対となる列線の左右を
入れ換えることにより一対の列線間のマスク目金わせず
れによる負荷容量のアンバランスを防止するという相違
点を有する。
し、本発明の列線は列線の途中で対となる列線の左右を
入れ換えることにより一対の列線間のマスク目金わせず
れによる負荷容量のアンバランスを防止するという相違
点を有する。
［問題点を解決するための手段］
本発明の要旨は複数の列線を備えた半導体スタティック
メモリに於て、上記一対の列線が列線の途中で少なくと
も一回以上左右に配列が入れ替わることである。
メモリに於て、上記一対の列線が列線の途中で少なくと
も一回以上左右に配列が入れ替わることである。
［実施例コ
次に本発明について図面を参照して説明する。
第１図に本発明の第１実施例を示す。本実施例では第３
図の従来例に対し列線ＤＧ１ａと列線ＤＧｌａ”はポリ
サイド配線２ａを介して接続し、また列線丁で１ｂと列
線丁てｌｂ’はポリサイド配線２ｂを介して接続してい
る。ポリサイド配線２ａは列線丁てｌｂ’と列線ＤＧ１
ａがショートしないためのトンネル配線でありポリサイ
ド配線２ｂは列線ＤＧ１ａとｌａ’に負荷されたポリサ
イド配線２ａの抵抗値と同じ値を有する。２５６にビッ
トスタティックメモリに於て上述のポリサイド配線を使
用することによる抵抗値の増加は列線全体の抵抗値に比
べると１０％以下であり上述の従来の列線のマスク目金
わせずれによる負荷容量の誤差４０％に比べるとポリサ
イド配線を挿入したことによる誤差はマスク目金わせず
れによる誤差よりも微小である。次にポリサイド配線を
挿入する位置について説明すると列線ＤＧ、ＤＧのポリ
サイド配線を境としてｌａ、ｌｂとｌａ’ｌｂ’に接続
するメモリセル４の差が等しくなるようにし、よって列
線ＤＧ、ＮτのＩａｌｂと１ａ’ｌｂ’の距離が等しく
なるために負荷容量ＣＤＧ６ａ、６ａ’ Ｃ丁で６ｂ
、６ｂ’の絶対値がすべて等しくなり符号だけが負荷容
ｊｌｃＤＧ６ａ、ｃ■で６ｂ’と負荷容量Ｃ１ｆｆ６ｂ
、ＣＤＧ６ａ’で反対になり列線ＤＧ、列線ＤＧそれぞ
れの全体の負荷容量は相殺されて０となる。
図の従来例に対し列線ＤＧ１ａと列線ＤＧｌａ”はポリ
サイド配線２ａを介して接続し、また列線丁で１ｂと列
線丁てｌｂ’はポリサイド配線２ｂを介して接続してい
る。ポリサイド配線２ａは列線丁てｌｂ’と列線ＤＧ１
ａがショートしないためのトンネル配線でありポリサイ
ド配線２ｂは列線ＤＧ１ａとｌａ’に負荷されたポリサ
イド配線２ａの抵抗値と同じ値を有する。２５６にビッ
トスタティックメモリに於て上述のポリサイド配線を使
用することによる抵抗値の増加は列線全体の抵抗値に比
べると１０％以下であり上述の従来の列線のマスク目金
わせずれによる負荷容量の誤差４０％に比べるとポリサ
イド配線を挿入したことによる誤差はマスク目金わせず
れによる誤差よりも微小である。次にポリサイド配線を
挿入する位置について説明すると列線ＤＧ、ＤＧのポリ
サイド配線を境としてｌａ、ｌｂとｌａ’ｌｂ’に接続
するメモリセル４の差が等しくなるようにし、よって列
線ＤＧ、ＮτのＩａｌｂと１ａ’ｌｂ’の距離が等しく
なるために負荷容量ＣＤＧ６ａ、６ａ’ Ｃ丁で６ｂ
、６ｂ’の絶対値がすべて等しくなり符号だけが負荷容
ｊｌｃＤＧ６ａ、ｃ■で６ｂ’と負荷容量Ｃ１ｆｆ６ｂ
、ＣＤＧ６ａ’で反対になり列線ＤＧ、列線ＤＧそれぞ
れの全体の負荷容量は相殺されて０となる。
第２図に本発明の第２実施例を示す。本実施例では第１
実施例のポリサイド配線を使用したトンネル配線を第１
実施例より更に２つ２ａ’ ２ｂ’２ａ”２ｂ’”はと
増やし、列線の負荷容量の不均衡を更に、小さくする効
果がある。またポリサイド配線２ａ２ｂ、２ａ’ ２ｂ
’、２ａ”２ｂ”によって区切られた列線に接続してい
るメモリセル４の数は４区分すべて等しくなっている。
実施例のポリサイド配線を使用したトンネル配線を第１
実施例より更に２つ２ａ’ ２ｂ’２ａ”２ｂ’”はと
増やし、列線の負荷容量の不均衡を更に、小さくする効
果がある。またポリサイド配線２ａ２ｂ、２ａ’ ２ｂ
’、２ａ”２ｂ”によって区切られた列線に接続してい
るメモリセル４の数は４区分すべて等しくなっている。
［発明の効果コ
本発明の半導体スタティックメモリは以上説明したよう
に対となる列線の配列を左右に入れ換えることによりマ
スク目金わせずれした場合でも半導体スタティックメモ
リのアクセスタイムに多大な影響を及ぼすことがなく、
また列線の幅に関してマスク目金わせずれを考慮した設
計マージンを小さくすることができレイアウト面積を小
さくする効果もある。
に対となる列線の配列を左右に入れ換えることによりマ
スク目金わせずれした場合でも半導体スタティックメモ
リのアクセスタイムに多大な影響を及ぼすことがなく、
また列線の幅に関してマスク目金わせずれを考慮した設
計マージンを小さくすることができレイアウト面積を小
さくする効果もある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は従来例を示す回路図で
ある。 ｌａ、ｌａ’、ｌａ”、１ａ′”・・・・列線ＤＧ。 ｌｂ、ｌｂ’、ｌｂ”、ｌｂ”７・・・・列線■百、２
ａ、 ２ａ’ ２ａ” ２ｂ。 ２ｂ’ ２ｂ” ・ポリサイド配線、 ・カラムスイッチ回路、 メモリセル、 ・行線、 ６ａ。 ６ａ’ ６ａ” ａ ・負荷容量ＣＤＧ、 ６ｂ。 ８ｂ’ ６ｂ” ｂ ・負荷容量ＣＮ百。
の第２実施例の回路図、第３図は従来例を示す回路図で
ある。 ｌａ、ｌａ’、ｌａ”、１ａ′”・・・・列線ＤＧ。 ｌｂ、ｌｂ’、ｌｂ”、ｌｂ”７・・・・列線■百、２
ａ、 ２ａ’ ２ａ” ２ｂ。 ２ｂ’ ２ｂ” ・ポリサイド配線、 ・カラムスイッチ回路、 メモリセル、 ・行線、 ６ａ。 ６ａ’ ６ａ” ａ ・負荷容量ＣＤＧ、 ６ｂ。 ８ｂ’ ６ｂ” ｂ ・負荷容量ＣＮ百。
Claims (1)
- 複数の列線を備えた半導体スタティックメモリに於て、
上記一対の列線が列線の途中て少なくとも一回以上左右
に配列が入れ替わることを特徴とする半導体スタティッ
クメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241904A JPH0289360A (ja) | 1988-09-27 | 1988-09-27 | 半導体スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241904A JPH0289360A (ja) | 1988-09-27 | 1988-09-27 | 半導体スタティックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289360A true JPH0289360A (ja) | 1990-03-29 |
Family
ID=17081284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241904A Pending JPH0289360A (ja) | 1988-09-27 | 1988-09-27 | 半導体スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1739750A2 (en) | 2005-06-07 | 2007-01-03 | Fujitsu Limited | Semiconductor device and writing method for semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243892A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 半導体記憶装置 |
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
-
1988
- 1988-09-27 JP JP63241904A patent/JPH0289360A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243892A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 半導体記憶装置 |
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1739750A2 (en) | 2005-06-07 | 2007-01-03 | Fujitsu Limited | Semiconductor device and writing method for semiconductor device |
| KR100817637B1 (ko) * | 2005-06-07 | 2008-03-27 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 반도체 장치의 배선 방법 |
| US7541655B2 (en) | 2005-06-07 | 2009-06-02 | Fujitsu Limited | Semiconductor device and wiring method for semiconductor device |
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