KR970008144B1 - 반도체 메모리 - Google Patents

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KR970008144B1
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마사또 마쓰미야
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후지쓰 가부시끼가이샤
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Abstract

요약없음.

Description

반도체 메모리
제1도는 종래기술에 따른 SRAM을 개략적으로 도시한 평면도.
제2도는 본 발명의 제1실시예를 개략적으로 도시한 평면도.
제3도는 핀 배치규격의 일예를 도시한 도.
제4도는 본 발명의 제2실시예를 개략적으로 도시한 평면도.
제5도는 판 배치규격의 다른 예를 도시한 도.
제6도는 본 발명의 제3실시예를 개략적으로 도시한 평면도.
제7도는 본 발명의 제4실시예를 개략적으로 도시한 평면도.
제8도는 본 발명의 따른 반도체 메모리에 대한 제어수단을 도시한 도.
본 발명은 플립플롭 메모리 셀을 갖는 SRAM(static random access memory)과 같은 반도체 메모리에 관한 것이다.
종래의 SRAM으로서, 제1도에 그 평면도를 도시하였다.
도면에 있어서, 1은 칩 본체, 2는 메모리 셀 어레이부, 3은 비트선, 4는 데이타페치(fetch) 게이트, 5는 데이타버스, 60내지 63은 출력포트를 나타낸다. 각 비트쌍에 대한 데이타버스 5는 출력포트 60내지 63에 대응하는 출력회로(미도시)에 접속된다. 전원패드와 같은 다른 패드는 도면에서 생략하였다.
이러한 SRAM은 JEDEC(Joint Electronic Device Engineering Council)의 DIP(dual in-line Package)를 핀 배칙규격에 근거한다. 비트선 3은 칩 1의 소자형성면의 짧은 측면 7과 8과 평행가게 연장된다. 출력포트 60과 61은 긴측면 9의 근접의 측면 7을 따라 배치되는 반면에, 출력포트 62와 63은 다른 긴측면 10의 근접의 측면 7을 따라 배치된다.
이러한 종래의 SRAM의 기억용량은 그다지 크지 않기 때문에, 그 칩면적은 그다지 넓지 않고 출력포트 60과 61은 출력포트 62와 63으로부터 그다지 멀리 떨어져 있지 않다.
그러나 최근에는 SRAM의 기억용량이 증가함에 따라 칩면적이 증가되고 출력포트 사이의 거리가 넓게 되고 있다. 이러한 요인에 의하여 데이타버스가 길어지게 되고, 이로 인해 SRAM의 고속동작이 방해된다.
본 발명의 목적은 고속동작을 실현시키기 위해 짧은 데이타버스를 갖는 SRAM과 같은 반도체 메모리를 제공하는 것이다.
목적 달성을 위하여, 본 발명에 따른 반도체 메모리는 기본적으로 반도체 칩의 소자형성면상의 제1방향으로 서로 평행하게 연장되는 다수의 비트선쌍을 포함하는 비트선 영역, 제1방향과 직교하는 제2방향으로 서로 평행하게 연장되고 적어도 하나의 데이타 피치게이트 및 데이타버스를 각각 가지는 두개의 배선그룹, 출력포트, 입력포트 및 입/출력포트에서 선택되고, 각각 배선그룹에 인접하게 배치되는 적어도 두개의 포트로 구성된다.
이러한 반도체 메모리는 메모리셀의 열이 반도체 칩의 소자형성면상에 제1측면과 평행하게 행렬로 배열된 메모리셀을 포함한다. 비트선쌍은 제1측면과 평행하다. 출력포트, 입력포트 및 입/출력포트의 적어도 하나는 제1측면과 직교하는 제2 및 제3측면의 각각의 부근의 제1측면을 따라 배열된다. 또는, 출력포트, 입력포트, 입/출력포트의 적어도 하나는 제2 및 제3측면의 각각의 중앙에 배열될 수도 있다.
이와같이, 본 발명은 단일 배선그룹을 사용하는 종래의 기술과는 달리, 적어도 데이타버스와 데이타패치게이트를 각각 포함하는 적어도 2개의 별개의 배선그룹을 각각 다른 위치에 배치한 것이다. 이러한 구성에 의해, 본 발명의 반도체 메모리는 고속동작을 달성하고 잡음에 의한 기능고장을 방지한다.
본 발명의 제1 내지 제4실시예에 따른 SRAM을 제2도 내지 7도를 참조하여 설명한다.
제2도는 본 발명의 실시예를 나타내는 개략적 평면도이다.
이 실시예는 제2도에 도시된 JEDEC의 핀 배치규격에 근거한 것이다.
제3도에 있어서, Vcc는 고전전압, Vss는 저전압원, A0 내지 A18는 어드레스, DO0 내지 DO7은 데이타, /W는 기록가능신호, /E는 칩 선택신호, /G는 출력가능신호, NC는 비접속을 표시한 것이다.
제2도에 있어서, 11은 칩 본체, 12는 메모리셀 어레이를 포함하는 비트선쌍 영역, 13A와 13B는 비트선, 14A와 14B는 데이타패치 게이트, 15A와 15B는 데이타버스, 160 내지 167은 입/출력포트이다. 전원패트와 같은 패드는 도면에서 생략되어 있다.
비트선 13A는 메모리셀의 데이타를 입/출력포트 160 내지 162에 전송하고 비트선 13B는 메모리셀의 데이타를 입/출력포트 163 내지 167에 전송한다.
이와같이, 비트선쌍 영역에 배치된 비트선쌍 13A와 13B은 반도체 칩 11의 소자형성면위에 화살표 Y로 표시된 제1방향으로 서로 평행하게 배열된다. 적어도 두개의 배선그룹 100과 101은 화살표 X로 표시된 제2방향으로 서로 평행하게 배치된다. 제2(X)방향은 제1(Y)방향과 직교한다.
두개의 배선그룹 100과 101은 비트선 영역쌍 12의 각 측면에 있다. 각각의 배선그룹 100과 101은 적어도 데이타패치 게이트(14A,14B)와 데이타버스(15A,15B)를 포함한다. 출력포트, 입력포트 및 입/출력포트로부터 선택된 적어도 두개의 포트(160 내지 160n)은 각각 배선그룹 100과 101에 인접하여 배치되어 있다.
본 발명에 따라, 비트선쌍 영역 12내의 쌍으로 하나의 비트선쌍(13a)은 제1배선그룹 100에 접속되고, 다른 하나 (13B)는 제2배선그룹 101에 접속된다.
실시예에 따라, 각각의 포트 160 내지 16n은 입력포트, 출력포트 및 입/출력포트중 어느 하나이다. 이러한 포트는 선택적으로 조합될 수도 있다. 즉 포트 160 내지 16n은 모두 출력포트, 입력포트, 또는 입/출력포트일 수 있으며 그 조합일 수도 있다.
실시예에 따라, 포트 160내지 16n은 제1 및 제2배선그룹 100과 101에 대해 할당된다. 즉, 제1도에 도시된 바와 같이 출력포트, 입력포트, 입/출력포트 중 적어도 하나는 비트선 영여 12 외측의 대향하는 주변 모서리 17과 18중 적어도 하나를 따라 각각의 배선그룹 100과 101의 부근에 배열된다. 상기 모서리 17과 18은 제1(Y)방향으로 향한다.
실시예에 따라, 제1배선그룹 100의 부근에 배열된 포트수와 제2배선그룹의 101의 부근에 배열된 포트수는 제2배선그룹 101에 접속된 비트선쌍 13B의 수에 대한 제1배선그룹 100에 접속된 비트선쌍 13A의 비율에 따라 결정된다.
입력포트, 출력포트, 입/출력포트에서 선택된 포트중에서, 포트(160 내지 162)의 제1그룹은 영역 102에 배열된다. 이 영역 102는 칩 11의 소자형성면에 형성되고, 제1배선그룹 100에 근접하게 위치되며, 비트선쌍 영역 12의 옆의 제1(Y)방향으로 향하는 측면 17을 따라 연정된다. 한편, 포트(163 내지 167)의 제2그룹은 제2배선그룹에 근접한 영역 103내에 배열된다.
또는, 포트그룹은 영역 104와 105에 각각 배열될 수도 있다. 영역 104와 105는 제2도에 점선으로 표시한 바와 같이 각각 제2(X)방향으로 향하고 배선그룹 100과 101을 따라 연장된다.
제1실시예에 따라, 비트선쌍 13A와 13B는 부분적으로 교대로 배열되므로, 비트선쌍 13B의 수에 대한 비트선쌍 13A의 수의 비율은 3 내지 5일 수 있다.
데이타페치 게이트 14A와 데이타버스 15A는 비트선쌍 13A에 대한 것이고, 데이타페치 게이트 14B와 데이타버스 15B는 비트선쌍 13B에 대한 것이다. 이와같이, 비트선쌍 13A와 13B는 칩 11의 소자형성면에 짧은 측면 17과 18과 평행으로 배열된다.
출력포트 160 내지 162는 긴측면 19의 부근의 짧은 측면 17을 따라 배열되고 출력포트 163 내지 167은 긴측면 20의 부근에 짧은 측면 17을 따라 배열된다.
비트선쌍 13A를 통해 메모리셀로부터 출력포트 160 내지 162에 데이타를 전송하기 위한 데이타패치 게이트 14A와 데이타버스 15A는 긴측면 19를 따라 배열되고, 데이타버스 15A는 비트선쌍마다 출력포트 160 내지 162에 대응하는 출력회로(미도시)에 접속되어 있다.
한편, 비트선쌍 13B를 통해 메모리셀에서 출력포트 163 내지 167에 전송하기 위한 데이타패치 게이트 14B와 데이타버스 15B는 긴측면 20을 따라 배열됨과 동시에, 데이타버스 15B는 비트선쌍마다 출력포트 163내지 167에 대응하는 출력회로(미도시)에 접속되어 있다.
칩 11의 면적이 증가되어 출력포트 160 내지 162의 그룹과 출력포트 163 내지 167의 그룹 사이의 거리가 넓게 되더라도, 데이타버스 15A와 15B는 연장되지 않는다. 이것에 의해 고속동작을 할 수 있다.
제1실시예는 2개의 데이타패치 게이트 14A와 14B를 이용하는 경우에도, 이들 게이트를 고속으로 동작시키는 디지탈 구동회로에 의해 구동하기 때문에 이들 게이트는 동작속도를 저하시키지 않는다.
출력포트 160 내지 162에서 출력포트 163 내지 167까지의 거리는 1비트선 13A(13B)의 길이의 1/2 이상으로 하는 것이 바람직하다. 이것에 의하여, 데이타 버스 15A 15B 를 너무 길게 연장시키지 않는다.
즉, 제1배선그룹의 부근에 배열된 적어도 하나의 포트는 비트선쌍 영역내에 배치된 하나의 비트선의 길이의 1/2만큼 제2배선그룹의 부근에 배열된 적어도 하나의 포트로부터 분리되는 것이 바람직하다.
실시예에 따른 반도체 메모리는 예를들어 플립플롭 메모리셀을 포함하는 SRAM일 수 있다.
제1배선그룹 100의 부근의 영역에 배치된 제2도의 포트 160 내지 162는 제3도의 국제규격의 핀위치 DQ0 내지 DQ2에 상응한다. 한편, 제2배선그룹 101의 부근의 영역에 배치된 제2도의 포트 163 내지 167은 제3도의 핀위치 DQ3 내지 DQ7에 상응한다.
상기에 설명된 바와 같이, 본 발명에 따른 반도체 메모리는 반도체 칩의 소자형성면에 제1방향으로 서로 평행하게 배열된 다수의 비트선쌍을 포함하는 비트선쌍 영역, 비트선쌍 영역의 각 측면에 배열되고 제1방향과 직교하는 제2방향으로 향하여 있고, 적어도 데이타패치 게이트와 데이타버스를 각각 포함하는 두개의 배선그룹, 출력포트, 입력포트, 입/출력포트롤부터 선택되고 각 배선그룹의 부근에 배치된 적어도 하나의 포트로 구성된다.
이러한 구성은 입/출력포트가 별개로 설계되도록한 국제규격에 근거한 것이며 이 구성은 포트와 비트선쌍사이의 짧은 배선접속, 반도체 칩의 소형화, 및 칩의 집적도의 향상에 이점이 있다.
본 발명의 반도체 메모리에 따라, 신호정보는 제1 및 제2배선그룹을 통해 각각의 비트선쌍으로부터 개별적으로 인출될 수 있다.
또한, 비트선쌍과 배선그룹의 대응하는 그룹을 통해 비트선쌍의 각 그룹으로부터의 인출된 신호정보를 통합할 수도 있다. 이 경우, 비트선쌍은 선택적으로 조합하고 패턴화되어 포트에 대한 직접 배선 접속의 수를 크게 감소시키고, 배선부하를 최소화하며, 소비전력을 저감시킬 수 있다.
본 발명의 반도체 메모리에 따라, 비트선쌍은 두개의 그룹으로 나뉘며 각각 제1 및 제2배선그룹에 접속되어, 이들 배선그룹을 통해 신호정보를 개별적으로 인출한다. 이 경우, 소정의 순서대로 각각의 비트선쌍으로부터 신호정보를 정확히 인출하는 것이 필요하다.
제8도는 이러한 정확한 패치동작을 행하기 위한 기술의 예를 도시하고 있다. 도면에서, 각각의 감지증폭기 110은 소정의 배선을 통해 대응하는 비트선쌍과 대응하는 포트에 접속된다. 제어수단 111은 감지증폭기를 구동시켜 제어하기 위해 감지증폭기 110에 신호가 공급되도록 배치된다.
제4도는 본 발명의 제2실시예를 개략적으로 나타낸 평면도이다.
이 실시예는 제5도의 최근 제안된 핀 배치규격에 근거한 것이다. 제5도에 있어서 참고부호 A는 어드레스이며 D0는 데이타이다.
다른 참고부호는 제3도의 것과 동일하다.
제4도에 있어서, 21은 칩 본체, 22a는 메모리셀의 어레이를 포함하는 비트선쌍 영역, 23A와 23B는 비트선쌍, 24A와 24B는 데이타패치 게이트, 25A와 25B는 데이타버스, 260 내지 263은 출력포트이다. 전원패드와 같은 패드는 도면에서 생략하였다. 120과 121은 각각 제 1 및 제2배선그룹을 나타낸다.
비트선쌍 23A는 메모리셀로부터 출력포트 260과 261에 데이타를 전송하는 반면에, 비트선쌍 23B는 메모리 셀로부터 출력포트 262와 262에 데이타를 전송한다. 제2실시예에 따라, 비트선쌍 23A와 23B는 교대로 배열된다.
데이타패치 게이트 24A와 데이타버스 25A는 비트선쌍 23A에 대한 것이고, 데이타패치 게이트 23B와 데이타버스 25B는 비트선쌍 23B에 대한 것이다.
제2실시예와 제1실시예의 차이는 출력포트, 입력포트 및 입/출력포트로부터 선택된 포트 260과 261이 배선그룹 120과 비트선쌍 영역 22의 주변 모서리 228을 따라 위치되는 반면에, 출력포트, 입력포트 및 입/출력포트로부터 선택된 포트 262와 263이 배선그룹 121과 영역 22의 주변모서리 227을 따라 위치된다는 것이다. 이러한 모서리 227과 228은 비트선쌍 영역 22의 반대측면에 있으며 X방향으로 연장된다.
제2실시예에 따라, 비트선쌍 23A와 23B는 칩 21의 소자형성면상의 짧은 측면 27과 28을 따라 연장된다. 출력포트 260과 261은 칩 21의 긴측면 29 즉, 비트선쌍 영역 22의 긴측면 228의 중앙에 배열되며, 출력포트 262와 263은 칩 21의 긴측면 30 즉, 비트선쌍 영역 22의 긴측면 227의 중앙에 배열된다.
비트선쌍 23A마다 데이타페치 게이트 24A와 데이타버스 25A를 긴측면 29를 따라 배열하여, 메모리셀로부터 출력포트 260과 261에 데이타를 전송한다.
비트쌍마다 데이타버스 25A를 출력포트 260과 261에 대응하는 출력회로(미도시)에 접속한다,
비트선쌍 데이타페치 게이트 24B와 데이타버스 25B를 긴측면 30을 따라 배열하는 메모리셀로부터 출력 포트 262와 263에 데이타를 전송한다.
비트쌍마다 데이타버스 25B를 출력포트 262와 263에 대응하는 출력회로(미도시)에 접속한다.
제2실시예는 출력포트 260과 261 및 데이타버스 25B에 데이타를 전송하기 위한 데이타버스 25A와 출력포트 262와 263에 데이타를 전송하기 위한 데이타버스 25B를 길게함이 없이 제4도의 새로히 제안된 핀 배치규격을 충족시킴으로써, 고속동작이 달성될 수도 있다.
이 실시예가 두개의 데이타패치 게이트 24A와 24B를 이용하고 있으나, 이러한 게이트들이 고속으로 동작하는 디지탈 구동회로에 의해 구동되기 때문에 동작속도를 저하시키지는 않는다.
제6도는 본 발명의 제3실시예를 도시하고 있다.
제2도의 제1실시예에 따라, 비트선쌍 13A와 13B는 부분적으로 교대로 배열되므로 비트선쌍 13A 수 대 비트선쌍의 13B의 수는 3 대 5이다.
제6도의 제3실시예에 따라, 비트선쌍 13A와 13B의 각 쌍의 선택수(적어도 2개)는 부분적으로 교대로 배열되므로, 비트선쌍 13A의 수 대 비트선쌍 13B의 수는 3대 5이다. 이 실시예는 제1실시예와 동일한 효과를 제공한다.
제7도는 본 발명의 제3실시예를 도시하고 있다.
제4도의 제2실시예에 따라, 비트선쌍 23A와 23B는 교대로 배열된다. 제6도의 제4실시예에 따라, 비트선쌍 23A와 23B의 각 쌍의 선택수(적어도 2개)는 교대로 배열된다. 이 실시예는 제2실시예와 동일한 효과를 제공한다.
상기에 상세히 설명된 바와 같이, 본 발명은 메모리셀의 열이 칩의 소자형성면상에 반도체 칩의 제1측면과 평행하게 행렬로 배열된 메모리셀, 제 측면과 평행하게 배치된 비트선쌍, 칩의 제1측면과 직교하는 제2 및 제3측면의 각각의 부근의 제1측면을 따라 배열된 출력포트, 입력포트, 입/출력포트의 적어도 하나로 구성되는 반도체 메모리를 제공한다. 이 구성은 데이타버스를 최소화하여 동작속도를 향상시킬 수 있다.
본 발명은 또한 메모리셀이 칩의 소자형성면상에 반도체 칩의 제1측면과 평행하게 행렬로 배열된 메모리셀, 제1측면과 평행하게 매치된 비트선쌍, 칩의 제1측면과 직교하는 제2 및 제3측면의 각각의 중앙에 배열된 출력포트, 입력포트, 입/출력포트의 적어도 하나로 구성되는 반도체 메모리를 제공한다. 이 구성은 데이타버스를 최소화하여 동작속도를 향상시킬 수가 있다.

Claims (12)

  1. 소자형성면을 갖는 반도체칩을 구비하고, 이 빈도체칩이 제1측면과 제1측면에 대향하는 제2측면을 갖는 패키지상에 실장되는 반도체 메모리장치에 있어서, 제1측면과 제1측면에 대향하는 제2측면 및, 제3측면과 제3측면에 대향하는 제4측면을 갖고, 반도체칩의 소자형성면에 제1방향으로 서로 평행하게 연장되는 다수의 비트선쌍과 소자형성면상에 형성된 메모리셀어레이로 이루어지는 직사각형 비트선쌍 영역을 포함하고; 각각 데이타페치 게이트와 데이타버스로 이루어지고, 각각 상기 비트선쌍 영역의 제1 및 제2측면에 배열되고 제1방향과 직교하는 제2방향으로 배향되는 제1 및 제2배선그룹을 포함하되, 제1배선그룹에는 상기 다수의 비트선쌍의 일부가 접속되고 제2배선그룹에는 나머지 비트선쌍이 접속되며; 각각 적어도 하나의 포트로 이루어지는 제1 및 제2포트그룹을 포함하되, 이 제1 및 제2포트그룹의 각각의 포트는 출력포트, 입력포트, 입/출력포트중 하나이고 서로 동일한 형태의 포트이며 제1 및 제2포트그룹은 각각 제1 및 제2배선그룹의 부근에 배치되며; 각 리드핀이 각각 제1포트그룹중 하나의 포트에 대응하고 패키지의 제1측면에 배열되는 리드핀의 제1그룹을 포함하고; 각 리드핀이 각각 제2포트그룹중 하나의 포트에 대응하고 패키지의 제2측면에 배열되는 리드핀의 제2그룹을 포한하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2포트그룹의 각각의 포트는 비트선쌍 영역의 제3 및 제4측면중 하나를 따라 위치되고, 제3 및 제4측면은 제1방향으로 연장되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제1 및 제2포트그룹은 각각 비트선쌍 영역의 제1 및 제2측면을 따라 위치되고, 상기 비트선쌍 영역의 제1 및 제2측면은 제2방향으로 연장되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제2항에 있어서, 상기 다수의 비트선쌍의 첫번째 수는 제1배선그룹에 접속되고 상기 다수의 비트선쌍의 두번째 수는 제2배선그룹에 접속되고, 제1배선그룹의 부근에 배치되는 제1포트그룹의 포트의 전체수와 제2배선그룹의 부근에 배치되는 제2포트그룹의 포트의 전체수는 상기 다수의 비트선쌍의 두번째 수에 대한 다수의 비트선상의 첫번째수의 비율에 근거하여 결정되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제2항에 있어서, 제1배선그룹의 부근에 배치되는 제1포트그룹의 포트는 비트선쌍 영역에 배치된 다수의 비트선쌍중 하나의 길이의 1/2 이상의 거리만큼 제2배선그룹의 부근에 배치된 제2포트그룹의 포트에서 떨어져 이간되어 있는 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 반도체 메모리장치는 플립플롭 메모리셀을 포함하는 SRAM인 것을 특징으로 하는 반도체 메모리장치.
  7. 행렬로 배열된 메모리셀어레이, 메모리셀어레이의 열이 반도체칩의 소자형성면상에 반도체칩의 제1측면과 평행하게 되게 제1-제4칩측면을 갖고 제1패키지측면과 이 제1패키지측면에 대향하는 제2패키지측면을 갖는 패키지상에 실장되는 직사각형 반도체칩, 제1칩측면과 평행하게 배치되는 다수의 비트선쌍 및, 각각 적어도 하나의 포트로 이루어지는 제1 및 제2포트그룹을 포함하되, 제2 및 제2포트그룹의 각각은 출력포트, 입력포트, 입/출력포트중 하나이고, 제1포트그룹의 각각의 포트는 제1칩측면과 직교하는 제2칩측면의 부근에 제1칩측면을 따라 배열되며, 제2포트그룹의 각각의 포트는 제1칩측면과 직교하는 제2칩측면에 대향하는 제3칩측면의 부근에 제1칩측면을 따라 배열되는 것으로 되는 반도체 메모리장치로서, 제2칩측면을 따라 배치되어 다수의 비트선쌍중 첫번째 비트선쌍에서 제1포트그룹의 대응하는 포트로 데이타를 전송하는 제1데이타페치 게이트와 제1데이타버스를 포함하고; 제3칩측면을 따라 배치되어 다수의 비트선쌍중 두번째 비트선쌍에서 제2포트그룹의 대응하는 포트로 데이타를 전송하는 제2데이타페치 게이트와 제2데이타버스를 포함하되, 제2포트그룹의 각각의 포트가 제1포트그룹의 각각의 포트와 동일한 형태이고; 제1패키지측면에 배열된 제1포트그룹의 각각의 포트에 대응하고 제2패키지측면에 배열된 제2포트그룹의 각각의 포트에 대응하는 리드핀을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 행렬로 배열된 메모리셀어레이, 메모리셀어레이의 열이 반도체칩의 소자형성면상에 반도체칩의 제1측면과 평행하게 되게 제1-제4칩측면을 갖고 제1패키지측면과 이 제1패키지측면에 대향하는 제2패키지측면을 갖는 패키지상에 실장되는 직사각형 반도체칩, 제1측면과 평행하게 배치되는 다수의 비트선쌍 및, 각각 적어도 하나의 포트로 이루어지는 제1 및 제2포트그룹을 포함하되, 제1 및 제2포트그룹의 각각은 출력포트, 입력포트, 입/출력포트중 하나이고, 제1포트그룹의 각각의 포트는 제1칩측면과 직교하는 제2칩측면의 실제 중앙에 배치되고 제2포트그룹의 각각의 포트는 제1칩측면과 직교하고 제2칩측면에 대향하는 제3측면의 실제 중앙에 배치되는 것으로 되는 반도체 메모리로서, 제2칩측면을 따라 배치되어 다수의 비트선쌍중 첫번째 비트선쌍에서 제1포트그룹의 대응하는 포트로 데이타를 전송하는 제1데이타패치 게이트와 제1데이타버스를 포함하고; 제3칩측면을 따라 배치되어 다수의 비트선쌍중 두번째 비트선쌍에서 제2포트그룹의 대응하는 포트로 데이타를 전송하는 제2데이타패치 게이트와 제2데이타버스를 포함하되, 제2포트그룹의 각각의 포트가 제1포트그룹의 각각의 포트와 동일한 형태이고; 제1패키지측면에 배열된 제1포트그룹의 각각의 포트에 대응하고 제2패키지측면에 배열된 제2포트그룹의 각각의 포트에 대응하는 리드핀을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 소자형성면을 갖는 반도체칩을 구비하고, 이 반도체칩이 제1측면과 제1측면에 대향하는 제2측면을 갖는 패키지상에 실장되는 반도체 메모리장치에 있어서, 주변을 갖고, 반도체칩의 소자형성면상에 제1방향으로 서로 평행하게 배치된 다수의 비트선쌍과 소자형성면상에 형성된 메모리셀어레이로 이루어지는 직사각형 비트선쌍 영역을 포함하고; 각각 작오도 하나의 포트로 이루어지는 제1 및 제2포트그룹을 포함하되, 이 제1 및 제2포트그룹의 각각의 포트는 출력포트, 입력포트, 입/출력포트중 하나이고 서로 동일한 형태의 포트이며, 제1 및 제2포트그룹은 상기 비트쌍 영역의 주변에 인접한 각각의 제1 및 제2주변위치에 위치되며; 각각 데이타페치 게이트와 데이타버스로 이루어지고, 각각 제1 및 제2주변위치의 부근에 배치되며 제1 방향과 직교하는 제2방향으로 배향되는 제1 및 제2배선그룹을 포함하되, 제1배선그룹에는 상기 다수의 비트선쌍의 첫번째 수가 접속되고 제2배선그룹에는 상기 다수의 비트선쌍의 두번째 수가 접속되며, 제1배선그룹의 부근에 배치되는 제1포트그룹의 포트의 전체수와 제2배선그룹의 부근에 배치되는 제2포트그룹의 포트의 전체수는 상기 다수의 비트선쌍의 두번째 수에 대한 다수의 비트선쌍의 첫번째 수의 비율에 근거하여 결정되고; 각 리드핀이 각각 제1포트그룹중 하나의 포트에 대응하고 패키지의 제1측면에 배열되는 리드핀의 제1그룹을 포함하고; 각 리드핀이 각각 제2포트그룹중 하나의 포트에 대응하고 패키지의 제2측면에 배열되는 리드핀의 제2그룹을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제7항에 있어서, 반도체 메모리장치는 플립플롭 메모리셀을 포함하는 SRAM인 것을 특징으로 하는 반도체 메모리장치.
  11. 제8항에 있어서, 반도체 메모리장치는 플립플롭 메모리셀을 포함하는 SRAM인 것을 특징으로 하는 반도체 메모리장치.
  12. 제9항에 있어서, 반도체 메모리장치는 플립플롭 메모리셀을 포함하는 SRAM인 것을 특징으로 하는 반도체 메모리장치.
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