JPS6243892A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6243892A JPS6243892A JP60183322A JP18332285A JPS6243892A JP S6243892 A JPS6243892 A JP S6243892A JP 60183322 A JP60183322 A JP 60183322A JP 18332285 A JP18332285 A JP 18332285A JP S6243892 A JPS6243892 A JP S6243892A
- Authority
- JP
- Japan
- Prior art keywords
- bit lines
- bit
- sense amplifier
- bit line
- couple
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関する。
ターンが採用されつつある。こうした数組パターンでは
、メモリの動作中の維音が特性劣化の要因となる。以下
そのことを説明する。第２図は従来のスタティックメモ
リのメモリセルアトイの１例を示すブロック図でおる。
、メモリの動作中の維音が特性劣化の要因となる。以下
そのことを説明する。第２図は従来のスタティックメモ
リのメモリセルアトイの１例を示すブロック図でおる。
以下ＮチャンネルＭＯ８を例に説明する。
行列に配置されたメモリセルＭＣの各列に一対のビット
線Ｂ、Ｂが接続される。ビット線Ｂは外部入力と同相、
ビット線Ｂは外部入力と逆相である。メモリセルＭｅの
各行にワードは）■が接続する。一対のピッ）ｉＢ、Ｂ
毎に１個宛のセンス増幅器及びスイッチ回路ＳＮが接続
し、このセンス増幅器及びスイッチ回路８人に列デコー
ダと入力バスエ・Ｉ出力バス０，０が接続する。ワード
線Ｗには行デコーダ几りが接続する。
線Ｂ、Ｂが接続される。ビット線Ｂは外部入力と同相、
ビット線Ｂは外部入力と逆相である。メモリセルＭｅの
各行にワードは）■が接続する。一対のピッ）ｉＢ、Ｂ
毎に１個宛のセンス増幅器及びスイッチ回路ＳＮが接続
し、このセンス増幅器及びスイッチ回路８人に列デコー
ダと入力バスエ・Ｉ出力バス０，０が接続する。ワード
線Ｗには行デコーダ几りが接続する。
第３図は第２図に示すメモリセルの回路図であ負荷几＊
、ＲｚとトランスファゲートＱ３．Ｑ４とから成る。
、ＲｚとトランスファゲートＱ３．Ｑ４とから成る。
第４図は第２図に示すセンス増幅器及びスイッチ回路の
回路図である。トランジスタＱｓ、Ｑｓで第５図は第２
図に示すメモリセルの続出（−動作時の信号の波形図で
ある。
回路図である。トランジスタＱｓ、Ｑｓで第５図は第２
図に示すメモリセルの続出（−動作時の信号の波形図で
ある。
第５図を併用して第２図に示すメモリセルＭＣの動作に
ついて説明する。
ついて説明する。
通常は、完全スタティックメモリでも内部ではクロック
パルスを発生している。又ビット線、入力バス、出力バ
ス共動作前までは高電位にプリチャージされている。
パルスを発生している。又ビット線、入力バス、出力バ
ス共動作前までは高電位にプリチャージされている。
メモリセルからの読出しは以下のようになる。
行デコーダＲＤによりワード線Ｗ１本が選択され高電位
に駆動され、このワード線Ｗ上のメモリセルＭＣがその
記憶状態に応じた信号をビット線に出力する。この例で
はビット線Ｂが低電位となる、ビット線の応答が始まる
と、列デコーダＣＤＩり列アドレス線Ｃ１本が選択され
、高電位に駆動され、センス増幅器が動作を開始し、ビ
ット線の信号を増幅し出力バスに伝える。
に駆動され、このワード線Ｗ上のメモリセルＭＣがその
記憶状態に応じた信号をビット線に出力する。この例で
はビット線Ｂが低電位となる、ビット線の応答が始まる
と、列デコーダＣＤＩり列アドレス線Ｃ１本が選択され
、高電位に駆動され、センス増幅器が動作を開始し、ビ
ット線の信号を増幅し出力バスに伝える。
以上述べたような動作において重要なことはセンス増幅
器動作前と動作中のビット線の受ける雑音である。ビッ
ト線の信号が大きければセンス増幅器の動作開始をワー
ド線の選択時に近づけることができるため、高速動作が
可能となる。ビット線の受ける雑音はスタティックメモ
リでは従来は問題とならなかった。しかし、大容量メモ
リ（例えば２５６キロビツトメモリ）では無視できなく
なる。それはビット線間の容量結合によるものである。
器動作前と動作中のビット線の受ける雑音である。ビッ
ト線の信号が大きければセンス増幅器の動作開始をワー
ド線の選択時に近づけることができるため、高速動作が
可能となる。ビット線の受ける雑音はスタティックメモ
リでは従来は問題とならなかった。しかし、大容量メモ
リ（例えば２５６キロビツトメモリ）では無視できなく
なる。それはビット線間の容量結合によるものである。
微細レイアウトパターンのため、ビット線の垂直方向の
長さは水平方向の長さに対して同程度となり、そのビッ
ト線間容量は全ビット線容量の１０〜４０％になること
もある。こうした場合、ビット線間の雑音は隣接するビ
ット線の信号の状態に↓り大きく変化する。例えば、ビ
ット線Ｂが低電位（又は高電位）なら、ビット線の組及
び隣接するビット線の組のＢ、Ｂがそれぞれ逆相とな９
、互いに干渉するため雑音は最大となる。他方、ビット
線Ｂが交互に低電位（又は高電位）なら、隣接するビッ
ト線の一対のＢとＢは同相となり、その雑音はビット線
の組での干渉のみとなり最小となる。
長さは水平方向の長さに対して同程度となり、そのビッ
ト線間容量は全ビット線容量の１０〜４０％になること
もある。こうした場合、ビット線間の雑音は隣接するビ
ット線の信号の状態に↓り大きく変化する。例えば、ビ
ット線Ｂが低電位（又は高電位）なら、ビット線の組及
び隣接するビット線の組のＢ、Ｂがそれぞれ逆相とな９
、互いに干渉するため雑音は最大となる。他方、ビット
線Ｂが交互に低電位（又は高電位）なら、隣接するビッ
ト線の一対のＢとＢは同相となり、その雑音はビット線
の組での干渉のみとなり最小となる。
このように、ビット線の雑音が大きいこと、及び一様で
ないことはメモリの動作特性（特に読出し速度）を劣化
させる。
ないことはメモリの動作特性（特に読出し速度）を劣化
させる。
上述した従来のスタティックメモリはパターンの微細化
が進むとビット線間の容量結合による雑音が増大するの
で、動作特性１に読出し速度）の劣化を生じる欠点があ
る。
が進むとビット線間の容量結合による雑音が増大するの
で、動作特性１に読出し速度）の劣化を生じる欠点があ
る。
本発明の目的は大規模なスタティックメモリのビット線
間の容量結合を少くして雑音を低減し、読出し速度を速
くする半導体記憶装置を提供することにある。
間の容量結合を少くして雑音を低減し、読出し速度を速
くする半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、行列に配置されているメモ
リセルと、前記メモリセルに接続する一５一 対のビット線と、前記メモリセルに接続するワード線と
、前記一対のビット線毎に１個宛接続するセンス増幅器
及びスイッチ回路とを有する半導体記憶装置において、
前記一対のビット線のいずれも、他のセンス増幅器に接
続する一対のビット線と隣接する長さが等しくなるよう
に奇数列目及び偶数列目のビット線の組について定まっ
た位置で一対のビット線を交差させ位置を入れ換えるこ
とにより構成される。
リセルと、前記メモリセルに接続する一５一 対のビット線と、前記メモリセルに接続するワード線と
、前記一対のビット線毎に１個宛接続するセンス増幅器
及びスイッチ回路とを有する半導体記憶装置において、
前記一対のビット線のいずれも、他のセンス増幅器に接
続する一対のビット線と隣接する長さが等しくなるよう
に奇数列目及び偶数列目のビット線の組について定まっ
た位置で一対のビット線を交差させ位置を入れ換えるこ
とにより構成される。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。行
列に配置されたメモリセルＭＣの各列に一対のビット線
Ｂ、Ｂが接続される。ビット線Ｂは外部入力と同相、ビ
ット線Ｂは外部入力と逆相である。メモリセルＭＣの各
行にワード線Ｗが接続する。一対のビット線Ｂ、Ｂ毎に
１個宛のセンス増幅器及びスイッチ回路ＳＡが接続し、
このセンス増幅器及びスイッチ回路、８Ａに列デコーダ
と入カバスＩ、Ｔ出力バス０，０が接続する。ワード線
Ｗには行デコーダＩＬＤが接続する。
列に配置されたメモリセルＭＣの各列に一対のビット線
Ｂ、Ｂが接続される。ビット線Ｂは外部入力と同相、ビ
ット線Ｂは外部入力と逆相である。メモリセルＭＣの各
行にワード線Ｗが接続する。一対のビット線Ｂ、Ｂ毎に
１個宛のセンス増幅器及びスイッチ回路ＳＡが接続し、
このセンス増幅器及びスイッチ回路、８Ａに列デコーダ
と入カバスＩ、Ｔ出力バス０，０が接続する。ワード線
Ｗには行デコーダＩＬＤが接続する。
本発明では、センス増幅器に接続する一対のビット線は
、いずれも他のセンス増幅器に接続する一対のビット線
どＶ４接する長さが等しくなるように奇数列目及び偶数
列目のビット線の組について定まった位１ｄで一対のビ
ット線を交差させ位置を入れ換えている。
、いずれも他のセンス増幅器に接続する一対のビット線
どＶ４接する長さが等しくなるように奇数列目及び偶数
列目のビット線の組について定まった位１ｄで一対のビ
ット線を交差させ位置を入れ換えている。
すなわち、第１図に示した実廁例においＣは、左から奇
数酢目のビット線の組はビット線長の１／２点で交差入
換え、偶数番目のビット線の組はビット線長の１／４．
３／４の点で交差入換えを行っている。従ってどのビッ
ト線Ｂ、Ｂと等しい長さで隣接している。このようにす
ると、容量結合による雑音は従来の役大値の１／２にな
る。
数酢目のビット線の組はビット線長の１／２点で交差入
換え、偶数番目のビット線の組はビット線長の１／４．
３／４の点で交差入換えを行っている。従ってどのビッ
ト線Ｂ、Ｂと等しい長さで隣接している。このようにす
ると、容量結合による雑音は従来の役大値の１／２にな
る。
以上説明したように、本発明は、センス増幅器に接続す
る一対のビットｌ＠はいずれも他のビット線と隣接する
長さが等しくなるように奇数列、偶数列のビット線の組
において定まった位置でビット線を交差させ、位置を入
れ換えることでどのビット線の組も他のビット線の組と
等しい長さで隣また記憶の状態による変化はない。この
ため動作の安定、特に読出し速度の向上が計れるという
効果がある。
る一対のビットｌ＠はいずれも他のビット線と隣接する
長さが等しくなるように奇数列、偶数列のビット線の組
において定まった位置でビット線を交差させ、位置を入
れ換えることでどのビット線の組も他のビット線の組と
等しい長さで隣また記憶の状態による変化はない。この
ため動作の安定、特に読出し速度の向上が計れるという
効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
のスタティックメモリアレイの一例のブロック図、第３
図は第２図に示すメモリセルの回路図、第４図は第２図
に示すセンス増幅器及びスイッチ回路図、第５図はスタ
ティックメモリの読 □出し動作時の信号の波
形図である。 Ｂ、Ｂ・・・・・・ビット線、Ｃ・・・・・・列アトｌ
／ス線、ＣＤ・・・・・・列デコーダ、Ｉ、Ｉ・・・・
・・入力バス、ＭＯ・・・・・・メモリセル、０，０・
・・・・・出力バス、ＱｔｔＱｚｔＱｓ、Ｑ４．Ｑ！、
Ｑ＠ｔＱ’、ＱｓｅＱ” −−−・・−トランジスタ、
Ｒ１，Ｒｚ・・・・・・抵抗器、Ｒ，Ｄ・・・・・・行
デコーダ、ＳＡ・・・・・・センス増幅器及びスイッチ
回路、Ｗ゛旧°ワード線。 １＼、− 第 ／ 目 「 １′ 茅３ 図 Ｕ 第 ４ 崗
のスタティックメモリアレイの一例のブロック図、第３
図は第２図に示すメモリセルの回路図、第４図は第２図
に示すセンス増幅器及びスイッチ回路図、第５図はスタ
ティックメモリの読 □出し動作時の信号の波
形図である。 Ｂ、Ｂ・・・・・・ビット線、Ｃ・・・・・・列アトｌ
／ス線、ＣＤ・・・・・・列デコーダ、Ｉ、Ｉ・・・・
・・入力バス、ＭＯ・・・・・・メモリセル、０，０・
・・・・・出力バス、ＱｔｔＱｚｔＱｓ、Ｑ４．Ｑ！、
Ｑ＠ｔＱ’、ＱｓｅＱ” −−−・・−トランジスタ、
Ｒ１，Ｒｚ・・・・・・抵抗器、Ｒ，Ｄ・・・・・・行
デコーダ、ＳＡ・・・・・・センス増幅器及びスイッチ
回路、Ｗ゛旧°ワード線。 １＼、− 第 ／ 目 「 １′ 茅３ 図 Ｕ 第 ４ 崗
Claims (1)
- 行列に配置されているメモリセルと、前記メモリセルに
接続する一対のビット線と、前記メモリセルに接続する
ワード線と、前記一対のビット線毎に１個宛接続するセ
ンス増幅器及びスイッチ回路とを有する半導体記憶装置
において、前記一対のビツト線のいずれも、他のセンス
増幅器に接続する一対のビット線と隣接する長さが等し
くなるように奇数列目及び偶数列目のビット線の組につ
いて定まった位置で一対のビット線を交差させ位置を入
れ換えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183322A JPS6243892A (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183322A JPS6243892A (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243892A true JPS6243892A (ja) | 1987-02-25 |
Family
ID=16133674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183322A Pending JPS6243892A (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243892A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289360A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体スタティックメモリ |
| JPH05175463A (ja) * | 1991-12-24 | 1993-07-13 | Samsung Electron Co Ltd | スタチックランダムアクセスメモリ装置 |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
-
1985
- 1985-08-20 JP JP60183322A patent/JPS6243892A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289360A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体スタティックメモリ |
| JPH05175463A (ja) * | 1991-12-24 | 1993-07-13 | Samsung Electron Co Ltd | スタチックランダムアクセスメモリ装置 |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5970006A (en) | Semiconductor memory device having cell array divided into a plurality of cell blocks | |
| US4581720A (en) | Semiconductor memory device | |
| EP0260578B1 (en) | Memory device having multiplexed twin i/o line pairs | |
| JP3381698B2 (ja) | 半導体記憶装置 | |
| JPS58133698A (ja) | 半導体メモリ装置 | |
| JP3212884B2 (ja) | 半導体記憶装置 | |
| JPS6243892A (ja) | 半導体記憶装置 | |
| JPS62291788A (ja) | メモリ回路 | |
| JP2982902B2 (ja) | 半導体メモリ | |
| JP3405663B2 (ja) | 半導体記憶装置 | |
| JPS6129486A (ja) | 半導体記憶装置 | |
| JPS62120697A (ja) | 半導体記憶装置 | |
| US5521877A (en) | Serial random access memory device capable of reducing peak current through subword data register | |
| JPH01144293A (ja) | 半導体メモリ | |
| JPS62102498A (ja) | スタテイツク型ランダムアクセスメモリのメモリセル電源制御回路 | |
| JPH06103773A (ja) | 半導体記憶装置 | |
| JPH01260696A (ja) | シリアルアクセスメモリ | |
| JP3154506B2 (ja) | 半導体装置 | |
| JPH0721780A (ja) | スタティックランダムアクセスメモリ | |
| JPH07141885A (ja) | 半導体記憶装置 | |
| JPH05206398A (ja) | 半導体記憶装置 | |
| JPS63214998A (ja) | 半導体メモリ | |
| JP2578400B2 (ja) | ダイナミツク型ｒａｍ | |
| JP2723683B2 (ja) | 半導体記憶装置 | |
| JPS63311697A (ja) | 半導体記憶装置 |