JPH01260696A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業−１１の利用分野） 本発明は、シフトレジスタをコラムアドレス（列アドレ
ス）ポインタとして用いる高速のシリアルアクセスメモ
リ、特にデータバス上のデータを増幅するための増幅回
路の駆動制御方式等に関するものである。

（従来の技術） 従来、この種のシリアルアクセスメモリとしては、例え
は第２図のようなものがあった。以下、その構成を図を
用いて説明する。

第２図は従来のシリアルアクセスメモリの概略構成図で
ある。

このシリアルアクセスメモリは、データ格納用のＮ個の
コラム回路（列回路）１−０〜１−（Ｎ−１）からなる
コラム回路群１を備えている。コラム回路群１は、デー
タ伝送用のＮ対の相補的なビット線対２−０〜２’−（
Ｎ−１）とメモリセル選択用のＭ木のワード線３−０〜
３−（Ｍ−１）とを備え、それらピッ１〜線対２−０〜
２−　（Ｎ−１）とワード線３−０〜Ｂ−（ＲＬ−１＞
との各交点にはデータ格納用のメモリセルがそれぞれ接
続されている。また、各コラム回路１−０〜］−一（Ｎ
−１＞には、各ビット線対２−０〜２−（Ｎ−１）に接
続されたセンスアンプ回路及びイコライズ回路（等化回
路）等が設けられている。

各ビット線対２−０〜２−（Ｎ−１＞は、Ｎ対の１〜ラ
ンスファゲート対４−０〜４−（Ｎ−１＞を介してそれ
ぞれ相補的なデータバス対５に接続されている。トラン
スファゲート対４−０〜〜４−（Ｎ−１）は、Ｎビット
のシフトレジスタ６から順次出力される選択信号により
、オン、オフ動作するスイッチである。シフトレジスタ
６は、クロック信号φに同期してシフＩ〜動作する回路
であり、フリップフロップ回路（以下、ＦＦ回路）から
なるＮ個のレジスタ６−○〜６−（Ｎ−１）を有し、そ
の最終段のレジスタ６−（Ｎ−１＞が駆動用のインバー
タ７．８及び連結用の信号線９を介して初段のレジスタ
６−０に接続されている。

データバス対５には、クロック信号φに同期してそのデ
ータバス対上のデータを増幅する増幅回路１０が接続さ
れ、さらにその増幅回路１０の出力側に、クロック信号
φに同期してその増幅回路１０の出力をテ゛−タＤｏの
形て゛出力するための出力バッファ］１が接続されてい
る。

以上の構成において、例えばワード線３−○と各ビット
線対２−０〜２−（Ｎ−１゜）とにそれぞれ接続された
メモリセルのデータを読出す場合の動作について説明す
る。

図示しないロウアドレスデコーダ（行アドレスデコーダ
）によってワード線３−０が選択され、さらに図示しな
いコラムアドレスデコータによってシリアル出力の先頭
列アドレスが解読され、その解読結果に基づき論理″ト
１”が例えばレジスタ６−２のみに供給される。この時
、他のレジスタ６−３〜６−　（Ｎ−１＞、６−０．６
−１は論理ＩＩ　Ｌｌｌとする。

レジスタ６−２が”　Ｉ−１”になると、それに接続さ
れた１〜ランスファゲート対４−２がオンし、ワ一ド線
３−０及びピッ１〜線対２−２に接続されたメモリセル
のデータがデータバス対５に転送される。データバス対
５に転送されたデータは、増幅回路１０で増幅された後
、出力バッファ１１を介して読出しテ゛−タＤＯの形で
出力される。次に、クロック信号φによりレジスタ６−
２のＩｆ　ＨＩＩかレジスタ６−３ヘシフトすると、ト
ランスファケート対４−３がオンし、ピッ１へ線対２−
３上のメモリセルデータがデータバス対５に転送され、
増幅回路１０で増幅されて出力バッファ１１から出力さ
れる。以後同様に、レジスタ６−３のＩＩ　ＨＩＩは、
クロック信号φに同期してレジスロー４〜６−（Ｎ−１
＞、６−０．６−’Ｊ−Ｊ＼とシフトし、１ヘランスフ
ァゲート対４−４〜４−　（Ｎ−１＞、４−０．１−１
が順次、オンしてビット線対２−４〜２−　（Ｎ−１＞
、２−０．２−１にのメモリセルデータがデータバス対
５に転送され、増幅回路１０で増幅された後、出力バッ
ファ１］、がらシリアル（直列）に出力される。これに
より、コラム回路群１のＮビットのデータを循環（サイ
クリッり）的に出力でき、高速アクセスが可能となる。

（発明か解決しようとする課題） しかしながら、上記構成のシリアルアクセスメモリでは
、次のような課題があった。

（ｉ＞　　シリアルアクセスするピッＩ〜数が増大する
と、データバス対５の配線長が長くなると共に、シフト
レジスタ連結用の信号線９の配線長が長くなり、そのデ
ータバス対５と信号線９の寄生容量及び寄生抵抗が大き
くなって駆動負荷の時定数（−容量×抵抗）が増大する
。そのなめ、シリアルアクセスメモリの特徴である高速
アクセスの妨げとなる要因になっていた。

（ｉｉ）　　特にデータバス対５における駆動負荷の増
大は、動作マージンを悪くし、ノイズの重畳や、”　Ｈ
”とＬ　”の確定の遅延等によって誤動作等の要因にな
る。そのため、これらを防止して動作マージンの向上と
高速アクセスを図ろうとすると、増幅回路］−〇での消
費電力が増大するという問題が生じる。

本発明は前記従来技術が持っていた課題として、シリア
ルアクセスのビット数増大に伴なってアクセス速度か低
下する点、及び消費電力が増大する点について解決した
シリアルアクセスメモリを提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するなめに、クロック信号に同
期して順次選択信号を出力するシフトレジスタと、デー
タ伝送用の複数本の第１の信号線にそれぞれ接続された
データ格納用の複数個のコラム回路と、データ伝送用の
第２の信号線と、前記複数個の第１の信号線と前記第２
の信号線との間Ｇこそれぞれ接続され前記選択信号によ
り順次オン、オフ動作する複数個のトランスファゲート
とを備え、前記第２の信号線上のデータを増幅して出力
するシリアルアクセスメモリにおいて、前記シフトレジ
スタを複数個に分割してその各シフトレジスタ間をルー
プ状に接続すると共に、それに対応して前記第２の信号
線を複数本に分割し、その各第２の信号線にそれぞれ増
幅回路を接続し、前記各シフトレジスタ間の連絡信号に
より前記各増幅回路を駆動制御するようにしたものであ
る。

（作用） 本発明によれば、以上のようにシリアルアクセスメモリ
を構成したので、シフトレジスタ及び第２の信号線を複
数に分割することにより、シフトレジスタ間の連結用信
号線と第２の信号線における負荷時定数が減少し、アク
セスの高速化が図れる。また、各第２の信号線にそれぞ
れ接続した増幅回路を連絡信号で駆動制御することによ
り、その増幅回路での消費電力の減少が図れる。従って
前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すシリアルアクセスメモリ
の概略構成図である。

このシリアルアクセスメモリは、２分割したデータ格納
用のコラム回路群２ＯＡ、２０Ｂを備え、一方のコラム
回路群２ＯＡがＮ／２個のコラム回路２０−０〜２０−
　（Ｎ／２−１＞で、他方のコラム群２０ＢがＮ／２個
のコラム回路２０−Ｎ／２〜２Ｃ）−（Ｎ−１）でそれ
ぞれ構成されている。

コラム回路群２ＯＡ、２０Ｂは、データ伝送用の第１の
信号線、例えばＮ対の相補的なピッ１〜線対２１−０〜
２ｌ−（Ｎ／２−１）、２１−Ｎ／２〜２ｌ−（Ｎ−１
＞と、メモリセル選択用のＭ本のワード線２２−Ｏ〜２
２−（Ｍ−１＞とを備え、それらビット線対２１−０〜
２１．−（Ｎ−１）とワード線２２−０〜２２’−（Ｍ
−１）との各交点にはデータ格納用のメモリセルがそれ
ぞれ接続されている。また、各コラム回路２０−０〜２
〇−（Ｎ−１）には、各ビット線対２１−Ｏ〜２ｌ−（
Ｎ−１＞に接続されたセンスアンプ回路及びイコライズ
回路等が設けられている。センスアンプ回路はピッ１〜
線対２１−０〜２ｌ−（Ｎ−１＞上の信号を検出、増幅
する回路、イコライズ回路はデータの読出しまたは書込
み時において予めビット線対２１−０〜２：１−（Ｎ−
１）の電位を等化する回路である。

各ピッド線対２１−−○〜２ｌ−（Ｎ−１＞は、Ｎ対の
トランスフアゲ−１〜対２３−０〜２３−（Ｎ／２−１
）、２Ｂ−Ｎ／２〜２Ｂ−（Ｎ−１）を介して、２分割
されたデータ伝送用の第２の信号線、例えば相補的なデ
ータバス対２４Ａ。

２４Ｂにそれぞれ接続されている。トランスファゲート
対２３−〇〜２３−　（Ｎ／２−１＞、２３−Ｎ／２〜
２３−（Ｎ−１＞は、２分割された各Ｎ／２ビツトのシ
フトレジスタ２５Ａ、２５Ｂから順次出力される選択信
号ＥＯ〜Ｅ　（Ｎ／２−１＞、Ｅ　（Ｎ／２）〜Ｅ（Ｎ
−１）４こより、オン、オフ動作する機能を有している
。２分割されたシフトレジスタ２５Ａ、２５Ｂは、入力
コラムアドレス信号ＡＤにより制御され、クロック信号
φに同期してシフト動作する回路であり、Ｆｌ〒回路等
からなる各Ｎ／２個のレジスタ２５−０〜２５−（Ｎ／
２−１＞、２５−Ｎ／２〜２５−（Ｎ−１）でそれぞれ
構成されている。各シフＩ・レジスタ２５Ａ、２５Ｂは
、２列に分かれて配置され、かつ各々の接続配線が最小
となるようにシフト方向を反対向きにして配置され、一
方のシフトレジスタ２５Ａの最終段レジスタ２５−（Ｎ
／２−１＞から出力される連絡信号Ｓａが他方のシフト
レジスタ２５Ｂの初段レジスタ２５−Ｎ／２にに接続さ
れ、その最終段レジスタ２５−（Ｎ−１＞から出力され
る連絡信号ｓｂが一方の初段レジスタ２５−０にループ
状に接続されている。

レジスタ２５−　（Ｎ／２−１＞、２５−（Ｎ−１〉か
ら出力される連絡信号Ｓａ、Ｓｂは制御回路２６に接続
され、その制御回路２６により制御される増幅回路２７
Ａ、２７Ｂがデータバス対２４Ａ、２４Ｂにそれぞれ接
続され、さらにその増幅回路２７Ａ、２７Ｂの出力（則
に出力バッファ２８が接続されている。制御回路２６は
、連絡信号Ｓａ、Ｓｂ及び初期化信号Ｒ，Ｒａ、、Ｒ，
ｂを入力し、増幅回路２７Ａ、２７Ｂを駆動制御するた
めの制御信号Ｓｃ、Ｓｄを出力するなめの回路である。

増幅回路２７Ａ、２７Ｂはデータバス対２４Ａ、２４Ｂ
上のデータを増幅する回路、また出力バッファ２８はク
ロック信号φに同期して増幅回路２７Ａ、２７Ｂの出力
を読出しデータＤ。

の形で出力する回路である。

第３図は第１図における制御回路２６の一構成例を示す
回路図、及び第４図はそのタイミングチャートである。

第３図に示すように、この制御回路２６は、制御信号Ｓ
ｃ、Ｓｄにより増幅回路２７Ａ、２７Ｂのいずれか一方
を活性化するための回路であり、信号反転用のインバー
タ３１−〜３４と、２個のナントゲート（以下、ＮＡＮ
Ｄケートという）３６゜３７よりなるラッチ回路とで構
成されている。

この制御回路２６は、第４図に示すような動作をする。

即ち、制御信号Ｓｃにより活性化される増幅回路２７Ａ
側のデータレジスタ情報がアクセスされる場合を考える
。時刻ｔＯにおいて、ワンショッ１へパルスである初期
化信号Ｒ，ａがＮＡＮＤゲート３６に入力されると、２
個のＮＡＮＤケ＝１へ３６．３７で構成されるラッチ回
路が初期設定される。この時、制御信号Ｓｃは“１１パ
となり、増幅回路２７Ａを活性化する。一方、制御信号
Ｓｄは′Ｉ−”′であるなめ、その制御信号Ｓｄで活性
化される増幅回路２７Ｂはリセットされたままである。

時刻ｔ１において、連絡信号Ｓａが入力−１１，− されると、ラッチ回路は反転し、制御信号Ｓｃが１１Ｌ
、′″となって増幅回路２７Ａがリセットされると共に
、制御信号ＳｄがＩＩ　Ｈ＋＋となって増幅回路２７Ｂ
が活性化される。時刻ｔ２において、連絡信号ｓｂが入
力されると、時刻ｔ１と反対の回路動作となる。なお、
初期化信号Ｒは、制御信号Ｓｃ、Ｓｄの出力を禁止する
信号である。

以上のように構成される第１図のシリアルアクセスメモ
リの全体の動作を説明する。

読出し動作を行う場合、図示しないロウアドレスデコー
ダによってワード線２２−０〜２２−（、Ｍ−１＞の１
本を選択すると共に、入力コラムアドレス信号ＡＤをシ
フ１ヘレジスタ２５Ａ。

２５Ａの場合、メモリセルデータは他方のデータバス対
２４Ｂに転送されると共に、制御回路２６から出力され
る制御信号Ｓｄによって他方の増幅回路２７Ｂが活性化
し、その増幅回路２７Ｂによってデータバス対２４Ｂ上
のデータが増幅され、入力バッファ２８から読出しデー
タＤＯの形て゛出力される。シフトレジスタ２５Ａ、２
５Ｂはクロツク信号φに同期してサイクリックに“Ｈ”
を順次シフトシていくため、その出力信号である選択信
号Ｅ○〜Ｅ（Ｎ−１＞によってトランスフアゲ−１へ２
３−〇〜２Ｂ−（Ｎ−１＞か順次オンし、ビット線対２
１−０〜２ｌ−（Ｎ−１，）上のメモリセルデータがデ
ータバス対２４Ａ、２４Ｂに転送され、増幅回路２７Ａ
、２７Ｂで増幅されて出力バッファ２８からシリアルに
読出しデ゛−タＤ。

が出力される。

第５図は０≦ｉ≦Ｎ／２−］−の場合の第１図のタイミ
ングチャー１〜であり、このタイミングチャートを参照
しつつ読出し動作を詳説する。

時刻ｔａ〜ｔｂ間において、クロック信号φの立上りエ
ツジに同期してシフｌ−レジスタ２５Ａ。

２５Ｂから出力される選択に供給する。

ワード線２２−０〜２２−（Ｍ−１＞の１本が選択され
ると、そのワード線に接続された各コラム回路２０−０
〜２Ｏ−（Ｎ−１）中のメモリセルのデータがセンスア
ンプによって検出、増幅されて各ピッ１〜線対２１−０
〜２ｌ−（Ｎ−１）上に現われる。一方、供給された入
力コラムアドレス信号ＡＤに対応するシリアル出力の先
頭ビットを出力するため、シフトレジスタ２５Ａ、２５
Ｂを構成するレジスタ２５−Ｏ〜２５−（Ｎ−１ｊ中の
任意の１つを選択すると、そのレジスタから出力される
選択信号Ｅｉ（但し、ｉ＝０〜Ｎ−１）が“Ｈ”となり
、それに接続された１〜ランスフアゲ−１”　２　Ｂ−
ｉがオンする。すると、トランスフアゲ−１〜２３−１
に接続されたビット線対２１−１上のメモリセルデータ
がデータバス対２４Ａ。

２４Ｂに転送される。Ｏ≦ｉ≦Ｎ／２−１の場合、メモ
リセルデータは一方のデータバス対２４Ａに転送される
と共に、制御回路２６から出力される制御信号Ｓｃによ
って一方の増幅回路２７Ａか活性化し、その増幅回路２
７Ａによってデータバス対２４Ａ上のデータが増幅され
、出力バッファ２８から読出しデ゛−夕Ｄｏの形で出力
される。まなＮ／２≦ｉ≦Ｎ−４信号Ｅｉ〜Ｅ（Ｎ／２
−１）〜Ｅ（Ｎ／２）〜Ｅ（Ｎ−１）〜Ｅ］−が順に“
ト■′。

となる。これに対応してビット線対」二のメモリセルデ
ータがデータバス対２４Ａを通して、制御信号Ｓｃで活
性化された増幅回路２７Ａにより増幅されて出力バッフ
ァ２８から出力される。この時、他方の増幅回路２７Ｂ
は、制御信号Ｓｄにより非動作状態となっている。

時刻ｔｂ時にクロック信号φの立上りに同期して最終段
レジスタ２５−（Ｎ／２−１）の選択信号Ｅ（Ｎ／２−
１＞がパトＶ′になり、ビット線対２ｌ−（Ｎ／２−１
＞上のメモリセルデータが出力された後の時刻り、ｃに
おいて、選択信号Ｅ（Ｎ／２−１＞の”Ｈ″′′情報ジ
スタ２５−（Ｎ／２−］−）から他方のシフトレジスタ
２５Ｂの初段レジスタ２５−Ｎ／２へ転送される。この
時、連絡信号Ｓａ、が゛用″となり、この信号Ｓａによ
り、制御回路２６は制御信号Ｓｃで増幅回路２７Ａを非
動作状態にすると共に、制御信号Ｓｄで増幅回路２７Ｂ
を活性化する。次のクロック信号φの立」ユリに同期し
てレジスタ２５−Ｎ／２から出力される選択信号Ｅ（Ｎ
／２＞は′用″となり、ビット線対２１−Ｎ／２上のメ
モリセルデー夕がトランスファゲート２３−Ｎ／２を介
してデータバス２４Ｂに転送される。この時、増幅回路
２７Ｂは制御信号Ｓｄにより活性化されているため、デ
ータバス２４Ｂ上のデータがその増幅回路２７Ｂで増幅
されて出力バッファ２８から出力される。

以後同様に、タロツク信号φがシフトレジスタ２５Ｂを
動作させ、時刻ｔｄでレジスタ２５−（Ｎ−１＞から出
力される選択信号Ｅ（Ｎ−１＞がパＨ′″になった後の
時刻ｔｅで連絡信号ｓｂがパＴ１′′となる。これによ
り、時刻ｔｃ時とは反対に、制御回路２６は制御信号Ｓ
ｃで増幅回路２７Ａを活性化させると共に、制御信号Ｓ
ｄで増幅回路２７Ｂを非動作状態にする。時刻しｅ後の
クロック信号φの立上り時には、レジスタ２５−０から
出力される選択信号ＥＯが”　Ｈ”となり、ビット線対
２１−０上のメモリセルデータが出力される。

なお、コラム回路群２ＯＡ、２０Ｂへの書込み動作は、
ワード線２２−０〜２２−（Ｍ−１）で列方向のメモリ
セルを選択し、シフトレジスタ２５Ａ、２５Ｂでトラン
スファゲート２３−０〜２Ｂ−（Ｎ−１＞を順次オンし
ていき、データバス対２４ａ、２４Ｂに供給されたシリ
アルな書込みデータを各ビット線対２１−０〜２ｌ−（
Ｎ−１）のメモリセルへ書込んでいけばよい。

本実施例では、次のような利点を有している。

（ｉ）　　コラム回路群２ＯＡ、２０Ｂ、データバス対
２４．Ａ、２４Ｂ、及びシフトレジスタ２５Ａ。

２５Ｂをそれぞれ２分割構造にしてので、各データバス
対２４Ａ、２４Ｂの配線長は従来の１／２になり、寄生
容量及び寄生抵抗が共に１／２になって負荷時定数（−
寄生容量×寄生抵抗）が従来の１／４になる。さらに、
従来の第２図の信号線９に相当するシフトレジスタ２５
Ａ、２５Ｂ間の連結用信号線の長さも短くなり、その負
荷時定数が小さくなる。従ってシリアルアクセスするピ
ット数が増大しても、配線負荷時定数を小さくでき、そ
れによってアクセス速度の高速化か可能となる。

（ｉｉ）　　本実施例のようにデータバス対２４Ａ１２
４Ｂを２分割した場合、増幅回路２７Ａ、２７Ｂの個数
が増えるが、従来のように分割しない場合に必要な増幅
回路］−〇に比べ、そのパターン規模はデータバス対２
４Ａ、２４Ｂの負荷時定数か小さなため、小さくて済む
。さらに、分割した増幅回路２７Ａ、２７Ｂは連絡信号
Ｓａ、Ｓｂによって交互に活性化しているので、アドレ
スカウンタ等の周辺回路を用いること無く、その増幅回
路２７Ａ、２７Ｂを有効に駆動でき、それによって消費
電力を減少できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ＞　　コラム回路２０−０〜２Ｏ−（Ｎ−１）は、
データを一時的に記憶するデータレジスタ等のような他
のデータ記憶手段で構成してもよい。

（ｂ）　　制御回路２６から出力される制御信号Ｓｃ、
Ｓｂは、第５図に示すように直流的な信号であるが、ク
ロック信号φに同期したワンショッＩ・パルスのような
信号であっても、上記実施例とほぼ同様の効果が得られ
る。このように、制御回路２６の回路構成は第３図以外
のものに変形可能である。

（ｃ）　　第１図ではデータバス対２４Ａ、２４．Ｂ及
びシフｌ−レジスタ２５Ａ、２５Ｂ等を２分割にした例
を示したが、その分割数は３以上の数であってもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、シフトレ
ジスタ、及び第２の信号線を複数個に分割しなので、シ
フトレジスタ間の連結用信号線と第２の信号線における
負荷時定数を減少でき、それによって高速シリアルアク
セスが可能となる。

さらに、各第２の信号線にそれぞれ接続した増幅回路を
シフ１へレジスタ間の連絡信号で駆動制御しているので
、簡単な回路構成で、消費電力を減少できる。従ってシ
リアルアクセスピッ１〜数が多く、しかも高速シリアル
アクセスが必要なシリアルアクセスメモリに適用ずれは
、顕著な効果が得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示すシリアルアクセスメモリ
の構成図、第２図は従来のシリアルアクセスメモリの構
成図、第３図は第１図の制御回路の回路図、第４図は第
３図のタイミングチャート、第５図は第１図のタイミン
グチャートである。 ２０−０〜２Ｏ−（Ｎ−１，）・・・・・・コラム回路
、２１−０〜２ｌ−（Ｎ−１）聞・・ビット線対、２３
−０〜２３−（Ｎ−１＞・・・・・１〜ランスフアゲー
ト、２４Ａ、２４Ｂ・・・・・・データバス対、２５Ａ
。 ２５Ｂ・・・・・・シフトレジスタ、２６・・面制御回
路、２７Ａ、２７Ｂ−−−−・・増幅回路、ＥＯ〜Ｅ（
Ｎ−１＞・・・・・・選択信号、Ｓａ、Ｓｂ・・・・・
・連絡信号、Ｓｃ。 Ｓｄ・・・・・・制御信号。 出願人代理人　　柿　　本　　恭　　成−２０＝

Claims (1)

1. 【特許請求の範囲】 クロック信号に同期して順次選択信号を出力するシフト
   レジスタと、データ伝送用の複数本の第１の信号線にそ
   れぞれ接続されたデータ格納用の複数個のコラム回路と
   、データ伝送用の第２の信号線と、前記複数個の第１の
   信号線と前記第２の信号線との間にそれぞれ接続され前
   記選択信号により順次オン、オフ動作する複数個のトラ
   ンスファゲートとを備え、前記第２の信号線上のデータ
   を増幅して出力するシリアルアクセスメモリにおいて、 前記シフトレジスタを複数個に分割してその各シフトレ
   ジスタ間をループ状に接続すると共に、それに対応して
   前記第２の信号線を複数本に分割し、その各第２の信号
   線にそれぞれ増幅回路を接続し、前記各シフトレジスタ
   間の連絡信号により前記各増幅回路を駆動制御すること
   を特徴とするシリアルアクセスメモリ。