JPH05198163A - 半導体記憶装置におけるアドレスポインタ - Google Patents

Abstract

(57)【要約】 【目的】 シーケンシャルアクセスメモリのアクセス動
作を高速化するとともにその構成要素の規則性を維持す
る。 【構成】 カウンタ１は、クロック信号φをカウント
し、そのカウント数がメモリセルアレイ４の行数または
列数と一致したときに行カウント一致信号ＲＳＯまたは
列カウント一致信号ＣＳＯを発生して、それぞれシフト
レジスタからなる行アドレスポインタ２および列アドレ
スポインタ３のシフト入力ＲＳＩおよびＣＳＩに与え
る。行アドレスポインタ２および列アドレスポインタ３
はこのシフト入力ＲＳＩおよびＣＳＩへ与えられた入力
をクロック信号φおよびＣφに応答して順次シフトして
メモリセルアレイ４の行選択線または列選択線を順次選
択状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置におけ
るアドレスを指定するためのアドレスポインタに関し、
特に、アドレスがシーケンシャルに指定される半導体記
憶装置におけるアドレスポインタに関する。より特定的
には、シーケンシャルにアクセス可能な半導体記憶装置
における行アドレスをシーケンシャルに指定するための
アドレスポインタの構成に関する。

【０００２】

【従来の技術】ＴＶ受像器、ファクシミリ送受信器、お
よびコピー機など画像情報をデジタル的に処理する用途
では、バッファメモリとして半導体記憶装置がよく用い
られる。この場合、画像情報は静止画像情報および動画
情報にかかわらず順次バッファメモリへ与えられる。半
導体記憶装置は、与えられた情報を順次記憶する。この
ような用途に用いられる半導体記憶装置では、高速にア
クセスするために、アドレス指定をするためのアドレス
ポインタとしてカウンタが用いられることが多い。アド
レスがシーケンシャルな順序で選択される半導体記憶装
置は、シーケンシャルアクセスメモリ（以下、ＳＡＭと
称す）と呼ばれる。

【０００３】図２２は従来のＳＡＭの全体の構成を概略
的に示す図である。図２２を参照して、ＳＡＭは、行お
よび列からなるマトリックス状に配列された複数のメモ
リセルを含むメモリセルアレイ４と、このメモリセルア
レイ４の１行のメモリセルを選択するための行アドレス
ポインタ１０と、このメモリセルアレイ４の一列のメモ
リセルを選択状態とするための列アドレスポインタ１１
とを含む。ここで、メモリセルアレイ４では、１ワード
が複数ビット備える場合、列アドレスポインタ１１から
の列選択信号は１ワードを選択状態とする。ＳＡＭはさ
らに、リセット信号ＲＳＴに応答して内部リセット信号
を発生するバッファ回路２０を含む。バッファ回路２０
は、リセット信号ＲＳＴを反転する相補内部リセット信
号／ＲＳＴを発生するインバータ回路２０ａと、リセッ
ト信号ＲＳＴをバッファ処理する２段の縦続接続された
インバータ回路２０ｂおよび２０ｃを含む。

【０００４】行アドレスポインタ１０は、バッファ回路
２０からの相補内部リセット信号／ＲＳＴを受けるノー
ドＲＨと、バッファ回路２０からの内部リセット信号Ｒ
ＳＴを受けるノードＲＬと、メモリセルアレイ４の行選
択タイミングを与える行選択クロック信号Ｒφを受ける
ノードＲφと、この行選択クロック信号Ｒφに応答して
順次選択状態となる出力ノードＲＯ（０）〜ＲＯ（Ｎ−
１）を含む。

【０００５】この行アドレスポインタ１０の出力ノード
ＲＯ（０）〜ＲＯ（Ｎ−１）はメモリセルアレイ４の各
行に対応して設けられる。より具体的に言えば、この行
アドレスポインタ１０の出力ノードＲＯ（０）〜ＲＯ
（Ｎ−１）はメモリセルアレイ４において１行のメモリ
セルを選択状態とするための行選択信号線に対応して設
けられる。行アドレスポインタ１０は、この行選択クロ
ック信号Ｒφに応答して順次その出力ノードＲＯ（０）
〜ＲＯ（Ｎ−１）を選択状態とし、これによりメモリセ
ルアレイ４の対応の行を選択状態とする。

【０００６】行アドレスポインタ１０はさらにこの出力
ノードＲＯ（Ｎ−１）が選択状態となった後にシフトク
ロックＣφＯを出力するノードＣφＯを含む。このシフ
トクロックＣφＯは列アドレスポインタ１１のクロック
信号入力ノードＣφＩへ与えられる。

【０００７】列アドレスポインタ１１は、メモリセルア
レイ４の各列対応に設けられる出力ノードＣＯ（０）〜
ＣＯ（Ｎ−１）と、バッファ回路２０からの相補内部リ
セット信号／ＲＳＴおよび内部リセット信号ＲＳＴをそ
れぞれ受けるリセットノードＲＨおよびＲＬを含む。列
アドレスポインタ１１は、そのクロック入力ノードＣφ
Ｉへクロック信号が与えられるごとにその出力ノードを
１つずつシフトさせて選択状態とする。

【０００８】この図２２に示すＳＡＭは、１チップで構
成されてもよく、また他のデータ処理装置と同一チップ
上に集積化されて構成されてもよい。この場合、リセッ
ト信号ＲＳＴおよび行選択クロック信号Ｒφはこの同一
チップ上に設けられた制御回路から伝達される。次に動
作について簡単に説明する。まずリセット信号ＲＳＴは
“Ｌ”イネーブルの信号であり、活性状態となったと
き、行アドレスポインタ１０および列アドレスポインタ
１１を初期設定する。すなわち、リセット信号ＲＳＴが
“Ｌ”となったとき、行アドレスポインタ１０および列
アドレスポインタ１１はそれぞれの出力ノードＲ０
（０）およびＣＯ（０）を選択状態とする。

【０００９】行選択クロック信号Ｒφが与えられるごと
に、行アドレスポインタ１０はその出力ノードを１つず
つシフトさせて選択状態とする。これにより、同一列に
おいて異なる行のメモリセルが順次選択状態とされ、選
択されたメモリセルへの情報の書込／読出が実行され
る。行アドレスポインタ１０において最後の出力ノード
ＲＯ（Ｎ−１）が選択状態となると、次いでシフトクロ
ック信号ＣφＯが発生され、列アドレスポインタ１１へ
与えられる。

【００１０】列アドレスポインタ１１は、この行アドレ
スポインタ１０の出力ノードＲＯ（Ｎ−１）の非選択状
態への移行と同期してその出力ノードを１つずらして選
択状態とする。これにより次の列の第１行のメモリセル
から再び順次選択され、選択されたメモリセルへのアク
セスが実行される。以降、この動作がクロック信号Ｒφ
が与えられる限り続けられる。このようにＳＡＭは、メ
モリセルアレイ４における行および列の選択が行選択ク
ロック信号Ｒφおよびシフトクロック信号ＣφＯに応答
して実行されるため、アドレスを取込むための制御信号
（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、チップセレクト信号／Ｃ
Ｓ）などを必要としないため、高速でアクセスすること
が可能となり、これにより高速で画像情報の処理を実行
することができる。

【００１１】このメモリセルアレイ４において順次選択
されたメモリセルへはデータ入出力回路２１を介してデ
ータの書込／読出が実行される。

【００１２】図２３は図２２に示すメモリセルアレイ４
の構成の一例を示す図である。図２３において、メモリ
セルアレイ４は、行および列からなるマトリックス状に
配列された複数のメモリセルを含む。図２３において
は、ワード単位で２行２列に配列されたメモリセルを代
表的に示す。行選択線ＲＯには１行のメモリセルが対応
して設けられ、１本の列選択線ＣＯに対しては１列のメ
モリセル（ワード単位）が関連付けられる。各ワード単
位のメモリセルに対しては、行選択線上の行選択信号と
列選択線上の列選択信号を受けるＡＮＤ回路が設けられ
る。すなわち、行選択線ＲＯ（ｉ）と列選択線ＣＯ
（ｊ）およびＣＯ（ｊ＋１）との交点にそれぞれＡＮＤ
回路ＡＮ１およびＡＮ２が設けられる。行選択線ＲＯ
（ｉ＋１）と列選択線ＣＯ（ｊ）およびＣＯ（ｊ＋１）
との交差部には、ＡＮＤ回路ＡＮ３およびＡＮ４が設け
られる。

【００１３】ＡＮＤ回路ＡＮ１は、対応の行選択線ＲＯ
（ｉ）および列選択線ＣＯ（ｊ）が選択状態となったと
き、対応の１ワードのメモリセルＭＷｉｊを選択状態と
する。ＡＮＤ回路ＡＮ２は行選択線ＲＯ（ａ）および列
選択線ＣＯ（ｊ＋１）が選択状態となったときに１ワー
ドのメモリセルＭＷｉ（ｊ＋１）を選択状態とする。

【００１４】同様にＡＮＤ回路ＡＮ３およびＡＮ４は、
行選択線ＲＯ（ｉ＋１）と列選択線ＣＯ（ｉ）およびＣ
Ｏ（ｊ＋１）が選択状態となったとき１ワードのメモリ
セルＭＷ（ｉ＋１）ｊおよびＭＷ（ｉ＋１）（ｊ＋１）
を選択状態とする。

【００１５】行選択線ＲＯと列選択線ＣＯとの各交差部
にＡＮＤ回路を設けることにより、確実に１ワードのメ
モリセルのみを選択状態とすることができ、誤ったデー
タの書込／読出を防止することができる。

【００１６】ここに含まれるメモリセルの構造はダイナ
ミック型メモリセルであってもよく、またスタティック
型メモリセルが用いられてもよい。選択された１ワード
のメモリセルは、内部データ線ＩＯａ，ＩＯｂおよびＩ
Ｏｃへ接続される。内部データ線ＩＯａ〜ＩＯｃは入出
力回路２１へ接続される。

【００１７】図２３に示すように、１ワード単位でメモ
リセルへのアクセスが実行される場合、図２４に示すよ
うにこのメモリセルアレイ４のアドレスの割付が実現さ
れる。

【００１８】図２４を参照して、メモリセルアレイ４は
Ｎ行Ｍ列に配列されたメモリセルを含む。行と列の交差
部には１ワードのメモリセルが接続される。このような
配置の場合、メモリセルアレイ４においては、まずアド
レス（０，０）のメモリセルから始まってアドレス
（１，０）…（Ｎ−１，０）のメモリセルが順次選択さ
れる。この第０列のメモリセル（ワード単位）の選択が
すむと次いで第１列目の第０行のメモリセルからのアク
セスが実行される。最終的に第（Ｎ−１）行第（Ｍ−
１）列のメモリセル（１ワード）がアクセスされた後再
び第０行第０列のメモリセルへのアクセスが実行され
る。

【００１９】

【００２０】図２５は図２２に示す行アドレスポインタ
の構成を示すブロック図である。図１９において行アド
レスポインタ１０は、Ｎ段の縦続接続されたシフトレジ
スタ９Ａ、および９Ｂ１〜９Ｂ（Ｎ−１）を含む。初段
のシフトレジスタ９ＡはリセットノードＲＨおよびＲＬ
へ与えられるリセット信号に応答して、“１”にリセッ
トされる。シフトレジスタ９Ｂ（Ｎ−１）はリセット信
号ＲＬに応答して“０”にリセットされる。ここで、以
下の説明においては、ノードとそのノードに与えられる
信号とは同一の符号を用いる。

【００２１】シフトレジスタ９Ａ、９Ｂ１〜９Ｂ（Ｎ−
１）はそれぞれ入力ノードＳＩと、出力ノードＳＯと、
クロック入力ノードφおよび／φを含む。各シフトレジ
スタ９Ａ、９Ｂ１〜９Ｂ（Ｎ−１）はそれぞれ２相のク
ロック信号Ｒφおよび／Ｒφに応答してシフト動作を実
行する。すなわち、クロック信号Ｒφに応答して与えら
れた信号を取込み、かつクロック信号／Ｒφに応答して
ラッチした信号を出力する。シフトレジスタ９Ａ、９Ｂ
１〜９Ｂ（Ｎ−１）の出力ノードＳＯからそれぞれ行選
択線ＲＯ（０）〜ＲＯ（Ｎ−１）を選択状態とする行選
択信号が出力される。

【００２２】この行アドレスポインタ１０の最終段のシ
フトレジスタ９Ｂ（Ｎ−１）の出力ノードＳＯは偶数段
のドライブ回路ＤＶ１およびＤＶ２、…を介して初段の
シフトレジスタ９Ａの入力ノードＳＩへ結合される。こ
のリング構成により、メモリセルアレイの行が繰返し順
次選択される。ドライブ回路ＤＶ１およびＤＶ２はそれ
ぞれこの最終段のシフトレジスタ９Ｂ（Ｎ−１）から初
段のシフトレジスタ９Ａへの信号伝達の遅延を少なくす
るために設けられており、それぞれの駆動能力が異なっ
ている。具体的にいえば、ドライブ回路ＤＶ２の駆動能
力はドライブ回路ＤＶ１の駆動能力よりも大きい。最終
段のシフトレジスタ９Ｂ（Ｎ−１）からまたシフトクロ
ック信号ＣφＯが発生され、列アドレスポインタ１１へ
与えられる。

【００２３】行アドレスポインタ１０はまたクロック入
力ノードＲφＩへ与えられる行選択クロック信号Ｒφに
応答して内部クロック信号Ｒφおよび／Ｒφを発生する
インバータ回路ＩＶ１、ＩＶ２およびＩＶ３を含む。イ
ンバータ回路ＩＶ１およびＩＶ２が縦続接続され、クロ
ック信号Ｒφを発生する。インバータ回路ＩＶ３はこの
ノードＲφＩへ与えられたクロックを反転し相補クロッ
ク信号／Ｒφを生成する。

【００２４】図２６は、図２２に示す列アドレスポイン
タの構成例を示す図である。図２６において列アドレス
ポインタ１１は図２５に示す行アドレスポインタ１０と
類似する構成を備えており、Ｍ段の縦続接続されたシフ
トレジスタを含む。このシフトレジスタ９Ａ、９Ｂ１〜
９Ｂ（Ｍ−１）の構成はそれぞれ図２５に示すシフトレ
ジスタ９Ａおよび９Ｂ１〜９Ｂ（Ｎ−１）と同様であ
る。異なっているのは、クロック入力ノードφ，／φへ
与えられるクロック信号が信号Ｒφ，／Ｒφではなく、
行アドレスポインタ１０からのシフトクロック信号Ｃφ
Ｏに応答して発生されるクロック信号Ｃφ、／Ｃφであ
ることである。シフトレジスタ９Ａ、９Ｂ１〜９Ｂ（Ｍ
−１）の出力ノードＳＯからそれぞれ列選択線を選択状
態とする列選択信号ＣＯ（０）〜ＣＯ（Ｍ−１）が発生
される。

【００２５】列アドレスポインタ１１においても最終段
のシフトレジスタ９Ｂ（Ｍ−１）の出力ノードＳＯは２
段の縦続接続されたドライブ回路ＤＶ３およびＤＶ４を
介して初段のシフトレジスタ９Ａの入力ノードＳＩへ結
合される。このドライブ回路ＤＶ３およびＤＶ４はイン
バータ回路であり、高速で最終段のシフトレジスタ９Ｂ
（Ｍ−１）の出力を初段のシフトレジスタ９Ａの入力Ｓ
Ｉへ伝達する機能を備える。

【００２６】列アドレスポインタ１１はさらに、クロッ
ク入力ノードＣφＩへ与えられるシフトクロック信号Ｃ
φＯに応答して２相のクロック信号Ｃφおよび／Ｃφを
発生するインバータ回路ＩＶ４、ＩＶ５およびＩＶ６を
含む。インバータ回路ＩＶ４およびＩＶ５は縦続接続さ
れ、クロック信号Ｃφを発生する。インバータ回路ＩＶ
６は、入力ノードＣφＩへ与えられた信号を反転し、相
補クロック信号／Ｃφを生成する。次にこの図２５およ
び図２６に示す行および列アドレスポインタの動作をそ
の動作波形図である図２７を参照して説明する。

【００２７】まずリセット信号ＲＳＴが発生され、行ア
ドレスポインタ１０の初段のシフトレジスタ９Ａの初期
値が“１”に、残りのシフトレジスタ９Ｂ１〜９Ｂ（Ｎ
−１）の初期値が“０”に設定される。この行アドレス
ポインタ１０の初段のシフトレジスタ９Ａに初期設定さ
れた“１”の値は行選択クロックＲφの立ち下がりに応
答して出力される。このクロック信号Ｒφの立ち下がり
に応答してまず行選択信号Ｒ（０）が発生される。一
方、列アドレスポインタ１１においても同様にリセット
信号ＲＳＴが与えられており、その列アドレスポインタ
の初段のシフトレジスタ９Ａの初期値が“１”に、残り
のシフトレジスタ９Ｂ１〜９Ｂ（Ｍ−１）の初期値が
“０”に設定される。したがって、列アドレスポインタ
１１においては、行選択線ＣＯ（０）のみが選択状態と
なる。

【００２８】この列アドレスポインタ１１のクロック信
号は行アドレスポインタ１０からのシフトクロック信号
ＣφＯで与えられる。したがって、この行アドレスポイ
ンタ１０からシフトクロック信号ＣφＯが発生されるま
で列アドレスポインタ１１においてはシフト動作が行な
われず、列選択線ＣＯ（０）が選択状態となる。この第
０列のすべての行が選択状態とされると、シフトクロッ
ク信号ＣφＯが行アドレスポインタ１０の最終段のシフ
トレジスタ９Ｂ（Ｎ−１）から発生される。このシフト
クロック信号ＣφＯは列アドレスポインタ１１へ与えら
れ、列アドレスポインタ１１がシフト動作を、このシフ
トクロック信号ＣφＯの立ち下がりに応答して実行し、
隣接する列選択線ＣＯ（１）が選択状態となる。以降こ
の動作を繰返すことにより、最終的に列選択線ＣＯ（Ｎ
−１）が選択状態となる。

【００２９】行アドレスポインタ１０の最終段の出力が
“１”から“０”へ変化すると、列アドレスポインタ１
１における初段のシフトレジスタ９Ａの出力ＣＯ（０）
が“０”となり、一方、次段のシフトレジスタ９Ｂ１の
出力ＣＯ（１）が“１”となる。この動作が繰返し実行
されることにより、メモリセルアレイ４の各ワードが順
次選択される。

【００３０】なお図２６に示す列アドレスポインタ１１
においては、シフトクロック信号Ｃφ、／Ｃφは、行ア
ドレスポインタ１０からのシフトクロック信号Ｃφｏに
応答して発生されている。シフトクロック信号Ｃφｏ
は、行アドレスポインタ１０の一列のすべての行を選択
したとき、すなわちこの行アドレスポインタ１０の最終
段のシフトレジスタ９Ｂ（Ｎ−１）の出力ＲＯ（Ｎ−
１）が発生されたとき発生される。この場合、列アドレ
スポインタ１１においては、初期状態においてリセット
信号ＲＨ，ＲＬに応答して列選択線ＣＯ（０）が選択状
態とならないことが考えられる（行アドレスポインタ１
０と列アドレスポインタ１１とが同一構成の場合）。初
期状態において確実に列選択線ＣＯ（０）を選択状態と
するための構成について次に説明する。

【００３１】図２８は、列選択線を初期状態に確実に選
択状態とするための構成を示す図である。図２８におい
て、クロック信号ＣφＩを発生するための回路は、リセ
ット信号ＲＳＴの立下がりのみを遅延するための遅延回
路４００と、遅延回路４００の出力とクロック信号Ｒφ
との論理積をとるＡＮＤ回路４０２と、ＡＮＤ回路４０
２の出力とシフトクロック信号ＣφＯとの論理和をとる
ＯＲ回路４０４を含む。

【００３２】遅延回路４００は、リセット信号ＲＳＴを
遅延するための２段の縦続接続されたインバータ回路４
１０および４１２と、インバータ回路４１２の出力とリ
セット信号ＲＳＴとを受けるＯＲ回路４１４を含む。Ｏ
Ｒ回路４１４の出力がＡＮＤ回路４０２の一方入力へ与
えられる。次にこの図２８に示す回路の動作についてそ
の動作波形図である図２９を参照して説明する。

【００３３】リセット信号ＲＳＴはその立下がりのみが
遅延回路４００により遅延される。すなわち、リセット
信号ＲＳＴはインバータ回路４１０および４１２により
遅延される。ＯＲ回路４１４は、その少なくとも一方の
入力に“Ｈ”（１）の信号が与えられたときに“１”の
信号を発生する。したがって、遅延回路４００からはリ
セット信号ＲＳＴの立下がりのみが遅延された信号が出
力される。この立下がり遅延リセット信号（ＯＲ回路４
１４の出力）の活性状態期間（“１”の期間）が最初の
シフトクロック信号Ｒφの発生時（“１”状態時）と重
なり合う期間を有するように適当に遅延回路４００にお
ける遅延時間が設定されたならば、ＡＮＤ回路４０２は
初期設定時においてクロック信号Ｒφに応答してイネー
ブル状態となり、ＯＲ回路４００からシフトクロックＣ
φＩを発生することができる。これにより初期状態時に
おいて確実に列選択線ＣＯ（０）を選択状態とすること
ができる。

【００３４】

【発明が解決しようとする課題】上述のように、シフト
レジスタの出力を行選択用および列選択用の信号として
用いることにより、メモリセルアレイの各ワードをシー
ケンシャルに高速でアクセスすることができる。このシ
ーケンシャル動作を実現するために、行アドレスポイン
タ１０および列アドレスポインタ１１の各々の最終段の
シフトレジスタ９Ｂ（Ｎ−１）および９Ｂ（Ｍ−１）の
出力はドライブ回路ＤＶ１，ＤＶ２、およびＤＶ３，Ｄ
Ｖ４を介して初段のシフトレジスタ９Ａへ戻されてい
る。

【００３５】ドライブ回路ＤＶ１〜ＤＶ４は、以下の理
由で設けられる。半導体記憶装置が大記憶容量となる
と、メモリセルアレイの行および列の数が増大する。行
アドレスポインタ１０および列アドレスポインタ１１
は、各々メモリセルアレイ４の行および列と同数のシフ
トレジスタ段を含む。したがって、半導体記憶装置の大
容量化に伴い、行（列）アドレスポインタの最終段のシ
フトレジスタと初段のシフトレジスタとの距離が長くな
る。これは、行（列）アドレスポインタの最終段のシフ
トレジスタの出力を初段のシフトレジスタの入力へフィ
ードバックする信号線を長くし、そこを伝達される信号
に対するＲ（配線抵抗）およびＣ（配線容量）による信
号遅延を与もたらす。

【００３６】このようなフィードバック用の信号線にお
けるＲＣ遅延による信号伝播遅延を最小とするために、
ドライブ回路ＤＶ１〜ＤＶ４が設けられる。ドライブ回
路ＤＶ１〜ＤＶ４は、各々、駆動能力の大きい（トラン
ジスタサイズの大きい）インバータ回路で構成される。
メモリセルアレイの行および／または列の数が多くなる
と、アドレスポインタの最終段のシフトレジスタの出力
と初段のシフトレジスタの入力との距離が応じて長くな
るため、ドライブ回路ＤＶ１〜ＤＶ４の駆動能力もそれ
に応じて大きくされる。

【００３７】ドライブ回路は、一般に、低消費電力性か
らＭＯＳ（絶縁ゲート型）トランジスタを用いて構成さ
れる。ドライブ回路の駆動能力を大きくするためにトラ
ンジスタサイズを大きくすると、入力ゲート容量（ゲー
トとソース／ドレインとの間の容量等）が大きくなる。
大きな入力ゲート容量を高速で駆動するためには、行
（列）アドレスポインタの最終段のシフトレジスタの駆
動能力を多くする必要がある。このため、行（列）アド
レスポインタの最終段のシフトレジスタとそれ以外のシ
フトレジスタとは異なるサイズのトランジスタを用いる
必要がある。これは、半導体記憶装置の構成における規
則性を損なう。一般に、半導体装置の構成において、構
成要素の規則性が損なわれると、効率的に構成要素を配
置することができず、面積利用効率が低下する。以下、
この規則性が損なわれる問題について具体的に説明す
る。

【００３８】図３０に、行アドレスポインタとメモリセ
ルとの対応関係を示す。図３０に示すように、実際に
は、行アドレスポインタ１０は、メモリセルアレイ４の
中央部に配置される。これは、行選択線を短くし、行選
択信号を高速で選択された行選択線終端まで伝達するた
めである。行アドレスポインタ１０は２列に配列される
シフトレジスタを含む。図においては、４つのシフトレ
ジスタ９Ｂ（Ｎ−４）〜９Ｂ（Ｎ−１）を示す。２行の
メモリセルのピッチに対し１つのシフトレジスタが配置
される。

【００３９】最終段のシフトレジスタ９Ｂ（Ｎ−１）の
トランジスタサイズが他のシフトレジスタ９Ｂ（Ｎ−
４）〜９Ｂ（Ｎ−２）より大きくなると、この最終段の
シフトレジスタ９Ｂ（Ｎ−１）が半導体記憶装置に割り
当てられた領域端Ａからはみ出し、この領域端は図３０
の領域端Ｂまで延びることになり、半導体記憶装置の占
有面積が大きくなる。

【００４０】ドライブ回路の入力ゲート容量を小さくす
ることは、このドライブ回路の段数を４段以上とし、そ
れぞれのトランジスタサイズを入力段から出力段へと順
次大きくすることにより実現可能である。（一般に、あ
る比率でドライブ回路の駆動能力を増加させることによ
り駆動を高速化することが知られている）。この状態を
図２５および図２６において各ドライブ回路ＤＶ１，Ｄ
Ｖ３とドライブ回路ＤＶ２およびＤＶ４とのサイズを異
ならせて表わしている。

【００４１】しかしながら、この状態においても、行
（列）アドレスポインタの最終段のシフトレジスタから
初段のシフトレジスタ９Ａへのフィードバックにおける
遅延時間を０とすることはできない。また、行（列）ア
ドレスポインタの最終段のシフトレジスタ９Ｂ（Ｎ−
１）または９Ｂ（Ｍ−１）はドライブ回路を駆動すると
ともに、行（列）選択信号を発生し、行（列）選択線を
駆動するため，この最終段のシフトレジスタ９Ｂ（Ｎ−
１）、９Ｂ（Ｍ−１）の駆動能力を残りのシフトレジス
タよりも大きくすることが必要とされ、半導体記憶装置
の構成における規則性を維持することが困難である。

【００４２】それゆえ、この発明の目的は、半導体記憶
装置が大記憶容量となっても、高速でメモリセルをアク
セスすることのできるアドレスポインタを提供すること
である。

【００４３】この発明の他の目的は、メモリセルアレイ
の行および／または列の数が増加しても、最終段のシフ
トレジスタの出力から初段のシフトレジスタの入力への
信号伝達における配線抵抗／容量に起因する伝播遅延が
生じることのないアドレスポインタを提供することであ
る。

【００４４】この発明のさらに他の目的は、半導体記憶
装置の構成における規則性を損なうことのないアドレス
ポインタを提供することである。

【００４５】

【課題を解決するための手段】この発明にかかる半導体
記憶装置におけるアドレスポインタは、クロック信号を
カウントし、そのカウント数がメモリセルアレイの行の
数と一致するごとにカウント一致信号を出力するカウン
ト手段と、このカウント手段からのカウント一致信号を
順次シフトするシフト手段とを含む。

【００４６】このシフト手段は、メモリセルアレイの行
選択線対応に設けられる複数のステージを含む。各ステ
ージは、カウント一致信号が与えられたとき対応の行選
択線を選択状態とする。

【００４７】

【作用】カウント一致信号は、メモリセルアレイのある
列における最終行の選択時に発生される。シフト手段は
カウント手段からのカウント一致信号を順次シフトす
る。シフト手段の各ステージはこのカウント一致信号が
与えられたとき、対応の行選択線を選択状態にする。列
変更時において、次の列の第１行はカウント手段からの
カウント一致信号により選択状態とされる。最終段から
初段へのフィードバック信号は存在しない。したがっ
て、最終段から初段へのフィードバック信号の遅延の問
題は存在せず、高速で行選択線をシーケンシャルに選択
状態とすることができる。

【００４８】

【実施例】

［実施例１］図１は、この発明の一実施例である半導体
記憶装置の全体の構成を概略的に示す図である。図１に
おいて、半導体記憶装置は、行および列からなるマトリ
ックス状に配置される複数のメモリセルを含むメモリセ
ルアレイ４と、メモリセルアレイ４の選択されたメモリ
セルへ／からのデータの書込／読出を行なうデータ入出
力回路２１を含む。

【００４９】メモリセルアレイ４の構成としては、図２
３に示す構成が用いられてもよい。また、メモリセルア
レイ４は、ダイナミック型メモリセルまたはスタティッ
ク型メモリセルを含んでもよい。さらに、メモリセルア
レイ４は、１ワードが複数ビットの構成を備えてもよ
く、また１ワードが１ビットの構成を備えてもよい。デ
ータ入出力回路２は複数ビット並列にデータの入出力を
行なう構成であってもよく、また１ビット単位でデータ
の入出力を行なう構成であってもよい。半導体記憶装置
はシーケンシャルにアクセスされるものであればよい。

【００５０】半導体記憶装置は、さらに、クロック信号
φをカウントし、そのカウント数がメモリセルアレイ４
の行および列の数と同じになるごとに行カウント一致信
号ＲＳＯおよび列カウント一致信号ＣＳＯを出力するカ
ウント手段としてのカウンタ１と、カウンタ１からの行
カウント一致信号を順次シフトして行選択信号ＲＯを発
生する行シフト手段としての行アドレスポインタ２と、
カウンタ１からの列カウント一致信号ＣＳＯを順次シフ
トして列選択信号ＣＯを発生する列シフト手段としての
列アドレスポインタ３を含む。

【００５１】カウンタ１は、行についてのカウント数を
設定するための行数設定入力（プリロード入力）ＤＲ
（０）〜ＤＲ（ｎ−１）と、列についてのカウント数を
設定するための列数設定入力（プリロード入力）ＤＣ
（０）〜ＤＣ（ｎ−１）と、クロック信号φを受ける入
力ノードφと、行および列のカウント値をそれぞれリセ
ットするための行リセット入力ＲＣおよび列リセット入
力ＣＣと、行および列のカウント数をそれぞれ初期設定
するための行ロード信号ＲＬおよび列ロード信号ＣＬを
それぞれ受けるロード信号入力ノードＲＬおよびＣＬを
含む。ここで、各入力ノードとそこへ与えられる信号と
は同一の符号で示す。

【００５２】カウンタ１は、さらに、カウント一致信号
ＲＳＯおよびＣＳＯをそれぞれ出力する出力ノードＲＳ
ＯおよびＣＳＯと、列アドレスポインタ３のシフト動作
を制御する列クロック信号Ｃφを出力する出力ノードＣ
φを含む。ここでも、出力ノードとそこから出力される
信号とは同一符号で示す。

【００５３】行アドレスポインタ２は、カウンタ１から
の行カウント一致信号ＲＳＯを受ける入力ノードＲＳＩ
と、行カウントリセット信号ＲＣを受ける入力ノードＲ
Ｃと、クロック信号φを受けるクロック入力ノードＲφ
と、メモリセルアレイ４の各行選択線対応に設けられる
出力ノードＲＯ（０）〜ＲＯ（Ｎ−１）を含む。行アド
レスポインタ２は、入力ノードＲＳＩへ与えられた行カ
ウント一致信号をクロック入力ノードＲφへ与えられた
クロックφに応答して順次シフトし、その出力ノードＲ
Ｏ（０）〜ＲＯ（Ｎ−１）を順次選択状態とする。

【００５４】列アドレスポインタ３は、カウンタ１から
の列カウント一致信号ＣＳＯを受ける入力ノードＣＳＩ
と、カウンタ１からの列クロック信号Ｃφを受けるクロ
ック入力ノードＣφと、列カウントリセット信号ＣＣを
受けるリセット入力ノードＣＣと、メモリセルアレイ４
の各列対応に設けられる出力ノードＣＯ（０）〜ＣＯ
（Ｍ−１）を含む。列アドレスポインタ３は、入力ノー
ドＣＳＩへ与えられた列カウント一致信号ＣＳＯ（ＣＳ
Ｉ）を列クロック信号Ｃφに応答して順次シフトし、そ
の出力ノードＣＯ（０）〜ＣＯ（Ｍ−１）を選択状態と
する。

【００５５】図２は、図１に示すカウンタ１の具体的構
成の一例を示す図である。図２において、カウンタ１
は、行アドレスに対するカウント動作を実行する行カウ
ント回路５と、列アドレスのためのカウント動作を実行
する列カウント回路６を含む。行カウント回路５は、プ
リロードデータＤＲ（０）〜ＤＲ（ｎ−１）を受けるプ
リロード入力Ｄ（０）〜Ｄ（ｎ−１）と、ロード信号Ｒ
Ｌを受けるロード入力Ｌと、行カウントリセット信号Ｒ
Ｃをインバータ回路５３を介して受けるクリア入力Ｃ
と、クロック入力φに与えられたクロックφをカウント
し、該カウント値を出力する出力ノードＱ（０）〜Ｑ
（Ｎ−１）を含む。この行カウント回路５は、クロック
φをカウントし、そのカウント値を表示する。この行カ
ウント回路５が所定の数（メモリセルアレイの行の数）
をカウントしたときその出力ノードＱ（０）〜Ｑ（ｎ−
１）はすべて“１”の信号を出力する。

【００５６】列カウント回路６は、行カウント回路５と
同様の構成を備えており、プリロートデータＤＣ（０）
〜ＤＣ（ｍ−１）を受けるプリロード入力Ｄ（０）〜Ｄ
（ｍ−）、列初期値ロード信号ＣＬを受けるロード入力
Ｌおよびリセット信号ＣＣをインバータ回路６２を介し
て受けるリセット入力Ｃと、クロック入力φへ与えられ
たクロックＣφをカウントし該カウント値を出力する出
力ノードＱ（０）〜Ｑ（ｍ−１）を含む。

【００５７】カウンタ１はさらに、行カウント回路５の
出力Ｑ（０）〜Ｑ（ｎ−１）を受けるＡＮＤ回路５１
と、ＡＮＤ回路５１の出力とクロックφを受けるＡＮＤ
回路５２と、列カウント回路６の出力Ｑ（０）〜Ｑ（ｍ
−１）を受けるＡＮＤ回路６１を含む。ＡＮＤ回路５１
から行カウント一致信号ＲＳＯが発生される。ＡＮＤ回
路５２から列シフトクロック信号Ｃφが発生される。Ａ
ＮＤ回路６１から列カウント一致信号ＣＳＯが発生され
る。

【００５８】この図２に示すカウント回路は、それぞれ
ｎビットおよびｍビットのカウンタ回路であり、その出
力ノードＱ（０）〜Ｑ（ｎ−１）またはＱ（０）〜Ｑ
（ｍ−１）がカウントクロック数に応じて活性状態とな
り、このカウント値が最大値に達したときにＡＮＤ回路
５１および６１からカウント一致信号が出力される。

【００５９】この図２に示すカウンタ回路の構成に代え
て、プリセット機能を備えかつキャリ発生能力を備える
カウンタ回路が用いられてもよい。次に、この図１およ
び２に示すカウンタ回路１の動作について図３に示す動
作波形図を参照して説明する。図３に示す動作波形図
は、メモリセルアレイ４が４行４列の構成を有する場合
の動作を示している。

【００６０】まず、リセット信号ＲＣおよびＣＣが発生
される。これにより、カウンタ１（カウンタ回路５およ
び６）と行アドレスポインタ２および列アドレスポイン
タ３がそれぞれリセット状態とされる。今、カウンタ１
のプリロードデータＤＲ（０）〜ＤＲ（ｎ−１）および
ＤＣ（０）〜ＤＣ（ｍ−１）はすべて０であるとする。

【００６１】行アドレスポインタ２および列アドレスポ
インタ３においては、このそれぞれのクロック入力ノー
ドＲφおよびＣφへ与えられるクロック信号φおよびＣ
φに応答してそれぞれの出力ノードＲＯ（０）およびＣ
Ｏ（０）が“１”となる。これにより、メモリセルアレ
イ４において第０行第０列のメモリセルが選択状態とな
る。リセット後続いてクロック信号Ｃφが立ち上がって
いくが、これについては後に詳細に説明する。

【００６２】クロック信号φが次いで立ち下がると行カ
ウンタ回路５のカウント値が１インクリメントされ、そ
の出力ノードＱ（０）およびＱ（１）の出力が“１”と
なる。まだ行カウント一致信号ＲＳＯが発生されていな
いため、列シフトクロックＣφは発生されない。したが
って、この列カウント回路６のカウント動作は実行され
ない。

【００６３】行アドレスポインタ２および列アドレスポ
インタ３においては、この行カウント回路５および列カ
ウント回路６の出力クロックＲＳＯ，ＣＳＯのシフト動
作が実行される。この行アドレスポインタ２および列ア
ドレスポインタ３はそれぞれ与えられたクロック信号Ｒ
φ，Ｃφに従って選択状態とされる出力ノードを１つず
つずらしシフトしていく。この状態においては、行アド
レスポインタ２の出力ノードＲＯ（１）が選択状態とな
る。列アドレスポインタ３においては、シフト動作はま
だ実行されないため、その出力ノードＣＯ（０）が選択
状態である。

【００６４】行カウント回路５がクロックφを４カウン
トすると、その出力ノードＱ（０）〜Ｑ（３）がすべて
“１”となり、ＡＮＤ回路５１の出力が“１”となる。
これにより、ＡＮＤ回路５２からは、クロック信号φに
同期する列シフトクロックＣφが発生される。列カウン
ト回路６のカウント値が１インクリメントされ、その出
力ノードＱ（１）の出力が“１”となる。

【００６５】行アドレスポインタ２は、この行カウント
一致信号ＲＳＯをその入力ノードＲＳＩに受ける。行ア
ドレスポインタ２においてはその出力ノードＲＯ（０）
がクロック信号φの立ち下がりに応答して再び“１”と
なり、残りの出力ノードＲＯ（１）〜ＲＯ（３）が
“０”となる。このとき、同様に列アドレスポインタ３
においても列シフトクロックＣφに応答してそのカウン
ト値が１インクリメントされており、出力ノードＣＯ
（１）が“１”出力状態となっている。この状態では第
１列第０行のメモリセルが指定される。この動作が第１
列第３行のメモリセルに対してまで繰返される。以降こ
の動作を繰返すことにより第３列第３行のメモリセルが
最終的に指定される。第３行第３列のメモリセルが指定
されると、列カウント回路６の出力ノードＱ（０）〜Ｑ
（３）の出力はすべて“１”であり、ＡＮＤ回路６１の
出力ＣＳＯが“１”となっている。この列カウント回路
６の列カウント一致信号ＣＳＯは列アドレスポインタ３
の入力ノードＣＳＩへ与えられている。したがって、こ
のとき列アドレスポインタ３においては、次のクロック
信号φの立ち下がりに応答してその出力ノードＣＯ
（０）が再び選択状態となる。

【００６６】上述のように、クロック信号φの各立ち下
がりに応答して行アドレスポインタ２の出力ノードＲＯ
（０）〜ＲＯ（３）が順次選択状態とされ、対応の行選
択線が選択される。

【００６７】一方、列アドレスポインタ３の１つの出力
ノードが４クロックの間選択状態とされ、４クロック周
期でその出力ノードＣＯ（０）〜ＣＯ（３）の選択位置
が順次シフトされる。

【００６８】上述のように、カウンタ１において、行カ
ウント一致信号ＲＳＯおよび列カウント一致信号ＣＳＯ
をそれぞれ発生しシフトレジスタ構成の行アドレスポイ
ンタ２および列アドレスポインタ３の入力段へそれぞれ
与える構成とすることにより、各行および列アドレスポ
インタ２および３の最終段の出力ＲＯ（Ｎ−１）および
ＣＯ（Ｍ−１）を初段の入力へフィードバックする必要
がなくなる。これにより、メモリセルアレイ４の行およ
び列の数が増加しても、信号遅延の問題が何ら生じるこ
とがなく高速で行および列を順次選択状態とするアドレ
スポインタを得ることができる。

【００６９】次に、行および列カウント回路の具体的構
成について説明する。この行カウント回路５および列カ
ウント回路６は同じ構成を備える。そこに含まれる出力
ノードの数および初期値を設定するためのプリロード入
力ノードの数が異なっているだけである。図４には、行
カウント回路の構成を示す。

【００７０】図４において、行カウント回路５は、クロ
ック信号φ，／φをカウントする非同期型ｎビット二進
カウンタ７００と、二進カウンタ７００の初期値を設定
するリセット／ロード設定回路８００と、クロック入力
ノードφへ与えられたクロック信号φをバッファ処理し
て相補クロック信号φ，／φを生成するクロックバッフ
ァ５００を含む。二進カウンタ７００は、ｎ段の縦続接
続された二進カウント回路７−１〜７−（ｎ−１）を含
む。初段の二進カウント回路７−０のクロック入力φ，
／φへはクロックバッファ５００からのクロック信号
φ，／φが与えられる。残りの二進カウント回路７−０
〜７−（ｎ−１）のそれぞれのクロック入力へは、前段
の二進カウント回路の出力Ｑ，／Ｑが与えられる。二進
カウント回路７−０〜７−（ｎ−１）のそれぞれのＱ出
力から出力Ｑ（０）〜Ｑ（ｎ−１）が出力される。

【００７１】図５に、二進カウンタ７００の動作波形図
を示す。図５においては、４ビット二進カウンタ（ｎ＝
４の場合）の動作が示される。以下に簡単に図５を参照
してこの非同期型二進カウンタ７００の動作について説
明する。

【００７２】初段の二進カウント回路７−０のクロック
入力へは相補クロック信号φ，／φが与えられる。この
二進カウント回路７−０の出力Ｑはクロック信号φの立
ち下がりに応答して変化する。この二進カウント回路７
−０の出力／Ｑは出力Ｑ（Ｑ（０））と相補な信号を出
力する。次段の二進カウント回路７−１はこの初段の二
進カウント回路７−０の出力Ｑ（Ｑ（０））の立ち下が
りに応答してその出力Ｑ（Ｑ（１））を変化させる。以
下この動作が順次次段の二進カウント回路７−２、およ
び７−３において繰返される。

【００７３】すなわち、出力Ｑ（０）はクロック信号φ
の立ち下がりごとに変化し、出力Ｑ（１）はクロック信
号の２つめの立ち下がりごとに変化し、出力Ｑ（２）は
クロック信号φの４つめの立ち下がりごとに変化し、か
つ出力Ｑ（３）はクロック信号φの８つめの立ち下がり
ごとに変化する。したがって、クロック信号φが１５個
カウントされたときに行カウント一致信号ＲＳＯが発生
し、１６個目のクロック信号φの立ち下がりに応答して
再び出力Ｑ（０）が選択状態とされる。これにより、１
５本の行選択線を順次選択状態とすることが可能とな
る。

【００７４】この図５に示す動作波形図では、二進カウ
ント回路はクロック信号φを２ⁿ −−１カウントしたと
きに行カウント一致信号ＲＳＯを発生している。この場
合、クリア信号ＲＣに応答してこの二進カウント回路７
−０〜７−（ｎ−１）の出力値Ｑをすべて“１”にリセ
ットする構成とすれば、この二進カウンタ７００のカウ
ント数は、２ⁿ とすることができる。この構成を実現す
るために、図４に示すリセット／ロード設定回路８００
が設けられる。このリセット／ロード設定回路８００の
構成を説明する前に、二進カウンタ７００に含まれる二
進カウント回路７−０〜７−（ｎ−１）の具体的構成に
ついて説明する。

【００７５】図６は、図４に示す二進カウント回路の具
体的構成の一例を示す図である。図６において、二進カ
ウント回路７（二進カウント回路７−０〜７−（ｎ−
１）を総称的に示す）は、マスタ・スレーブ型フリップ
・フロップで構成される。マスタ段は、クロック信号φ
の立ち上がりに応答して導通状態となるＣＭＯＳ（相補
ＭＯＳ）トランスミッションゲートＴＧ１と、トランス
ミッションゲートＴＧ１の出力をその一方入力に受け、
その他方入力にリセット信号Ｒを受けるＮＡＮＤ回路Ｎ
Ｇ１と、ＮＡＮＤ回路ＮＧ１の出力とロード信号Ｌとを
受けるＮＡＮＤ回路ＮＧ２と、ＮＡＮＤ回路ＮＧ２の出
力をクロック信号φの立ち下がりに応答してＮＡＮＤ回
路ＮＧ１の一方入力へフィードバックするＣＭＯＳトラ
ンスミッションゲートＴＧ２を備える。

【００７６】スレーブ段は、クロック信号φの立ち下が
りに応答して導通状態となり、ＮＡＮＤ回路ＮＧ２の出
力を伝達するＣＭＯＳトランスミッションゲートＴＧ３
と、トランスミッションゲートＴＧ３の出力をその一方
入力に受けかつその他方入力にリセット信号Ｒを受ける
ＮＡＮＤ回路ＮＧ３と、ＮＡＮＤ回路ＮＧ３の出力とロ
ード信号Ｌを受けるＮＡＮＤ回路ＮＧ４と、クロック信
号φの立ち上がりに応答してＮＡＮＤ回路ＮＧ４の出力
をＮＡＮＤ回路ＮＧ３の一方入力へフィードバックする
ＣＭＯＳトランスミッションゲートＴＧ４を含む。ＮＡ
ＮＤ回路ＮＧ３から出力Ｑが発生され、ＮＡＮＤ回路Ｎ
Ｇ４から相補出力／Ｑが発生される。ＮＡＮＤ回路ＮＧ
３の出力はまたトランスミッションゲートＴＧ１の入力
部へ伝達される。

【００７７】この図６に示す二進カウント回路７におい
ては、トランスミッションゲートＴＧ１とトランスミッ
ションゲートＴＧ４が同時に導通状態となる。トランス
ミッションゲートＴＧ２とトランスミッションゲートＴ
Ｇ３が同時に導通状態となる。トランスミッションゲー
トＴＧ１とトランスミッションゲートＴＧ２は相補的に
導通状態となる。次に動作について簡単に説明する。

【００７８】通常動作時では、リセット信号Ｒおよびロ
ード信号Ｌはともに“Ｈ”にある。この場合、ＮＡＮＤ
回路ＮＧ１、ＮＧ２、ＮＧ３およびＮＧ４はインバータ
回路として動作する。クロック信号φが“Ｈ”の間、ト
ランスミッションゲートＴＧ１およびＴＧ４が導通状
態、トランスミッションゲートＴＧ２およびＴＧ３が非
導通状態である。この場合、出力Ｑがトランスミッショ
ンゲートＴＧ１を介してＮＡＮＤ回路ＮＧ２の出力にま
で伝達される。出力／ＱはトランスミッションゲートＴ
Ｇ４を介してＮＡＮＤ回路ＮＧ３の一方入力へフィード
バックされている。したがって、出力Ｑ，／Ｑはこの状
態では変化しない。

【００７９】クロック信号φが“Ｌ”へ立ち下がると、
トランスミッションゲートＴＧ１およびＴＧ４が非導通
状態、トランスミッションゲートＴＧ２およびＴＧ３が
導通状態となる。これにより、ＮＡＮＤ回路ＮＧ２の出
力（出力Ｑ）がトランスミッションゲートＴＧ３を介し
てＮＡＮＤ回路ＮＧ３へ出力される。ＮＡＮＤ回路ＮＧ
３は今インバータ回路として機能しており、したがって
出力Ｑが反転する。一方、ＮＡＮＤ回路ＮＧ２の出力が
トランスミッションゲートＴＧ２を介してＮＡＮＤ回路
ＮＧ１の一方入力へフィードバックされているため、こ
のマスタ段はラッチ状態となる。

【００８０】上述のように、クロック信号φの立ち下が
りごとに、出力Ｑの状態が変化する。この出力Ｑおよび
／Ｑは次段の二進カウント回路へクロック信号φ，／φ
として伝達される。したがって、先に述べたカウント動
作が実現される。

【００８１】図７は、この図６に示す二進カウント回路
の初期値を設定するためのリセット信号Ｒおよびロード
信号Ｌを発生する構成を示す図である。すなわち、この
図７に示すリセット／ロード回路８は、図４に示すリセ
ット／ロード回路８−０〜８−（ｎ−１）の構成を示
す。図７において、リセット／ロード回路８（リセット
／ロード回路８−０〜８−（ｎ−１）を総称的に示す）
は、プリロードデータＤを受けるインバータ回路ＶＧ１
と、ロード指示信号ＬＤ（ＲＬ，ＣＬ）とインバータ回
路ＶＧ１の出力を受けるＡＮＤ回路ＡＧ１と、ＡＮＤ回
路ＡＧ１の出力とリセット信号Ｃ（／ＲＣ，／ＣＣ）を
受けるＮＯＲ回路ＮＯＧ１と、プリロードデータＤとロ
ード指示信号ＬＤを受けるＮＡＮＤ回路ＮＧ５を含む。

【００８２】次に、図８に示す動作波形図を参照して、
図６および図７に示す回路の動作について説明する。ま
ず、二進カウント回路（図６）のリセット動作について
説明する。カウント回路７がクロック信号φのカウント
動作を実行しているときにリセット動作が行なわれた場
合、まず、リセット信号Ｃが“Ｈ”となる。これによ
り、ＮＯＲ回路ＮＯＧ１から発生されるリセット信号Ｒ
が“Ｌ”となる。ロード指示信号ＬＤは“Ｌ”であるた
め、ＮＡＮＤ回路ＮＧ５の出力であるロード信号Ｌは
“Ｈ”である。この場合、ＮＡＮＤ回路ＮＧ１およびＮ
Ｇ３（図６）の出力が“Ｈ”となり、ＮＡＮＤ回路ＮＧ
２およびＮＧ４の出力が“Ｌ”となる。この状態はクロ
ック信号φの状態にかかわらず設定され、クロック信号
φが“Ｈ”の間この状態が維持される。クロック信号φ
が次いで“Ｌ”へ立ち下がるときに、この出力Ｑの
“Ｈ”（論理“１”）が“Ｌ”（論理“０”）へ変化す
る。

【００８３】この二進カウント回路７におけるリセット
動作はカウンタ７００においてすべて同時に実行され
る。したがって、この場合カウンタ７００からの出力Ｑ
（０）〜Ｑ（ｎ−１）の出力はすべてリセット信号Ｃに
応答して“Ｈ”に設定される。このリセット信号Ｃに応
答してカウンタ７００の出力Ｑ（０）〜Ｑ（ｎ−１）を
すべて“１”に設定することにより、図９に示すよう
に、二進カウンタ７００のカウント（数）を１６すなわ
ち２ⁿ とすることができる。

【００８４】ここで図９においては、二進カウンタ７０
０が４ビットの出力を備えている場合が示される。すな
わち、リセット信号Ｃが発生されると、出力Ｑ（０）〜
Ｑ（３）がすべて“１”となり、行カウント回路５の出
力を受けるＡＮＤ回路５１の出力ＲＳＯが“Ｈ”とな
る。また、ＡＮＤ回路５２の出力Ｃφが“Ｈ”となる。
これにより、行アドレスポインタ２および列アドレスポ
インタ３の初期値をそれぞれＲ０（０）およびＣＯ
（０）に設定することができ、クロック信号φの立ち下
がりに応答してそれぞれメモリセルアレイ４における第
０行第０列が選択される。

【００８５】再び図８に戻って、プリロードデータＤを
対応の二進カウンタ回路へ設定する動作について説明す
る。今、プリロードデータＤは“１”（レベル“Ｈ”）
であるとする。データをプリロードする場合、ロード指
示信号ＬＤが発生される。この場合、ロード指示信号Ｌ
が“０”へ立ち下がる。一方、リセット信号Ｒは、リセ
ット信号Ｃが“Ｌ”であるため、“Ｈ”のレベルにある
（インバータ回路ＶＧ１およびＡＮＤ回路ＡＧ１の出力
はともに“０”）。この場合、二進カウント回路７に含
まれるＮＡＮＤ回路ＮＧ２およびＮＧ４の出力が“１”
となる。クロック信号φの状態に応じてトランスミッシ
ョンゲートＴＧ３またはトランスミッションゲートＴＧ
４の一方が導通状態となる。ＮＡＮＤ回路ＮＧ１および
ＮＧ３は今インバータ回路として動作する。したがっ
て、このトランスミッションゲートＴＧ３およびＴＧ４
の状態にかかわらず、このロード指示信号ＬＤが発生さ
れると、二進カウント回路Ｑの出力は“０”となる。次
いで、クロック信号φが“Ｌ”へ立ち下がると、この出
力Ｑの状態が変化し、二進カウント回路７の出力Ｑは
“１”となる。

【００８６】プリロードデータＤが“０”の場合、リセ
ット／ロード回路８に含まれるＮＡＮＤ回路ＮＧ５の出
力Ｌが“１”であり、リセット動作時と同様の動作が行
なわれ、このロード指示信号ＬＤに応答して二進カウン
ト回路７の出力Ｑが“１”に立ち上がり、クロック信号
φの次の立ち下がりに応答してこの出力Ｑが“０”へ変
化する。

【００８７】上述のように、行カウント回路および列カ
ウント回路にプリロードデータを設定するプリセット機
能を設けることにより、行カウント回路および列カウン
ト回路のクロックカウント数をメモリセルアレイの行お
よび列の数にそれぞれ一致させることが可能となり、任
意の構成のメモリセルアレイに対して高速で順次行およ
び列を選択状態とするアドレスポインタを得ることがで
きる。

【００８８】プリロードデータは、ヒューズ素子または
ボンディングワイヤなどにより固定的に設定されてもよ
く、またレジスタなどの記憶装置に、図示しない制御装
置により設定されてもよい。プリロードデータＤは行カ
ウント回路および列カウント回路のカウント初期値を設
定する。行（列）カウント回路５（６）は、プリロード
値から最大カウント値までカウントする。この場合、行
（列）カウント回路５（６）は、カウント動作の各周期
ごとにプリロード値へ復帰する必要がある。行（列）カ
ウント回路５（６）として、図４および図６に示すよう
な非同期型カウンタを用いた場合、クロック信号の変化
に応じて各二進カウント回路７の出力状態が変化するだ
けであり、プリロード値へ復帰するためには、カウント
動作の各周期ごとにロード指示信号Ｌを発生する必要が
ある。このカウント動作の各周期ごとにロード指示信号
を発生するための構成を図１０に示す。

【００８９】図１０において、カウンタ１は、図２に示
す構成に加えて、行プリロード信号ＲＬと行カウント一
致信号ＲＳＯを受けるＯＲ回路５５と、列プリロード指
示信号ＣＬと列カウント一致信号ＣＳＯを受けるＯＲ回
路６５とを含む。ＯＲ回路５５の出力は行カウント回路
５のロード入力Ｌへ与えられる。ＯＲ回路６５の出力は
列カウント回路６のロード入力Ｌへ与えられる。この構
成においては、プリロード時および行（列）カウンタ一
致信号ＲＳＯ（ＣＳＯ）が発生されるごとに、行（列）
カウント回路５（６）のカウント値はプリロード値へ復
帰する。この構成により、たとえ非同期型の二進カウン
タを用いたとしても、確実にその初期値をプリセットす
ることができ、そのカウント数を任意の値に設定するこ
とができる。

【００９０】図１１に、カウンタ１に、あるプリロード
データをプリロードした場合の動作波形図を示す。図１
１においては、行カウント回路５および列カウント回路
６がそれぞれ４ビットの出力ノードを備えており、また
それぞれのプリロード値が“１１００（１２；１０
進）”および“１１０１（１３；１０進）”に設定され
た場合を示す。また図１１においては、行カウント回路
５の出力をＱＲＯ（０）〜ＱＲＯ（３）で示し、列カウ
ント回路６の出力をＱＣＯ（０）〜ＱＣＯ（３）で示
す。行および列カウント回路５および６の最下位ビット
はそれぞれＱＲＯ（０）およびＲＣＯ（０）である。次
に、図１０および図１１を参照して動作について説明す
る。

【００９１】行カウント回路５および列カウント回路６
はそれぞれ４ビットの出力ＱＲＯ（０）〜ＱＲＯ（３）
およびＱＣＯ（０）〜ＱＣＯ（３）を備える。この場
合、行および列カウント回路５および６の最大カウント
値は“１１１１”となる。行カウント回路５にはプリロ
ード値“１１００”が設定され、列カウント回路６には
プリロード値“１１０１”が設定される。この場合、ロ
ード信号ＬＤの後の最初のクロック信号φの立ち下がり
に応答して、行および列カウント回路５および６の出力
値がそれぞれプリロード値に等しくなる。行カウント回
路５は、クロックを４つ数えるごとにプリロード値に復
帰する。これにより、出力４ビットの行カウント回路を
用いてカウント数４のカウンタ回路を得ることができ
る。

【００９２】一方、列カウント回路６においては、行カ
ウント回路の行カウント一致信号ＲＳＯを３つ数えるご
とにプリロード値に戻り、４行３列のメモリセルアレイ
における行および列を順次シーケンシャルにアクセスす
る構成が得られる。

【００９３】上述の説明においては、プリロード信号Ｌ
Ｄとリセット信号ＲＣおよびＣＣとは異なるタイミング
で発生されるように示している。これは同一のタイミン
グで発生されてもよい。

【００９４】次に、行アドレスポインタ２および列アド
レスポインタ３の具体的構成について説明する。行アド
レスポインタ２および列アドレスポインタ３は同じ構成
を備える。図１２に、行アドレスポインタの全体の構成
をブロック図で示す。この図１２に示す行アドレスポイ
ンタは、Ｎ段の互いに縦続接続されたシフトレジスタ９
Ａ、９Ｂ１〜９Ｂ（Ｎ−１）を含む。初段のシフトレジ
スタ９Ａの入力ＳＩへは、行カウント回路５からの行カ
ウント一致信号ＲＳＯが入力ノードＲＳＩを介して与え
られる。最終段のシフトレジスタの出力ＳＯからは行選
択信号ＲＯ（Ｎ−１）が発生される。最終段のシフトレ
ジスタ９Ｂ（Ｎ−１）の出力と初段のシフトレジスタ９
Ａの入力ＳＩとの間にはフィードバック経路は設けられ
ていない。

【００９５】この行アドレスポインタ２はさらに、シフ
トクロック信号Ｒφ（φ）から２相のシフトクロックＲ
φ，／Ｒφを生成するクロックバッファ２００と、リセ
ット信号ＲＣから相補なリセット信号ＲＣ，／ＲＣを生
成するバッファ回路２０１を含む。初段のシフトレジス
タ９Ａはリセット信号ＲＣ，／ＲＣをそのリセット入力
ＲＨ，ＲＬに受ける。シフトレジスタ９Ｂ１〜９Ｂ（Ｎ
−１）はリセット信号／ＲＣをそのリセット入力ＲＬに
受ける。このシフトレジスタ９Ａ、９Ｂ１〜９Ｂ（Ｎ−
１）はクロック信号Ｒφ，／Ｒφに応答してシフト動作
を実行する。

【００９６】図１３は、図１２に示す行アドレスポイン
タの初段のシフトレジスタ９Ａの構成を示す図である。
列アドレスポインタ３は、初段のシフトレジスタとして
この図１３に示すシフトレジスタ９Ａを含む。図１３を
参照して、初段のシフトレジスタ９Ａは、クロック信号
φ（Ｒφ）に応答して導通状態となり、入力ノードＳＩ
へ与えられた行カウント一致信号ＲＳＯを通過させるＣ
ＭＯＳトランスミッションゲートＴＧ１０と、トランス
ミッションゲートＴＧ１０の出力をその一方入力に受
け、その他方入力にノードＲＨを介してリセット信号Ｒ
Ｃを受けるＮＯＲ回路Ｇ１０と、ＮＯＲ回路Ｇ１０の出
力を反転するインバータ回路Ｇ１１と、クロック信号φ
の立ち下がりに応答して導通状態となり、インバータ回
路Ｇ１１の出力をＮＯＲ回路Ｇ１０の一方入力へフィー
ドバックするＣＭＯＳトランスミッションゲートＴＧ１
１を含む。

【００９７】シフトレジスタ９Ａはさらに、クロック信
号φの立ち下がりに応答してインバータ回路Ｇ１１の出
力を伝達するＣＭＯＳトランスミッションゲートＴＧ１
２と、トランスミッションゲートＴＧ１２の出力をその
一方入力に受け、その他方入力にノードＲＬを介して相
補リセット信号／ＲＣを受けるＮＡＮＤ回路Ｇ１２と、
ＮＡＮＤ回路Ｇ１２の出力を反転するインバータ回路Ｇ
１３と、クロック信号φの立ち上がりに応答してインバ
ータ回路Ｇ１３の出力をＮＡＮＤ回路Ｇ１２の一方入力
へ伝達するＣＭＯＳトランスミッションゲートＴＧ１３
を含む。インバータ回路Ｇ１３から次段のシフトレジス
タへの出力ＳＯ（ＳＯＡ）が発生される。

【００９８】ＣＭＯＳトランスミッションゲートＴＧ１
０とＣＭＯＳトランスミッションゲートＴＧ１３が同時
に導通状態となり、ＣＭＯＳトランスミッションゲート
ＴＧ１１とＣＭＯＳトランスミッションゲートＴＧ１２
が同時に導通状態となる。ＣＭＯＳトランスミッション
ゲートＴＧ１０とＣＭＯＳトランスミッションゲートＴ
Ｇ１１とは相補的に導通状態となる。

【００９９】図１４は、図１２に示す行アドレスポイン
タ２の２段目以降のシフトレジスタ９Ｂの構成を示す図
である。列アドレスポインタ４も、その２段目以降のシ
フトレジスタとして図１４に示すシフトレジスタ９Ｂを
含む。このシフトレジスタ９Ｂは、ＮＯＲ回路Ｇ１０が
リセット信号として信号／ＲＣをノードＲＬを介して受
けるＮＡＮＤ回路Ｇ２０で置き換えられていることを除
いて図１３に示すレジスタの構成と同じ構成を備える。
図１４において、図１３に示すシフトレジスタの構成要
素と対応する部分には同一の参照番号を付している。次
にこの図１３および図１４に示すシフトレジスタの動作
をその動作波形図である図１５を参照して説明する。ま
ず、通常動作すなわちシフト動作について説明する。

【０１００】クロック信号φが“Ｈ”の間、トランスミ
ッションゲートＴＧ１０およびＴＧ１３が導通状態、ト
ランスミッションゲートＴＧ１１およびＴＧ１２が非導
通状態となる。通常動作時においては、ノードＲＨへ与
えられる信号ＲＣは“Ｌ”、ノードＲＬへ与えられる信
号／ＲＣは“Ｈ”レベルである。ＮＯＲ回路Ｇ１０およ
びＮＡＮＤ回路Ｇ１２はともにインバータ回路として機
能する。したがって、この場合、入力ノードＳＩへ与え
られた信号がインバータ回路Ｇ１１の出力部にまで伝達
される。一方、出力ＳＯはトランスミッションゲートＴ
Ｇ１３を介してＮＡＮＤ回路Ｇ１２の一方入力へフィー
ドバックされている。したがってこの状態において出力
状態は変化しない。

【０１０１】クロック信号φが“Ｌ”へ立ち下がると、
トランスミッションゲートＴＧ１０およびＴＧ１３が非
導通状態、トランスミッションゲートＴＧ１１およびＴ
Ｇ１２が導通状態となる。この状態では、インバータ回
路Ｇ１１の出力がトランスミッションゲートＴＧ１２、
ＮＡＮＤ回路Ｇ１２およびインバータ回路Ｇ１３を介し
て出力ＳＯとして出力される。インバータ回路Ｇ１１の
出力はまたトランスミッションゲートＴＧ１１を介して
ＮＯＲ回路Ｇ１０（またはＮＡＮＤ回路Ｇ２０）の一方
入力へ与えられている。これにより、インバータ回路Ｇ
１１の出力はラッチ状態とされ、持続的にクロック信号
φの“Ｈ”の間に入力ノードＳＩへ与えられた信号が出
力される。すなわち、図１３および図１４に示すシフト
レジスタは、クロック信号φの立ち上がりに応答して入
力ノードＳＩへ与えられた信号を取込み、この取込んだ
信号をクロック信号φの立ち下がりに応答して出力して
いる。次にリセット動作について説明する。

【０１０２】リセット時においては、図１５に示すよう
に、ノードＲＨへ与えられる信号ＲＣが“Ｈ”、ノード
ＲＬへ与えられる信号／ＲＣが“Ｌ”となる。この場
合、ＮＡＮＤ回路Ｇ１２の出力は“Ｈ”となり、出力Ｓ
Ｏ（ＳＯＡおよびＳＯＢ）は“Ｌ”となる。ＮＯＲ回路
Ｇ１０の出力は“Ｌ”となり、インバータ回路Ｇ１１の
出力が“Ｈ”となる。

【０１０３】一方、２段目以降のシフトレジスタ９Ｂに
おいては、ＮＡＮＤ回路Ｇ２０の出力が“Ｈ”であり、
インバータ回路Ｇ１１の出力は“Ｌ”である。この状態
はクロック信号φの状態にかかわらずリセット信号Ｒ
Ｃ，／ＲＣに応答して設定される。クロック信号φが
“Ｈ”となると、この状態は出力段のＮＡＮＤ回路Ｇ１
２、Ｇ１３およびトランスミッションゲートＴ１３によ
り保持され、出力状態はこのリセット状態を維持する。
クロック信号φが立ち下がると、ゲート回路Ｇ１１の出
力がＮＡＮＤ回路Ｇ１２の一方入力へ伝達される。この
とき、すでにリセット信号ＲＣ、／ＲＣはそれぞれ定常
状態に復帰している。これにより、初段のシフトレジス
タ９Ａの出力ＳＯＡは“Ｈ”（論理１”）となり、一
方、２段目以降のシフトレジスタ９Ｂにおいては、その
出力はＮＡＮＤ回路Ｇ２０の出力に従って、“Ｌ（論理
“０”）となる。この初段のシフトレジスタ９Ａの出力
ＳＯＡは次段のシフトレジスタ９Ｂ１の入力ＳＩへ伝達
される。２段目以降のシフトレジスタ９Ｂのトランスミ
ッションゲートＴＧ１０はクロック信号φの“Ｈ”への
立ち上がりに応答してその入力ノードＳＩへ与えられる
信号を取込みラッチする。したがってこの場合、２段目
のシフトレジスタ９Ｂ１においてのみ“Ｈ”の信号が保
持される。次のクロック信号φの立ち下がりに応答して
この２段目のシフトレジスタ９Ｂ１から、このラッチさ
れた“Ｈ”の信号が出力される。以降この動作が順次繰
返されることにより、アドレスポインタの出力ＲＯ
（１）…ＲＯ（Ｎ−１）が順次活性状態の“Ｈ”の電位
に設定される。

【０１０４】上述の実施例においては、行アドレスポイ
ンタ２、列アドレスポインタ３、行カウント回路５およ
び列カウント回路６の出力状態は、クロック信号φ（Ｒ
φ，Ｃφ）の立ち下がりに応答して変化している。この
各回路の出力状態の変化はクロック信号φの立ち上がり
に応答して行なわれるように構成してもよい。この構成
は、各トランスミッションゲートに与えられるクロック
信号の極性を反転することにより実現される。

【０１０５】また、行カウント回路５および列カウント
回路６はカウントアップ動作を実行しているが、これは
カウントダウン動作を実行するように構成されてもよ
い。

【０１０６】さらに、上記実施例においては、行カウン
ト回路および列カウント回路はリセット信号ＲＣ，ＣＣ
が発生されたときにその出力状態はいったんすべて
“Ｈ”に初期設定されている。この場合、初期設定時に
おいて、シフトクロック信号を列カウント回路へ発生す
ることができる。しかしながら、プリロード時において
は、そのプリロードデータに応じて、列カウント回路へ
クロック信号φ（Ｃφ）が与えられないことも考えられ
る。この場合、ロード信号に応答してワンショットのパ
ルスを発生し、このワンショットパルスに応答してクロ
ック信号φを通過させるゲート回路を設け、このゲート
回路の出力と図２に示すＡＮＤ回路５２の出力のＯＲを
とった信号が列カウント回路６のクロック入力φへ与え
られる構成が用いられればよい。この場合、確実に列カ
ウント回路へシフトクロック信号Ｃφ（およびφ）を発
生することができ、このクロック信号φの立ち下がりに
応答してその出力状態を所望の状態に設定することがで
きる。 ［実施例２］上述の実施例においては、行および列アド
レスポインタの初段のシフトレジスタを駆動するための
駆動信号（シフトクロック信号）はカウンタ（非同期２
進カウンタ）を用いて発生されている。しかしながら、
このようなカウンタを用いることなく行および列アドレ
スポインタを高速で駆動することもできる。以下この構
成について説明する。

【０１０７】図１６はこの発明の第２の実施例である記
憶装置の全体の構成を概略的に示すブロック図である。

【０１０８】図１６において、記憶装置は、行シフトク
ロック信号Ｒφに応答してメモリセルアレイ４のワード
線を順次駆動する（選択状態とする）行アドレスポイン
タ３０２と、行シフトクロック信号Ｒφに応答して行ア
ドレスポインタ３０２を駆動するための行ポインタドラ
イバ３０４を含む。行アドレスポインタ３０２は第１の
実施例の構成と同様、メモリセルアレイ４における各ワ
ード線（行）に対応して縦続接続態様で設けられたＮ段
のシフトレジスタを含む。行ポインタドライバ３０４
は、ワード線を駆動するための出力ノードを有しないこ
とを除いて行アドレスポインタ３０４と同じ構成を備え
る。行ポインタドライバ３０４のシフトインノードＳＩ
およびシフトアウトノードＳＯは行アドレスポインタ３
０２のシフトアウトノードＳＯおよびシフトインノード
ＳＩにそれぞれ接続される。ドライバ３０４およびポイ
ンタ３０２は、したがって、巡回型リングポインタを構
成する。

【０１０９】初期設定時において、ドライバ３０４の初
段のシフトレジスタおよび行アドレスポインタ３０２の
初段のシフトレジスタのみが“１”へ設定される。この
論理“１”のデータが、シフトクロック信号Ｒφに従っ
て順次シフトされる。行アドレスポインタ３０２は図１
６の上から下へとこのデータをシフトし、一方、ドライ
バ３０４はこのデータを図の下から上方向へとシフトす
る。

【０１１０】記憶装置はさらに、列シフトクロック信号
Ｃφに応答して順次メモリセルアレイ４における列を選
択するための信号を発生する列アドレスポインタ３０６
と、列シフトクロック信号Ｃφに応答して列アドレスポ
インタ３０８を駆動するための列ポインタドライバ３０
８を含む。ドライバ３０８とポインタ３０６は同じ構成
を備えており、縦続接続されたＭ段のシフトレジスタを
含む。列ポインタドライバ３０８は、そのシフトインノ
ードＳＩおよびシフトアウトノードＳＯが列アドレスポ
インタ３０６のシフトアウトノードＳＯおよびシフトイ
ンノードＳＩにそれぞれ接続される。列アドレスポイン
タ３０６および列ポインタドライバ３０８は巡回型リン
グポインタを形成する。

【０１１１】初期設定時において、このドライバ３０８
およびポインタ３０６の初段のシフトレジスタのみが
“１”に設定される。列アドレスポインタ３０６は、図
の左から右方向に沿って順次この論理“１”のデータを
転送し、一方、ドライバ３０８は、図の右方向から左方
向に沿って初期設定されたデータを転送する。

【０１１２】行シフトクロック信号Ｒφは縦続接続され
たインバータ回路を含むバッファ３１０によりクロック
信号φから生成され、列シフトクロック信号Ｃφは、こ
のクロック信号φを１／Ｎ分周する分周器３１２により
生成される。

【０１１３】図１７は、行ポインタドライバの具体的構
成を示す図である。図１７において、行アドレスポイン
タ３０２は、初段のシフトレジスタ９０Ａと（Ｎ−１）
個の縦続接続されたシフトレジスタ９０Ｂ１ないし９０
Ｂ（Ｎ−１）を含む。このシフトレジスタ９０Ａおよび
９０Ｂ１ないし９０Ｂ（Ｎ−１）はそれぞれ出力ノード
Ｒｏ（０）ないしＲｏ（Ｎ−１）を介して対応の行（ワ
ード線）をそれぞれ駆動する。行ポインタドライバ３０
４も、行アドレスポインタ３０２と同様に、縦続接続さ
れたシフトレジスタ９０Ａおよび９０Ｂ１ないし９０Ｂ
（Ｎ−１）を含む。

【０１１４】行アドレスポインタ３０２の最終段のシフ
トレジスタ９０Ｂ（Ｎ−１）の出力は行ポインタドライ
バ３０４の初段のシフトレジスタ９０ＡへノードＳＯお
よびＳＩを介して伝達される。行アドレスポインタ３０
２の初段のシフトレジスタ９０Ａは、行ポインタドライ
バ３０４の最終段のシフトレジスタ９０Ｂ（Ｎ−１）の
出力をノードＳＯおよびＳＩを介して受ける。

【０１１５】行アドレスポインタ３０６および列ポイン
タドライバ３０８は図１７に示す行アドレスポインタ３
０２および行ポインタドライバ３０４と同じ構成を備え
る。そこに含まれるシフトレジスタの段数がＮではなく
Ｍである点が異なっているだけである。

【０１１６】図１８は、図１７に示すポインタおよびド
ライバにおける２段目以降のシフトレジスタの具体的構
成を示す図である。図１８において、シフトレジスタ９
０Ｂ（シフトレジスタ９０Ｂ１ないし９０Ｂ（Ｎ−１）
または９０Ｂ（Ｍ−１）を総称的に示す）は、シフトク
ロック信号／φＳ（信号／Ｒφまたは／Ｃφに対応す
る）に応答して、与えられた信号を伝達するトランスミ
ッションゲート３３０と、トランスミッションゲート３
３０から伝達された信号をラッチするためのインバータ
回路３３１および３３２と、リセット信号ＲＣ（または
ＣＣ）に応答してインバータ回路３３１の出力ノードを
“Ｈ”レベルにリセットするためのリセットスイッチ３
３５を含む。インバータ回路３３１はその入力および出
力がインバータ回路３３２の出力および入力にそれぞれ
接続される。

【０１１７】シフトレジスタ９０Ｂはさらに、クロック
信号φＳ（信号ＲφまたはＣφに対応する）応答して、
インバータ回路３３１の出力を伝達するトランスミッシ
ョンゲート３３４と、トランスミッションゲート３３４
の出力をラッチするためのインバータ回路３３６および
３３７を含む。インバータ回路３３６はその入力がイン
バータ回路３３７の出力に接続され、その出力がインバ
ータ回路３３７の入力に接続される。

【０１１８】インバータ回路３３６は、このシフトレジ
スタ９０Ｂが行または列アドレスポインタにおいて用い
られる場合には、対応の行Ｒｏ（ｊ）または列Ｃｏ
（ｊ）を駆動する。シフトレジスタ９０Ｂが行または列
ポインタドライバにおいて用いられる場合には、インバ
ータ回路３３６は、行または列を駆動することを要求さ
れないためこのような行または列を駆動するための信号
線は設けられない。

【０１１９】シフトレジスタ９０Ｂは、クロック信号φ
Ｓの立下がりに応答して与えられた信号をラッチし、こ
のラッチ信号をクロック信号φＳの立上がりに応答して
出力する（隣接シフトレジスタへ伝達する）。

【０１２０】図１９は、図１７に示すポインタおよびド
ライバに用いられる初段のシフトレジスタの具体的構成
を示す図である。図１９において、この初段のシフトレ
ジスタ９０Ａは、図１８に示すシフトレジスタ９０Ｂと
同様の構成を備えるが、シフトレジスタ９０Ａにおいて
リセット信号ＲＣ（またはＣＣ）に応答して動作するリ
セットスイッチ３３９がインバータ回路３３１の出力ノ
ードをこのリセット信号ＲＣ（またはＣＣ）に応答して
“Ｌ”レベルへリセットする点が異なっているだけであ
る。図１９に示すシフトレジスタ９０Ａと図１８に示す
シフトレジスタ９０Ｂの対応する部分には同一の参照番
号を付している。

【０１２１】図２０は、図１７ないし図１９に示す回路
構成の動作を示す信号波形図である。以下、この図１７
ないし図１９に示す回路の動作を図２０を参照して説明
する。

【０１２２】初期設定時においては、リセット信号ＲＣ
およびＣＣが発生され、リセットスイッチ３３５および
３３９がオン状態となる。シフトレジスタ９０Ｂにおい
てはインバータ回路３３１の出力ノードが“Ｈ”に初期
設定され、また、シフトレジスタ９０Ａにおいてはイン
バータ回路３３１の出力ノードが“Ｌ”に初期設定され
る。クロック信号φが次に立上がると、シフトクロック
信号ＲφおよびＣφが発生され、トランスミッションゲ
ート３３４がオン状態となる。これによりインバータ回
路３３６を介して、メモリセルアレイにおける第０行Ｒ
ｏ（０）および第０列Ｃｏ（０）が選択状態とされる。

【０１２３】クロック信号φの立下がりに応答して、行
アドレスポインタ３０２および行ポインタドライバ３０
４においてはシフトレジスタ９０Ａおよび９０Ｂにおけ
るトランスミッションゲート３３０がオン状態となり、
またトランスミッションゲート３３４がオフ状態とな
る。これにより行アドレスポインタ３０２および行ポイ
ンタドライバ３０４においてシフトレジスタ間でのデー
タ転送が行なわれる。この状態においては、トランスミ
ッションゲート３３４がオフ状態であるため、各シフト
レジスタの出力状態は変化しない。

【０１２４】クロック信号φの次の立上がりに応答し
て、行シフトクロック信号Ｒφが立上がり、トランスミ
ッションゲート３３４がオン状態となり、これにより隣
接する行Ｒｏ（１）が選択状態となる。

【０１２５】列アドレスポインタ３０６および列ポイン
タドライバ３０８においては、シフトクロック信号Ｃφ
は依然“Ｈ”の状態を維持しており、第０列Ｃｏ（０）
が依然選択状態にある。クロック信号φまたはＲφがＮ
回発生されると、行アドレスポインタ３０２は“Ｈ”の
信号を行ポインタドライバ３０４の最終段のシフトレジ
スタ９０Ｂ（Ｎ−１）からその初段のシフトレジスタ９
０Ａに受ける。また同様にして、行ポインタドライバ３
０４の初段のシフトレジスタ９０Ａは、行アドレスポイ
ンタ３０２の最終段のシフトレジスタ９０Ｂ（Ｎ−１）
の出力（“Ｈ”レベル）を受ける。

【０１２６】クロック信号φまたはＲφの（Ｎ＋１）回
目の立上がりに応答して、再び第０行Ｒｏ（０）が選択
状態とされる。このとき、列シフトクロック信号Ｃφが
立上がり、第１列Ｃｏ（１）が選択状態となる。シフト
クロック信号Ｃφはクロック信号φを１／Ｎ分周してい
るため、クロック信号φがＮ回発生されると再び立上が
るためである。この上述の動作はメモリセルアレイ４の
メモリセルへ所望のデータの書込みおよび読出しがすべ
て実行されるまで繰返される。上述のように、行アドレ
スポインタおよび列アドレスポインタと同じ段数を備え
るシフトレジスタを用いてリングポインタを構成するこ
とにより、２進カウンタを用いることなく高速で行およ
び列を選択状態とすることができる。

【０１２７】図２１は、この発明の第２の実施例におけ
る行アドレスポインタおよび行ポインタドライバの動作
を示す図である。以下、図２１を参照して、この行アド
レスポインタおよび行ポインタドライバにおけるデータ
“１”のシフト動作について説明する。

【０１２８】まず図２１（Ａ）おいて、初期設定時にお
いては、行アドレスポインタ３０２および行ポインタド
ライバ３０４の初段のシフトレジスタが“１”に設定さ
れ、第０行Ｒｏ（０）が選択状態とされる。

【０１２９】図２１（Ｂ）に示す第２サイクルにおいて
は、このシフトレジスタ段においてデータ“１”が隣接
シフトレジスタへシフトされ、行アドレスポインタ３０
２は第１行Ｒｏ（１）選択状態となる。このとき、行ポ
インタドライバ３０４においても同様にデータ“１”の
シフト動作が実行されている。

【０１３０】図２１（Ｃ）に示す第Ｎサイクルにおいて
は、行アドレスポインタ３０２において最終段のシフト
レジスタの出力が選択状態であり、第（Ｎ−１）行が選
択状態となる。このとき、行ポインタドライバ３０４に
おいても最終段のシフトレジスタがデータ“１”を保持
している。

【０１３１】図２１（Ｄ）において、この図２１（Ｃ）
に示す第（Ｎ−１）行の選択サイクル中に、行ポインタ
ドライバ３０４の最終段のシフトレジスタに格納されて
いたデータ“１”が行アドレスポインタ３０２の初段の
シフトレジスタへ転送され、また同様に、行アドレスポ
インタ３０２の最終段のシフトレジスタに格納されてい
たデータ“１”が行ポインタドライバ３０４の初段のシ
フトレジスタへ転送され、これにより第（Ｎ−１）行の
選択サイクル完了後第０行Ｒｏ（０）が選択状態とな
る。この動作が必要なデータの書込みおよび読出しが完
了するまで繰返される。図２１（Ａ）ないし図２１
（Ｄ）に示すデータの転送動作はまた列アドレスポイン
タ３０６および列ポインタドライバ３０８においても同
様に実行される。

【０１３２】

【発明の効果】以上のように、この発明によれば、カウ
ンタ回路のカウント数がメモリセルアレイの行数と一致
したときに行カウント一致信号を発生し、その行カウン
ト一致信号を行アドレスポインタを介して順次シフトさ
せて応答的にメモリセルアレイの行を順次選択状態とす
るように構成したので、信号遅延が生じることなく高速
でメモリセルアレイの行を選択することができる。

【０１３３】また、行アドレスポインタの最終段の出力
をその入力段へフィードバックする必要がなくなるた
め、その構成要素の規則性が損なわれることがなく、面
積利用効率の優れた半導体記憶装置を得ることができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の全
体の構成を概略的に示す図である。

【図２】図１に示すカウンタ回路の構成を概略的に示す
図である。

【図３】図１および図２に示す行および列アドレスポイ
ンタとカウンタの動作を示す信号波形図である。

【図４】図２に示す行カウント回路および列カウント回
路の構成を概略的に示すブロック図である。

【図５】図４に示すｎビット二進カウンタ７００の動作
を示す信号波形図である。

【図６】図４に示す二進カウント回路の構成を示す図で
ある。

【図７】図４に示すリセット／ロード回路の構成を示す
図である。

【図８】図６および図７に示す回路の動作を示す信号波
形図である。

【図９】図４に示す二進カウンタ回路のリセット後の動
作を示す信号波形図である。

【図１０】図２に示すカウンタ回路の他の構成例を示す
図である。

【図１１】図１０に示すカウンタ回路のプリロード時の
動作を示す信号波形図である。

【図１２】図１に示す行（列）アドレスポインタの構成
を示す図である。

【図１３】図１２に示す初段のシフトレジスタの構成を
示す図である。

【図１４】図１２に示す２段目以降のシフトレジスタの
構成を示す図である。

【図１５】図１３および図１４に示すシフトレジスタの
動作を示す信号波形図である。

【図１６】この発明の第２の実施例である半導体記憶装
置の全体の構成を概略的に示す図である。

【図１７】図１６に示すアドレスポインタおよびポイン
タドライバの構成を示す図である。

【図１８】図１７に示す２段目以降のシフトレジスタの
具体的構成例を示す図である。

【図１９】図１７に示す初段のシフトレジスタの構成を
示す図である。

【図２０】図１６ないし図１９に示す回路構成の動作を
示す波形図である。

【図２１】この発明の第２の実施例におけるアドレスポ
インタおよびポインタドライバの具体的動作を例示する
図である。

【図２２】従来の半導体記憶装置の全体の構成を概略的
に示す図である。

【図２３】図２２に示すメモリセルアレイおよび入出力
回路の構成の一例を示す図である。

【図２４】図２２に示すメモリセルアレイと行選択線お
よび列選択線との対応関係を示す図である。

【図２５】図２２に示す行アドレスポインタの構成を示
す図である。

【図２６】図２２に示す列アドレスポインタの構成を示
す図である。

【図２７】図２２に示す行アドレスポインタおよび列ア
ドレスポインタの動作を示す信号波形図である。

【図２８】図２６に示す列シフトクロックＣφＩを発生
するための回路構成の変更例を示す図である。

【図２９】図２８に示す回路の動作を示す信号波形図で
ある。

【図３０】従来のアドレスポインタの問題点を説明する
ための図である。

【符号の説明】

１ カウンタ回路 ２ 行アドレスポインタ ３ 列アドレスポインタ ４ メモリセルアレイ ２１ データ入出力回路 ５ 行カウント回路 ６ 列カウント回路 ７ １ビット二進カウント回路 ８ １ビットのリセット／ロード回路 ３０２ 行アドレスポインタ ３０４ 行ポインタドライバ ３０６ 列アドレスポインタ ３０８ 列ポインタドライバ ７００ ｎビット非同期二進カウンタ ８００ ｎビットリセット／ロード設定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 雅俊 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 松村 哲哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 行列状に配列された複数のメモリセルを
   含むメモリセルアレイと、前記メモリセルアレイの各行
   に対応して設けられ、対応の行のメモリセルを選択する
   ための複数の行選択線とを含む半導体記憶装置における
   アドレスポインタであって、 与えられたクロック信号をカウントし、該カウント数が
   前記メモリセルアレイの前記行の数と一致するごとにカ
   ウント到達信号を出力するカウント手段、および前記カ
   ウント到達信号を順次シフトさせるためのシフト手段を
   備え、前記シフト手段は前記複数の行選択線各々に対応
   して設けられる互いに縦続接続された複数のステージを
   含み、各前記ステージは伝達されたカウント到達信号を
   対応の行選択線を選択するための行選択線選択信号とし
   て出力する手段を含む、半導体記憶装置におけるアドレ
   スポインタ。