JPH1083674A

JPH1083674A - 半導体記憶装置

Info

Publication number: JPH1083674A
Application number: JP9197536A
Authority: JP
Inventors: Sachitada Kuriyama; 祐忠栗山; Shuji Murakami; 修二村上; Akihiko Hirose; 愛彦広瀬; Yasumasa Nishimura; 安正西村; Kenji Anami; 健治穴見
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】半導体記憶装置において、ブロック切り替わ
り時のデータ読み出し遅れを低減すること。【解決手段】ＮＡＮＤ回路１４５，１４６によってシ
リアルモードイニシアライズ期間にワード線二重選択状
態とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に順次読み出し・書き込みを行うものに関す
るものである。

【０００２】

【従来の技術】図４０は従来の半導体記憶装置の一例を
示すブロック図であり、図において１は行アドレス入
力、２はアドレス入力１を増幅または反転するための行
アドレスバッファ、３は行アドレス入力１に与えられた
行アドレス信号を復号化するための行アドレスデコー
ダ、４は列アドレス入力、５は列アドレス入力４を増幅
または反転するための列アドレスバッファ、６は列アド
レス入力４に与えられた列アドレス信号を復号化するた
めの列アドレスデコーダである。７は情報を記憶するメ
モリセルがマトリクス状に配列されたメモリセルアレイ
（以下ブロックと呼ぶ）、８はマルチプレクサ、９は小
振幅の読み出し電圧を感知増幅するセンスアンプ、１０
はセンスアンプ９の出力をさらに半導体記憶装置の外部
に取り出すレベルまで増幅するための出力データバッフ
ァ、１１は読み出しデータ出力、１２は書き込みデータ
入力、１３ａは書き込みデータ入力１２に与えられた信
号を増幅するための入力データバッファ、１３ｂはメモ
リセルにデータを書き込む書き込みドライバである。１
４はチップ選択入力、１５は読み出し・書き込み制御入
力、１６はチップの選択・非選択とデータの読み出し・
書き込みモードに応じて上記センスアンプ９，出力デー
タバッファ１０，書き込みデータバッファ１３ａ，書き
込みドライバ１３ｂなどを制御する、読み出し・書き込
み制御回路、９９はセンスアンプ９と出力データバッフ
ァ１０とを、書き込みドライバ１３ｂと書き込みデータ
バッファ１３ａとをそれぞれ結ぶデータバスである。

【０００３】図４１は上記図４０の半導体記憶装置のメ
モリセル周辺部を詳細に示したブロック図で、ここでは
説明を簡略化するため２行２列の構成のものを用いて示
す。図において、２０ａ，２０ｂと２１ａ，２１ｂとは
それぞれ対応するビット線対であり、２２と２３は行ア
ドレスデコータ３の出力点に接続されたワード線、２４
ａ〜２４ｄはワード線２２，２３とビット線対２０ａ，
２０ｂと２１ａ，２１ｂとの交点に配置されたメモリセ
ル、２５ａ，２５ｂと２６ａ，２６ｂは一端を電源１８
に他端をビット線に接続されたビット線負荷である。２
７ａ，２７ｂと２８ａ，２８ｂは列アドレスデコーダ６
の出力信号がゲートに入力され、ドレインまたはソース
がそれぞれビット線２０ａ，２０ｂと２１ａ，２１ｂに
接続され、ソースまたはドレインが入・出力線（以後Ｉ
／Ｏ線という）対２９ａ，２９ｂに共通に接続され、マ
ルチプレクサ８を構成するトランスファゲートである。
９はＩ／Ｏ線対２９ａ，２９ｂの電位差を検出するセン
スアンプ、１０はセンスアンプ９の出力を増幅する出力
バッファである。またメモリセルの増加に伴い、ワード
線２２，２３に多くのメモリセル２４がつくと１つのワ
ード線への負荷が増加する。このためアクセス時間の高
速性及び低消費化に対して好ましくない。この解決策と
して、ブロック７を複数化することで、１つのワード線
への負荷を減らすようにしている。このため、各ブロッ
クを選択するためのブロックアドレスが必要となる。

【０００４】メモリセル２４には、例えば、図４２(a)
に示す高抵抗負荷型ＮＭＯＳメモリセルや、図４２(b)
に示すＣＭＯＳメモリセルが用いられる。ここで、図４
２(a) ，(b) を用いて上記ＮＭＯＳ，ＣＭＯＳ型メモリ
セルについて詳述すると、４１ａ，４１ｂはドレインを
記憶ノード４５ａ，４５ｂに、ゲートを互いに他方のド
レインに、ソースを接地１９に接続したＮチャネルのド
ライバートランジスタ、４２ａ，４２ｂはドレインまた
はソースを記憶ノード４５ａ，４５ｂに、ゲートをワー
ド線２２または２３に、ソースまたはドレインをビット
線２０または２１に接続したＮチャネルのアクセストラ
ンジスタ、４３ａ，４３ｂは一端を電源１８に、他端を
記憶ノード４５ａ，４５ｂに接続した負荷抵抗、４４
ａ，４４ｂはドレインを記憶ノードに、ゲートを互いに
他のドレインに、ソースを電源１８に接続したＰチャネ
ルトランジスタである。

【０００５】次に動作について説明する。まずメモリセ
ル２４ａを選択する場合には行アドレス１から選択すべ
きメモリセル２４ａが位置する行に対応した行アドレス
信号が入力され、メモリセル２４ａが接続されたワード
線２２が選択（例えばＨｉｇｈ）レベルになり、他のワ
ード線２３は非選択（例えばＬｏｗ）レベルにされる。
同様にビット線の選択も列アドレス入力４から選択すべ
きメモリセル２４ａが接続されたビット線対２０ａ，２
０ｂが位置する列に対応した列アドレス信号が入力さ
れ、そのビット線対２０ａ，２０ｂに接続されたトラン
スファゲート２７ａ，２７ｂのみが導通するので、選択
されたビット線２０ａ，２０ｂのみＩ／Ｏ線対２９ａ，
２９ｂに接続され、他のビット線２１ａ，２１は非選択
となり、Ｉ／Ｏ線対２９ａ，２９ｂから切り離される。
このときの動作タイミングを図４３に示す。図におい
て、Ａ_INはアドレス入力、Ａ_OUTはアドレスバッファ出
力、ＷＬはワード線、Ｉ／ＯはＩ／Ｏ線、ＳＡ_OUTはセ
ンスアンプ出力、Ｄ_OUTはデータ出力である。

【０００６】次に、選択されたメモリセル２４ａの読み
出し動作について説明する。いまメモリセルの記憶ノー
ド４５ａがＨｉｇｈレベルであり、記憶ノード４５ｂが
Ｌｏｗレベルであるとする。このとき、メモリセルの一
方のドライバートランジスタ４１ａは非導通状態にあ
り、他方のトライバートランジスタ４１ｂは導通状態に
ある。ワード線２２がＨｉｇｈで選択された状態にある
から、メモリセルのアクセストランジスタ４２ａ，４２
ｂは共に導通状態にある。従って、電源Ｖｃｃ１８→ビ
ット線負荷２５ｂ→ビット線２０ｂ→アクセストランジ
スタ４２ｂ→ドライバートランジスタ４１ｂ→接地１９
の経路に直流電流が発生する。しかし、もう一方の経
路、即ち電源Ｖｃｃ１８→ビット線負荷２５ａ→ビット
線２０ａ→アクセストランジスタ４２ａ→ドライバート
ランジスタ４１ａが非導通であるので直流電流は流れな
い。このとき直流電流の流れない方のビット線２０ａの
電位は、ビット線負荷トランジスタ２５ａ，２５ｂ，２
６ａ，２６ｂの閾値電圧をＶｔｈとすると〔電源電位−
Ｖｔｈ〕となる。また直流電流の流れる方のビット線２
０ｂの電位は、ドライバートランジスタ４１ｂ，アクセ
ストランジスタ４２ｂとビット線負荷２５ａとの導通抵
抗で抵抗分割されて、〔電源電位−Ｖｔｈ〕からΔＶだ
け電位が低下し、〔電源電位−Ｖｔｈ−ΔＶ〕になる。
ここでΔＶはビット線振幅とよばれ、通常５０ｍＶ〜５
００ｍＶ程度であり、ビット線負荷の大きさにより調整
される。このビット線振幅はトランスファゲート２７
ａ，２７ｂを介してＩ／Ｏ線２９ａ，２９ｂに現れ、こ
れをセンスアンプ９により増幅し、さらに出力バッファ
１０で増幅し、データ出力１１として読みだされる。な
お、読み出しの場合には書き込みデータバッファ１３ａ
及び書き込みドライバ１３ｂは読み出し・書き込み制御
回路１６によりＩ／Ｏ線対２９ａ，２９ｂを駆動しない
ようにしている。書き込みの場合には、Ｌｏｗデータを
書き込む側のビット線の電位を強制的に低電位に引き下
げ、他方のビット線の電位を高電位を引き上げることに
より書き込みを行う。例えばメモリセル２４ａに反転デ
ータを書き込むには、書き込みデータバッファ１３ａか
らデータが書き込みドライバ１３ｂに送られ、書き込み
ドライバ１３ｂにより一方のＩ／Ｏ線２９ａをＬｏｗレ
ベルに、他方のＩ／Ｏ線２９ｂをＨｉｇｈレベルにし、
一方のビット線２０ａをＬｏｗレベルに、他方のビット
線２０ｂをＨｉｇｈレベルにすることにより書き込み動
作を行う。

【０００７】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、任意のメモリセルのデ
ータの読み出し・書き込みは、必ず、行と列の２組のア
ドレスを用いて選択しており、そのため動作に時間を要
していた。一方、高速な動作が要求される画像処理装置
等においては、半導体記憶装置としては必ずしも任意の
アドレスを、読み出し・書き込みする必要はなく、アド
レスをある一定の順序で、読み出し・書き込み（以下シ
リアルアクセスと呼ぶ）ができればよく、高速性の方が
重視されている。しかし多くのデータを高速にシリアル
アクセスするにはシフトレジスタが大きな面積をとって
しまう。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、シフトレジスタの面積を大きく
することなく高速なシリアルアクセスができる半導体記
憶装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明の請求項１にか
かる半導体記憶装置は、複数のメモリセルアレイからな
るメモリブロックを有し、該メモリブロックの中から所
定のものに接続されたワード線を順次活性化することに
よりメモリセルを順次選択してアクセスを行う半導体記
憶装置において、ｎ番目のブロックから（ｎ＋１）番目
のブロックへアクセスが遷移する際に、ｎ番目のブロッ
クに接続されたワード線と（ｎ＋１）番目のブロックに
接続されたワード線とが一定期間同時に活性化されるよ
うにしたものである。

【００１０】また、この発明の請求項２にかかる半導体
記憶装置は、ｎビットのシフトレジスタを備えた半導体
記憶装置において、少なくとも第ｉビットのスレイブラ
ッチのデータ出力を第（ｉ＋１）ビットのマスターラッ
チに入力する手段と、１〜ｎビットの各スレイブラッチ
のデータ出力を次ビットのマスターラッチへ入力する手
段と、１〜ｎビットの各マスターラッチのデータを同ビ
ットのスレイブラッチへ入力する手段とを備えたもので
ある。

【００１１】また、この発明の請求項３にかかる半導体
記憶装置は、複数のメモリセルアレイからなるメモリブ
ロックの中から所定のものに接続されたワード線を順次
活性化することにより上記メモリブロック内のメモリセ
ルを順次選択してアクセスを行う半導体記憶装置におい
て、１つのブロックに行アドレス選択手段を２系統備
え、最終番目のブロックから先頭番目のブロックへアク
セスが遷移する際に、最終番目のブロックに接続された
ワード線と先頭番目に接続されたワード線とが一定期間
同時に活性化されるようにしたものである。

【００１２】また、この発明の請求項４にかかる半導体
記憶装置は、ランダムアクセス及びシリアルアクセス可
能な半導体記憶装置において、複数のメモリセルアレイ
からなるメモリブロックを有し、上記メモリブロックの
うちの所定の１ブロックに、ランダムアクセス用のワー
ド線選択回路と、シリアルアクセス用のワード線選択回
路とを設けるようにしたものである。

【００１３】

【発明の実施の形態】

実施の形態１．以下、本発明の一実施例を図について説
明する。図１は本発明の一実施例による半導体記憶装置
のブロック図を示し、本実施例では、３２個の分割され
たブロックを有するものの場合について示してある。ま
た矢印は主な信号の流れを示している。図において、１
０１はシリアル・ノーマルコントローラで、シリアル及
びランダムアクセスモードの切り換えや、シリアルアク
セスの制御を行う。１０２はデータバスシフトレジス
タ、１０３はトランスファゲートシフトレジスタであ
り、列アドレスの選択を行う。１０４はセンスアンプ書
き込みドライバシフトレジスタで、各ブロック単位でセ
ンスアンプ９及び書き込みドライバ１３の選択を行う。
１０５はブロックワード線シフトレジスタで、ブロック
単位でのワード線２２の選択を行う。１０７はノーマル
行アドレスカウンタで、ブロック０を除く、ブロック１
〜３１の行アドレスデコーダ３に行アドレスデータを出
力する。１０８は先読み行アドレスカウンタで、ブロッ
ク０の先読み行デコーダ１０９に行アドレスデータを出
力する。１０９は先読み行デコーダで、シリアルモード
時のブロック０のワード線２２の選択を行う。１１０は
ノーマルオンリ行デコーダで、ランダムアクセス時のブ
ロック０のワード線２２の選択を行う。１１１はトラン
スファゲートシフトジェネレータで、上記データバスシ
フトレジスタ１０２からの信号により、トランスファゲ
ートシフトレジスタ１０３のシフト動作を制御する。１
１２はセンスアンプ・書き込みドライバシフトジェネレ
ータで、データバスシフトレジスタ１０２及びトランス
ファゲートシフトレジスタ１０３からの信号により、セ
ンスアンプ・書き込みドライバシフトレジスタ１０４の
シフト動作を制御する。１１３はブロックワード線シフ
トジェネレータで、データバスシフトレジスタ１０２及
びトランスファゲートシフトレジスタ１０３からの信号
によりブロックワード線シフトレジスタ１０５のシフト
動作を制御する。１１４は行アドレスカウントジェネレ
ータ（以下カウントジェネレータと略す）で、ブロック
ワード線シフトレジスタ１０５からの信号によりノーマ
ル行アドレスカウンタ１０７及び先読みアドレスカウン
タ１０８のカウント動作を制御する。１１６はデータバ
スセレクタである。

【００１４】以下の説明として、４Ｍ×１の構成を例と
して用いて示す。列アドレスはＹ０〜Ｙ６の７本、ブロ
ックアドレスはＹ７〜Ｙ１１の５本、行アドレスはＸ０
〜Ｘ９の１０本の場合を考える。７本の列アドレスのう
ちＹ３〜Ｙ６はデータバスシフトレジスタ１０２で指定
される。以下同様に列アドレスＹ０〜Ｙ２はトランスフ
ァゲートシフトレジスタ１０３で、ブロックアドレスＹ
７〜Ｙ１１はセンスアンプ・書き込みトライバーシフト
レジスタ１０４及び行シフトレジスタ１０５、行アドレ
スＸ０〜Ｘ９はノーマル行アドレスカウンタ１０７，先
読み行アドレスカウンタ１０８，ブロックワード線シフ
トレジスタ１０５で、先読み行選択デコーダ１０９及び
デコーダ３により指定される。

【００１５】次に本発明の動作を説明するにあたり、シ
リアルアクセス時のアドレス選択方法を図２(a) に基づ
いて示す。なお、これ以降シリアルアクセスは、読み出
し動作を中心に示すものとする。

【００１６】行アドレスカウンタ１０７及び１０８によ
り１つの行が選択される。次にブロックワード線シフト
レジスタ１０５により、１つのブロックのワード線のみ
が選択される。またセンスアンプの書き込みドライバシ
フトレジスタ１０４により通常、１つのブロックの読み
出し時には１６ケのセンスアンプ９が、トランスファゲ
ートシフトレジスタ１０３により、１つのブロック内で
トランスファゲート２７が１６対が選択される。この１
６対のトランスファゲート２７を通して出力されたデー
タがセンスアンプ９で増幅され、１６本のデータバス９
９に出力される。データバスシフトレジスタ１０２がデ
ータバス１６本中１本を選択し、１ビットが選ばれる。

【００１７】次に各レジスタ及びシフトジェネレータの
動きを示す。はじめにデータバスシフトレジスタ１０２
によりデータバス１６本すべての選択が終了すると、デ
ータバスシフトレジスタ１０２は、トランスファシフト
ジェネレータ１１１へ信号を送り、その信号を受けたト
ランスファシフトジェネレータ１１１はトランスファゲ
ートシフトレジスタ１０３にシフト動作をさせる。これ
により次の１６対のトランスファゲート２７が選択さ
れ、これらについて、またデータバス９９の選択がデー
タバスシフトレジスタ１０２により行われる。ここでさ
らにトランスファゲート２７の選択が一巡すると、ブロ
ックワード線シフトジェネレータ１１３及びセンスアン
プ・書き込みドライバシフトジェネレータ１１２によ
り、ブロックワード線シフトレジスタ１０５及びセンス
アンプ・書き込みドライバシフトレジスタ１０４がシフ
ト動作し、次のブロックのワード線及びセンスアンプま
たは書き込みドライバが選択される。

【００１８】同様にして０〜３１ブロックが動作する
が、３１ブロックから０ブロックに戻るときには、カウ
ントジェネレータ１１４により行アドレスがカウントア
ップさているので、次の行アドレスに対して、シリアル
アクセスが行われるようになる。

【００１９】以上のようにして、シリアルアクセス時の
アドレス選択を実現している。またランダムなアクセス
時のアドレスバッファからのアドレス選択に比べ、シリ
アルモード時はシフトレジスタからアドレス選択を行う
のでデコード時間がないためランダムアクセスに比べ高
速にアクセスできる。データバスシフトレジスタ１０
２，トランスファゲートレジスタ１０３，センスアンプ
・書き込みドライバシフトレジスタ１０４及びブロック
ワード線シフトレジスタ１０５，行アドレスカウンタ１
０７，１０８の順に動作し、シフトレジスタ及びカウン
タが階層化されている。

【００２０】ここでシフトレジスタの階層化について、
例えば１６ビットのシフトレジスタを例にとり、図を用
いて示す。まず階層化されていない場合は、図３(a) に
示すように１６ビットで構成される。

【００２１】次に図３(b) に示すように、例えば２階層
の階層化を考えると、シフトレジスタを２つにすること
で、４ビット＋４ビットの８ビットと、階層化する前に
比べ８ビット減らすことができる。アドレスの選択方法
としては、２層めのｉビット（ｉ＝０〜３）に対し、１
層めの０〜３ビットを行い、計１６ビットとなる。この
ように階層化することでシフトレジスタのビット線数及
び面積を減らすことができる。

【００２２】ここでシフトレジスタカウンタの違いにつ
いて述べる。ここでは例として、Ｙ０，Ｙ１，Ｙ２の３
つのアドレスについて考える。シフトレジスタは図４に
示すように、●を“Ｈ”状態、○を“Ｌ”状態と考える
と、●がクロック等に制御され、ビットを移動していく
ものであり、他のビットは○である。このためアドレス
系の記憶として用いる場合は、デコード信号の記憶とし
て用いる。

【００２３】一方カウンタは図５に示すように、クロッ
ク等により全体的流れで見ると●が増加していく。この
ため、アドレス系の記憶として用いる場合は、アドレス
バッファの出力信号の記憶として用いる。

【００２４】この場合シフトレジスタは、８ビット、カ
ウンタは３ビット構成になる。このようにカウンタの方
がビット数及び面積を減らすのに有効である。しかしカ
ウンタはアドレスバッファの出力信号として用いるの
で、この後、デコードする必要があり、すでにデコード
されているシフトレジスタに比べ動作が遅くなる。この
ため本発明のシリアル回路ではアドレスが高速に変化す
るカラム系にはシフトレジスタを、またカラム系が変化
している間に変化すればよく十分時間のあるロウ系には
面積縮小を目的としてカウンタを用いている。

【００２５】以下、各シフトレジスタ、カウンタの構成
及びシリアル動作方法について示す。図６は読み出し系
の１ブロック分のセンスアンプ１０４及びデータバスシ
フトレジスタ１０２周辺の詳細なブロック構成図であ
り、１ブロックに１２８列、センスアンプ９を１６個備
え、各センスアンプ９には、８列ずつがトランスファゲ
ート２７を通してつながっている。１６個のセンスアン
プ９の出力が１６本のデータバス９９に伝えられ、デー
タバスシフトレジスタ１０２により１本のデータバスが
データバスセレクタ１１６で選択され、読み出しデータ
が出力される。このとき、トランスファゲートシフトレ
ジスタ１０３でトランスファゲート２７の８本中１本が
選択され、センスアンプ・書き込みドライバシフトレジ
スタ１０４で１ブロック分のセンスアンプ９、即ち図６
の全てのセンスアンプである１６個が選択されている。
トランスファシフトレジスタ１０３は各ブロックのトラ
ンスファゲート２７とつながっている。

【００２６】図７は階層化されたシフトレジスタの内、
最下位のデータバスシフトレジスタ１０２の様子を示
す。このデータバスシフトレジスタ１０２は１６ビット
からなり、０〜１５の数字はデータバスシフトレジスタ
のビット番号を示し、シフトレジスタのビット番号に対
応する番号のデータバスがデータバスシフトレジスタ１
０２により選択される。データバスシフトレジスタ１０
２，トランスファゲートシフトレジスタ１０３，センス
アンプ・書き込みドライバシフトレジスタ１０４は、各
々２つのバンクＡとＢとに分かれている。例えば図７で
データバスシフトレジスタ１０２は、番号０，１，４，
５，８，９，１２，１３がバンクＡ、番号２，３，６，
７，１０，１１，１４，１５がバンクＢに属する。

【００２７】また図６ではトランスファゲートシフトレ
ジスタ１０３及びセンスアンプ・書き込みドライバシフ
トレジスタ１０４がぞれぞれバンクＡとＢとに分かれて
おり、ブロックの左端から１６カラム分、センスアンプ
９で言えば２つ分、データバス９９で言えば番号０，１
がバンクＡに属し、各々次の１６カラム、センスアンプ
９の２つ分、データバス９９の番号２，３がバンクＢに
属する。このようにデータバスシフトレジスタ１０２，
トランスファゲートシフトレジスタ１０３，センスアン
プ書き込みドライバシフトレジスタ１０４はバンクＡ，
Ｂに分かれている。

【００２８】次にこれらのシフトレジスタの動きについ
て説明する。図８，９にはデータバスシフトレジスタ１
０２及びトランスファゲートシフトレジスタ１０３のタ
イミング図を示している。ここでの例として、シリアル
アクセスのスタートアドレスをブロック０，トランスフ
ァゲート０番めとする。本実施例のシリアルモードはシ
リアルノーマルコントローラ１０１にシリアルイネーブ
ルシグナル及び外部クロック信号が入力されることで行
われる。図８の一番上の波形は、この外部クロックを示
しており、この外部クロックによってデータバスシフト
レジスタ１０２が動作し、データバス９９が０〜１５が
順に選択され、データをシリアルに出力する。出力する
データはＡ，Ａ，Ｂ，Ｂ，ＡＡ…とバンクＡ及びＢが２
回ずつ交互に出ている。データバス１３番のデータが出
力されると、バンクＡのトランスファゲートの０ビット
めのデータに関しては、データ出力が完了したことにな
る。データバス９９の１４，１５番めのデータが出力さ
れている間、図中ａの期間にバンクＡのトランスファゲ
ートは、トランスファゲートシフトジェネレータ１１１
によりバンクＡのトランスファシフトレジスタ１０３が
シフト動作して、次にトランスファゲートの１ビットめ
が選択される。図８の上から２及び３番めの波形がこれ
に対応する。同様にバンクＢもバンクＡのトランスファ
ゲート１ビットめのデータバス０，１番めが読まれてい
る期間ｂに、トランスファゲートシフトジェネレータ１
１１によりバンクＢのトランスファシフトレジスタ１０
３がシフト動作して、次にトランスファゲート１ビット
めが選択される。以下同様にして、トランスファゲート
１〜７ビットめまで行われる。図９にこの動作を示す。

【００２９】次にブロックが変わるときについて図１０
に、例としてブロック０からブロック１へ変わるときの
タイミング図を示した。トランスファゲートは７ビット
目の後、上記に示したのと同様の動作で０ビットめへ戻
る。センスアンプ・書き込みドライバシフトレジスタ１
０４も同様にして、バンクＡが期間ａの間に、バンクＢ
が期間ｂの間にセンスアンプ・書き込みドライバシフト
ジェネレータ１１２によりシフトし、次のブロック１の
センスアンプまたは書き込みドライバーが選択される。

【００３０】このようにして、２つのバンクに分け、一
方のバンクのデータがアクセスされている間に他方のバ
ンクがシフト動作することで、トランスファゲート２７
やセンスアンプ９の選択が切り換わる際のアクセスタイ
ムの遅れをなくしている。

【００３１】一方、ブロックワード線シフトレジスタ１
０５により選択されるワード線２２においては、ワード
線２２は容量及び抵抗が大きいため、選択時間がかか
る。このため，図１０に示したように、ブロック０、最
後から４番めのデータが読まれ始めると、ブロックワー
ド線シフトジェネレータ１１３によりブロックワード線
シフトレジスタ１０５がシフト動作して、ブロック１の
ワード線も立ち上がる。ブロック０のワード線はブロッ
ク０のデータがすべて読み終わるとブロックワード線シ
フトジェネレータ１１３によりブロックワード線シフト
レジスタ１０５がシフトして非選択に変わる。図１０の
ｃの期間はワード線２２の２重選択、すなわち次のブロ
ックのワード線２２を同時に選択することにより、次の
ブロック切り換えによるアクセスタイムの遅れをなくし
ている。

【００３２】以上のようにして、１行のワード線２２で
ブロック０からブロック３１までのデータを高速にシリ
アルアクセスすることが可能である。

【００３３】次に、次の行アドレスのワード線２２への
切り換え方法について示す。図１１はブロック０及びブ
ロック１のワード線２２の選択に関する構成を示した図
である。ノーマル行アドレスカウンタ１０７はブロック
１〜３１の行アドレス用のカウンタ、先読み行アドレス
カウンタ１０８はブロック０の行アドレス用のカウンタ
である。ブロック０は２つの行デコーダを持っており、
１つは通常のランダムアクセス時のワード線ｅ選択を行
うためのノーマルオンリ行デコーダ１１０であり、もう
１つはシリアルアクセス時にワード線選択を行うための
先読み行デコーダ１０９である。

【００３４】今、ブロック１のワード線ｄが選択されて
いるとする。このとき、ブロックワード線シフトレジス
タ１０５がカウントジェネレータ１１４に信号を送る。
このカウントジェネレータ１１４はカウント信号を先読
み行アドレスカウンタ１０８に送る。先読み行アドレス
カウンタ１０８は行アドレスを１つ増加させ、先読み行
デコーダ１０９へアドレス信号を送る。これによりブロ
ック１のワード線ｄが選択されている間に、ブロック０
は次の行アドレスのワード線ｅが選択できるように準備
される。そしてブロック３１のワード線２２が読みおわ
る４つ手前のデータになると、図１０で示したブロック
変化時と同様にブロックワード線シフトレジスタ１０５
がブロック０の先読み行デコーダ１０９を動作させ、ブ
ロック０のワード線ｅが選択される。一方、ブロック０
のデータが読み出し始めると、ブロックワード線シフト
レジスタ１０５はカウントジェネレータ１１４に信号を
送る。カウントジェネレータ１１４はカウント信号をノ
ーマル行アドレスカウンタ１０７に送る。ノーマル行ア
ドレスカウンタ１０７は、行アドレスを１つ増加させ、
ブロック１〜３１の行デコーダ３へアドレス信号を送
る。これにより、ブロック０のワード線ｅが選択されて
いる間に、ブロック１〜３１は、次の行アドレスのワー
ド線が選択できるよう準備される。

【００３５】以上のようにして、行アドレスが切り替わ
るときも、行デコーダ系を先読みとノーマルの２つに分
けることで、時間の遅れなくシリアルにアクセスするこ
とが可能となる。

【００３６】ここでは、ブロック０の行アドレスのカウ
ントをブロック１のワード線ｄが選択されているときを
例として示したが、ブロック１〜３１のどのブロックの
ワード線２２が選択されているときでも同様に動作す
る。

【００３７】次に各構成ブロックの具体的な回路例及び
動作説明を行う。図１２及び図１３はシリアル・ノーマ
ルコントローラ１０１の具体的な回路図で、本実施例で
は、外部ピンＳＥが“Ｌ”のときシリアルモードとし、
Ｙ３アドレスにクロックを入力することで、シリアルア
クセスのアドレスのインクリメントを行うものとする。

【００３８】図１２の回路では、外部ピンからシリアル
モードイネーブル信号を受けると、シリアルモードに入
ったことを示す。信号線ＳＥ，／ＳＥ及びシリアルアク
セスのスタードアドレスを各シフトレジスタ及びカウン
タに書き込むために信号線ＳＬ，φ_IA，φ_IBが動作する
（１１５は遅延回路で、図１４に示すように、インバー
タのキャパシタで構成され、この回答の数の調整で遅延
時間を調節する）。

【００３９】図１５に、上記各信号線、外部／ＳＥ，Ｓ
Ｅ，／ＳＥ，ＳＬ，φ_IA，φ_IBのタイミング波形図を示
す。外部信号ＳＥが“Ｌ”になると、信号線ＳＬがパル
ス信号を出す。これによって、各シフトレジスタ及びカ
ウンタに現在の行及び列アドレスが書き込まれる。そし
てこれがシリアルアクセスのスタートアドレスとなる。
次に信号線φ_IA，φ_IBがパルス信号を出す（スタートア
ドレスによるが、これによって各シフトジェネレータ１
１１，１１２，１１３及びカウントジェネレータ１１４
が動作する）。以上の各信号線ＳＬ，φ_IA，φ_IBは各シ
フトレジスタ及びカウンタのラッチデータを破壊しない
よう、各信号線のパルスが重なりを持たないように与え
られ、これら３信号の後、信号線ＳＥが“Ｈ”、信号線
／ＳＥが“Ｌ”となり、シリアルアクセスの動作が開始
される。今後この３信号の期間をイニシアライズ期間と
呼ぶ。

【００４０】また図１３の回路で、外部ピンＹ３にクロ
ックが入力された場合、各シフトレジスタ及びカウンタ
へ信号を送る働きをする。信号線φ_A，φ_Bは各シフト
ジェネレータ及びカウントジェネレータを制御する。信
号線φ_B'，φ_/Y3，φ_Y3Dは、データバスシフトレジス
タ１０２を制御する。信号線Ｙ３''' ，／Ｙ３''' は、
データバスセレクタ１１６の中にあるＹ３，Ｙ４，Ｙ
５，Ｙ６デコーダ１２０へ入力される。信号線ＡＴＤＳ
は、シリアルモード時のアドレス変化検知信号である。

【００４１】図１６に上記各信号のタイミング波形図を
示す。信号線ＳＥが“Ｈ”、信号線／ＳＥが“Ｌ”にな
りイニシアライズ期間後と、外部Ｙ３のクロック信号入
力によって重なりのない信号を信号線φ_A，φ_Bが出力
する（外部Ｙ３の立ち下がりでパルスφ_Aが、外部Ｙ３
の立ち上がりでパルスφ_Bが発生する）。各信号の具体
的な動作については、各回路のところで記述する。

【００４２】図１７にデータバスシフトレジスタ１０２
の構成を示した。データバスシフトレジスタ１０２は全
部で１６ビットあり、０〜１５の数字がレジスタのビッ
ト番号、アルファベットＡ，Ｂがバンクを示している。
レジスタは偶数と奇数の２つのグループに分かれてお
り、各々のグループ内でデータのシフトを行う。信号線
ＯＳＲＰｉ（ｉ＝０〜１５）は、ｉビットめが次のｉ＋
１ビットに送る信号線名である。ただしＯＳＲ１４，０
ＳＲ１５は各々０及び１ビットに送られる。また信号線
ＯＳＲｉ（ｉ＝０〜１５）は各ビットの図１７に示すＹ
３Ｙ４Ｙ５Ｙ６デコーダ１２０への出力信号線である。
例えばデータバスシフトレジスタ１０２の０ビットめ
は、データバスシフトレジスタ１０２の１４ビットめの
出力する信号線ＯＳＲＰ１４でのデータを入力とし、信
号線ＯＳＲＰ０でデータバスシフトレジスタ１０２の２
ビットめに出力し、信号線ＯＳＲ０でＹ３Ｙ４Ｙ５Ｙ６
デコーダ１２０へ出力している。

【００４３】ところで一般にシフトレジスタは、データ
シフト動作を行っている。階層的には最下位でシリアル
アクセスのアクセスタイムを決める。データバスシフト
レジスタ１０２は高速なシフトを必要とし、１相めがφ
_/Y3とφ_Y3Dの論理積、２相めがφ_B'で、各々外部Ｙ３
が“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”になるときに発生す
る。このためデータバスシフトレジスタ１０２は、外部
Ｙ３が“Ｈ”→“Ｌ”→“Ｈ”と変化しないとシフト動
作が完了しない。

【００４４】このため、外部Ｙ３が“Ｈ”→“Ｌ”及び
“Ｌ”→“Ｈ”の各々でシリアルデータを出すことはで
きない。しかし本実施例では以下のようにすることで、
外部Ｙ３が“Ｈ”→“Ｌ”及び“Ｌ”→“Ｈ”の各々で
シリアルデータを出すことができる。

【００４５】すなわち、通常シフトレジスタは上述した
ように、１ビットのみ“Ｈ”で他は“Ｌ”である。しか
しこれを常に２ビット分“Ｈ”にしておき、この２ビッ
トに対し、アドレスの低い方のビットと、図１６の／Ｙ
３''' 、アドレスの高い方のビットＹ３''' との論理積
をとり、これをデータバスセレクタ１１６とつなぐ。

【００４６】これにより外部Ｙ３が“Ｈ”→“Ｌ”のと
き低い方のビットに対応するデータバス９９が選択さ
れ、また外部Ｙ３が“Ｌ”→“Ｈ”のとき高い方のビッ
トに対応するデータバス９９が選択される。このように
データバスシフトレジスタ１０２の２ビット選択と外部
Ｙ３の同相及び逆相の信号との論理積の信号を用いるこ
とで、シフトレジスタの動作の半分のスピードで、デー
タバスの選択を行うことができる。

【００４７】以下、このデータバスシフトレジスタ１０
２のより詳しい説明を行う。図１８はデータバスシフト
レジスタ１０２の１ビット分の具体的な回路構成図を示
し、図において、１１７はマスタラッチ、１１８はスレ
イブラッチである。ＮＡＮＤ回路１１９には図２０に示
すＹ３，Ｙ４，Ｙ５，Ｙ６列アドレスバッファ５の出力
であるデコード信号線Ｙ３Ｄ０〜Ｙ３Ｄ１５のうち２本
が入る。偶数のビットには、／Ｙ３Ｄｉと／Ｙ３Ｄｉ＋
１（ｉ＝０〜１４の偶数）、奇数のデータバスシフトレ
ジスタ１０２には／Ｙ３Ｄｉ−１と／Ｙ３Ｄｉ（ｉ＝１
〜１５の奇数）が入る。つまり、レジスタ番号０と１，
２と３，…，１４と１５には各々同じデコード信号が入
る。通常のランダムアクセスでは／Ｙ３Ｄｉ（ｉ＝０〜
１５）のうちの１つが“Ｌ”になっており、他は“Ｈ”
である。このことから、１６個のデータバスシフトレジ
スタ１０２のうち２個のみのＮＡＮＤ回路１１９の出力
が“Ｈ”となっている。ここで今、シリアルモードに入
ったとすると、図１５に示したように信号線ＳＬは、パ
ルス信号を出す。これによりトランスファゲート１２０
及び１２１が開く。そしてＮＡＮＤ回路１１９が“Ｈ”
を出力しているデータシフトレジスタ１０２中の２ビッ
トのみが、ノードｆが“Ｈ”になり、信号線ＯＳＲｉ、
ＯＳＲＰｉも“Ｈ”となる。信号線ＳＬのパルス信号に
よってデータバスシフトレジスタ１０２に、データバス
選択アドレスのシリアルモードのスタート値が書き込ま
れたこととなる。

【００４８】次にスタートアドレスが書き込まれた後、
シリアルアクセスが始まったとする。図１９は図１８の
各信号線の動きを示し、ここではスタートアドレスがデ
ータバスシフトレジスタ１０２の１４，１５ビットめに
書き込まれた場合について示してある。外部Ｙ３，φ
_/Y3，φ_Y3D，φ_B'については、図１６に示したもので
ある。φ_/Y3とφ_Y3Dが共に“Ｈ”になると、ＯＳＲＰ
ｉ−２のデータがノードｆに伝わる。信号線ＳＬのパル
ス信号動作で、ＯＳＲＰ１４及びＯＳＲＰ１５は“Ｈ”
となり、他は“Ｌ”となっている。図１７に示したよう
に、データバスシフトレジスタ１０２の０と１ビットめ
は、各々ＯＳＲＰ１４，ＯＳＲＰ１５を入力としている
ので、図１９に示すように、φ_/Y3とφ_Y3が共に“Ｈ”
になると０ビットと１ビットめのノードｆが“Ｈ”とな
り、ＯＳＲ０及びＯＳＲ１が“Ｈ”となる。次にφ_B'が
パルス動作すると、ＯＳＲＰ０及びＯＳＲＰ１が“Ｈ”
となる。そして、次のφ_/Y3，φ_Y3Dが同時に“Ｈ”の
ときに、ＯＳＲ２，ＯＳＲ３が“Ｈ”となり、他のＯＳ
Ｒｉは“Ｌ”となる。

【００４９】図２０はデータバスセレクタ１１６のブロ
ック構成図を示し、図に示されるように、Ｙ３Ｙ４Ｙ５
Ｙ６デコーダ１２０とセレクト部１２１からなる。

【００５０】また図２１はＹ３Ｙ４Ｙ５Ｙ６デコーダ１
２０の回路構成図を示し、この図ではｉはデコーダ番号
及びデータバスシフトレジスタ１０２のビット番号を示
す。通常のランダムアクセス及びシリアルモードのイニ
シアライズ期間中はＳＥ＝“Ｌ”，／ＳＥ＝“Ｈ”のた
めＮＡＮＤ回路１２２の出力がトランスファゲート１２
３を通り、信号線ＯＳｉへ伝わる。一方、シリアルアク
セス時はＳＥ＝“Ｈ”，／ＳＥ＝“Ｌ”のためＮＡＮＤ
回路１２４の出力がトランスファゲート１２５を通り信
号線ＯＳｉへ伝わる。

【００５１】このように、ＳＥと／ＳＥでＮＡＮＤ回路
１２２，１２４の出力を切り換えている。ＮＡＮＤ回路
１２２は４入力で図２０の列アドレスバッファ５の出
力、つまりｇにはＹ３または／Ｙ３，ｈにはＹ４または
／Ｙ４，ｉにはＹ５または／Ｙ５，ｊにはＹ６または／
Ｙ６が入る。このためすべての組合せは１６通りあり、
Ｙ３Ｙ４Ｙ５Ｙ６デコーダ１２０は１６個ある。ここで
は４入力ＮＡＮＤの例で示したが、はじめにＹ３Ｙ４Ｙ
５Ｙ６でプリデコードしておいて、次に２入力ＮＡＮＤ
としてもよい。ＮＡＮＤ回路１２２の出力データ／Ｙ３
Ｄｉは、データバスシフトレジスタ１０２に送られ、シ
リアルアクセスのスタートアドレスセット時に使われ
る。ＮＡＮＤ回路１２４には図１３で示したＹ３''' ま
たは／Ｙ３''' とデータバスシフトレジスタ１０２の出
力ＯＳＲｉ（ｉ＝０〜１５）が入る。ＯＳＲｉのｉが偶
数となるところには、／Ｙ３''' が、奇数となるところ
にはＹ３''' が入る。

【００５２】図１９の波形図をもとにシリアルモード時
の図２１のＹ３Ｙ４Ｙ５Ｙ６デコーダ１２０の動作を説
明する。Ｙ３Ｙ４Ｙ５Ｙ６デコーダ１２０の０番めに
は、ＯＳＲ０と／Ｙ３''' が入力され、ＯＳ０が出力と
なる。１番めは、ＯＳＲ１とＹ３''' が入力され、ＯＳ
１が出力となる。今、図１９のｋの期間ではＯＳＲ０，
ＯＳＲ１のどちらも“Ｈ”となっている。また／Ｙ
３''' は、外部Ｙ３と逆相、Ｙ３''' は同相信号であ
る。このため、外部Ｙ３が“Ｌ”のとき、ＯＳ０が
“Ｈ”、外部Ｙ３が“Ｈ”のときＯＳ１が“Ｈ”とな
る。同様に、ＯＳ２，ＯＳ３…ＯＳ１５が順々に“Ｈ”
となっていく。

【００５３】図２２はセレクト部１２１及び出力データ
バッファ１０の回路図を示し、セレクト部１２１は１６
個のトランスファゲートで構成され、ドレインは各々デ
ータバスと結びつき、ゲートは各データバス番号に対応
して、Ｙ３Ｙ４Ｙ５Ｙ６デコーダ１２０の出力ＯＳｉが
入力され、ソース側は共通になって出力データバッファ
１０へ出力される。出力データバッファ１０はＯＥが
“Ｈ”のときは入力されたデータをデータ出力として出
す。ＯＥが“Ｌ”のときは、データ出力はフローティン
グとなる。今ＯＥが“Ｈ”のときを考えると、Ｙ３Ｙ４
Ｙ５Ｙ６デコーダ１２０の動作のところで説明したよう
に、ＯＳ０，ＯＳ１，…，ＯＳ１５が順次“Ｈ”になる
ため、データ出力としてデータバス９９の０番−１５番
のデータが順に出力される。

【００５４】以上のようにして、データバスシフトレジ
スタ１０２の動作によってシリアルにデータバスデータ
１６個が読まれることとなる。

【００５５】次に図８，９で示したデータバスシフトレ
ジスタ１０２及びトランスファゲートシフトレジスタ１
０３の動作について、具体的な回路例をもとに説明す
る。図２３はトランスファゲートシフトジェネレータ１
１１の回路図を示し、図２４にはトランスファゲートシ
フトレジスタ１０３の構成図を示す。トランスファゲー
トレジスタ１０３は１６ビット構成であり、各８ビット
ずつバンクＡおよびＢに属している。四角の中の数字は
トランスファゲートシフトレジスタ１０３のビット番号
を示し、またその番号に対応するトランスファゲート２
７が信号線ＴＧＡｉまたはＴＧＢｉによって選択され
る。信号線ＴＧＡｉまたはＴＧＢｉには図３に示したよ
うに、１ブロックあたり８個のトランスファゲート２７
がつながっている。またトランスファゲートシフトレジ
スタ１０３の各ビット間のデータのシフトは各バンクで
閉じており、例えばトランスファゲートシフトレジスタ
１０３のバンクＡの０ビットめはトランスファシフトレ
ジスタ１０３の７ビットめの出力ＴＧＲＡＰ７を入力と
し、ＴＧＲＡＰ０をトランスファシフトレジスタ１０３
の１ビットめへ出力している。

【００５６】図１６はトランスシフトレジスタファゲー
ト１０３の１ビット分の具体的な回路図例を示し、図に
おいて、１２６はマスタラッチ、１２７はスレイブラッ
チである。

【００５７】図２６はＹ０Ｙ１Ｙ２デコーダ回路を示し
た。この図でｉはデコーダの番号及びトランスファゲー
トシフトレジスタ１０３の番号を示す。１３２のＮＡＮ
Ｄ回路の入力，１，ｍ，ｎには各々／Ｙ０またはＹ０，
Ｙ１または／Ｙ１，Ｙ２または／Ｙ２が入る。通常のラ
ンダムアクセス及びシリアルモードのイニシアライズ期
間中はＳＥ＝“Ｌ”，／ＳＥ＝“Ｈ”のため、ＮＡＮＤ
回路１３２の出力がＴＧＡｉ及びＴＧＢｉに伝わる（こ
のときｉ＝０〜７のうち１つのみが“Ｈ”で他は“Ｌ”
である）。ＴＧＡｉはバンクＡ，ＴＧＢｉはバンクＢの
トランスファゲート２７とつながっている。シリアルア
クセスが始まると、ＳＥ＝“Ｈ”，ＳＥは“Ｌ”となる
ため、ＮＡＮＤ回路１３２の出力は、ＴＧＡｉ及びＴＧ
Ｂｉには伝わらない。シリアルアクセス時は、トランス
ファゲートシフトレジスタ１０３の出力によってＴＧＡ
ｉ及びＴＧＢｉは制御される。

【００５８】次にシリアルモードのイニシアライズ期間
のトランスファゲートシフトレジスタ１０３の動作を示
す。図１５に示したように、シリアルモードに入ると信
号線ＳＬはパルス信号を出す。すると、トランスファゲ
ート１２８及び１２９が開き、マスタラッチ１２６及び
スレイブラッチ１２７にＴＧＡｉ及びＴＧＢｉのデータ
がトランスファゲートシフトレジスタ１０３の各ビット
に書き込まれる。このときｉ＝０〜７のうち１ビットの
みがノードｐが“Ｈ”で他は“Ｌ”となる。この“Ｈ”
のところがスタートアドレスとなる。以上のようにして
トランスファゲート２７のスタートアドレスが書き込ま
れる。

【００５９】次にシリアルアクセス動作について説明す
る。図２７にはデータバスシフトレジスタ１０２，トラ
ンスファゲートシフトジェネレータ１１１，トランスフ
ァゲートシフトレジスタ１０３のタイミング図を示し、
この図ではトランスファゲート２７の、０ビットめから
１ビットめへ選択が変わるときを示している。ＯＳＲ１
２，ＯＳＲ１４，ＯＳＲＰ１４，ＯＳＲ０は、図１９に
示したのと同様な動きをする。図２７のタイミングｔで
のバンクＡのトランスファゲートシフトレジスタ１２の
０ビットめについて見てみると、入力ＴＧＲＡＰ０＝
“Ｈ”，出力ＴＧＡ１“Ｌ”，ＴＧＲＡＰ１＝“Ｌ”で
ある。図２３でＯＳＲＰ１２＝“Ｈ”，φ_A“＝Ｈ”に
なると、φ_TGAA＝“Ｈ”となる。これによって図２５の
トランスファゲート１３０が開き、ＴＧＡ１“Ｈ”、Ｔ
ＧＡ０＝“Ｌ”となり、バンクＡのトランスファゲート
２７が０ビットめから１ビットめへ選択が移る。その後
φ_TG _ABによりマスタラッチ１２６のデータスレイブラッ
チ１２７へ移され、ＴＧＲＡＰ１のみが“Ｈ”となる。

【００６０】同様にしてバンクＢもφ_TGBA，φ_TGBBによ
って動作する。図２７の期間ａ，ｂは図８，９で示した
期間ａ，ｂに対応し、動作をしていることがわかる。

【００６１】ところでもし、図２７で示すタイミングｐ
で、シリアルモードが始まる場合は、バンクＡはＯＳＲ
Ｐにもφ_Aにも“Ｈ”となる状態がなく、トランスファ
ゲートレジスタ１０３のシフト動作が行われない。この
ことをなくすため、図２３に示すように１３３の回路が
設けてある。図１５に示したように、信号線ＳＬがパル
スを出した後、φ_IA，φ_IBがパルスを出すことと、タイ
ミングｐにおいてＯＳＲ１４＝“Ｈ”なので、図２３の
トランスファゲートシフトジェネレータ１１１が各々φ
_TGAA，φ_TGABの各パルスを出し、バンクＡのトランスフ
ァゲートシフトレジスタ１０３のシフトを完了する。こ
の後、シリアルアクセスが開始される。以上のように、
１３３の回路を設けることで、シリアルアクセス時のデ
ータバス選択アドレスＹ３，Ｙ４，Ｙ５，Ｙ６のスター
トアドレスを任意に設定できるようにしている。

【００６２】次にブロック関係について述べる。図２８
はシフトジェネレータを除いたブロック選択系の１ブロ
ック分の回路構成を示している。図のｚはブロックアド
レスＹ７〜Ｙ１１のデコード信号線である。通常のラン
ダムアクセス時及びシリアルモードのイニシアライズ期
間では、トランスファゲート１３６を通り、インバータ
１３７を経て、行デコーダ３へブロック選択信号が伝わ
り、行アドレス信号との論理積でワード線２２が選択さ
れる。シリアルアクセス時は、トランスファゲート１３
６は閉じ、ブロック信号ｚは伝わらない。代わりに、ブ
ロックワード線シフトレジスタ１０５から信号線／ＷＢ
ｉに信号が伝えられ、ワード線２２の選択が行われる
（／ＷＤｉ＝“Ｌ”のときワード線２２が選択される。
各ブロック間のデータシフトは／ＷＢＲＰｉ−１と／Ｗ
ＢＲＰｉで行われる）。

【００６３】一方センスアンプ及び書き込みドライバ１
３は、通常時はｚによりＳＷＡｉ，ＳＷＢｉが各々動作
して、ブロック中のバンクＡ及びＢのセンスアンプ９ま
たは書き込みドライバ１３を活性化する。シリアルアク
セス時はセンスアンプ・書き込みドライバシフトレジス
タ１０４により、ＳＷＡｉ，ＳＷＢｉは制御される。各
ブロック間のデータシフトは、バンクＡがＳＷＲＡＰｉ
−１とＳＷＲＡＰｉ、バンクＢがＳＷＲＢＰｉ−１とＳ
ＷＲＢＰｉで各々のバンクのセンスアンプ・書き込みド
ライバシフトレジスタ１０４で行われる。

【００６４】次にセンスアンプ・書き込みドライバシフ
トレジスタ１０４の動作について述べる。センスアンプ
・書き込みドライバシフトレジスタ１０４は各バンク、
ブロック分の３２ビットずつある。これらの回路は、入
出力信号線名は異なるが、図２５に示したトランスファ
シフトレジスタ１０３と全く同じである。またセンスア
ンプ・書き込みドライバシフトレジスタ１０４を制御す
るセンスアンプ・書き込みドライバシフトジェネレータ
は、回路がトランスファゲートシフトジェネレータ１１
１とは異なるため、図２９を用いて説明する。図におい
て、ＮＡＮＤ回路１３４，１３５はシリアルモードのイ
ニシアライズ期間に動作する回路である。他は通常のシ
リアルモード時に動作する。φ_SAA，φ_SAB，φ_SBA，
φ_SBBは各々トランスファゲートシフトジェネレータ１
１１のφ_TGAA，φ_TGAB，φ_TGBA，φ_TGBBに対応し、セン
スアンプ書き込みシフトレジスタ１０４の図２５の１３
０及び１２７に対応するトランスファゲートを制御し
て、図１０に示す動作を実現している。

【００６５】次に行シフトレジスタ１０５の動作につい
て述べる。図１０に示したように、行シフトレジスタ１
０５はワード線２２の二重選択期間ｃを持っている。こ
れについて述べる。図３０はブロックワードシフトレジ
スタ１０５の１ビット分（１ブロック分）の具体的な回
路例を示し、シリアルモードのイニシアライズ期間にお
いて、信号線ＳＬがパルス動作するため、トランスファ
ゲート１３９，１４０が開き、マスタラッチ１３７及び
スレイブラッチ１３８に／ＷＢｉのデータが書き込まれ
る。／ＷＢｉはこのときｉ＝０〜３１中、１つのみ
“Ｌ”で他は“Ｈ”である。このため“Ｌ”のところが
シリアルアクセスのスタートブロックアドレスとなる。
また／ＷＢＲＰｉも１ブロックのみ“Ｌ”となる。今、
／ＷＢＲＰ＝“Ｌ”，／ＷＢＲＰ１＝“Ｈ”とする。図
３１はこのときの略図を示し、四角の数字はブロック番
号を示している。図３０のノードｙはブロック０で
“Ｌ”、ブロック１で“Ｈ”であり、／ＷＢ０＝
“Ｌ”，／ＷＢ１＝“Ｈ”である。このため、ブロック
０のワード線２２が選択されている。今、ＷＬＡ，ＷＢ
φ_A，ＷＢφ_Bの順に正のパルスが入るとする。／ＷＢ
ＲＰｉ−１＝“Ｌ”のときＷＬＡによってトランスファ
ゲート１４１が開き、ノードｘが“Ｈ”となる。ＮＭＯ
Ｓトランジスタ１４２がＯＮ状態となり、ノードｙが
“Ｈ”のときのみ“Ｌ”に変化する。／ＷＢＲＰｉ−１
＝“Ｈ”のときは、ノードｘが“Ｌ”のためＮＭＯＳト
ランジスタ１４２がＯＦＦ状態で、ノードｙは変化しな
い。

【００６６】次にＷＢφ_Aによってトランスファゲート
１４３が開くと、／ＷＢＲＰｉ−１＝“Ｌ”のときは、
ＷＬＡパルスでノードｙがすでに“Ｌ”となっているた
め変化しない。／ＷＢＲＰｉ−１＝“Ｈ”のときは、ノ
ードｙが“Ｌ”のときのみ、“Ｈ”へ変化する。次にＷ
Ｂφ_Bにより、トランスファゲート１４１を介してマス
タラッチ１３７のデータがスレイブラッチ１３８へ移さ
れ、／ＷＢＲＰｉを変化させる。以上の動きを図３１の
場合でまとめると、ブロックワード線シフトレジスタ１
０５のブロック１のノードｙはＷＬＡパルスで“Ｌ”に
変わり、／ＷＢ１＝“Ｌ”になり、ブロック０のブロッ
クワード線シフトレジスタ１０５のブロック０のノード
ｙはＷＢφ_Aパルスで“Ｈ”となり、／ＷＢ０＝“Ｈ”
と変化する。つまりＷＬＡパルスとＷＢφ_Aパルスの間
が／ＷＢ０，／ＷＢ１共に“Ｌ”となり、ワード線２２
の二重選択期間、図１０のｃがＷＬＡ，ＷＢφ_A，ＷＢ
φ_Bの３相クロックで実現したことになる。

【００６７】図３２はパルスＷＬＡ，ＷＢφ_A，ＷＢφ
_Bを発生するブロックワード線シフトジェネレータ１１
３の回路図を、また図３３にはそのタイミング図を示し
た。図３３のｃが二重選択期間である。また期間Ｒでシ
リアルアクセスがスタートした場合は、図３２のＮＡＮ
Ｄ回路１４５，１４６によってシリアルモードイニシア
ライズ期間にワード線二重選択状態とする。以上、各シ
フトレジスタ及びシフトジェネレータの回路図及び動作
について説明した。

【００６８】次に行アドレスカウンタ１０７，１０８に
ついて述べる。図３４はノーマル行アドレスカウンタ１
０７の１ビット分の具体的な回路図であり、図におい
て、１４７がマスタラッチ、１４８がスレイブラッチで
ある。信号線φ_NACA，Ｎ_NACBは、各々トランスファゲー
ト１５１及び１５０を制御する。信号線Ｃｉ−１及びＣ
ｉはキャリ信号を伝搬する。Ｘｉ，／Ｘｉは行アドレス
信号線で、行デコーダ３及びノーマルオンリ行デコーダ
１１０へつながっている。本実施例では行アドレスは、
Ｘ０〜Ｘ９の１０ビットで、ノーマル行アドレスカウン
タ１０７は１０ビットある（／Ｘ０＝／Ｘ１＝……＝／
Ｘ１１＝“Ｈ”が最下位行アドレスで、Ｘ０＝Ｘ１＝…
…＝Ｘ１１＝“Ｈ”が最上位アドレスである）。

【００６９】次に動作について説明する。シリアルモー
ドのイニシアライズ期間では、信号線ＳＬが正のパルス
を出すため、トランスファゲート１４９，１５４が開
き、マスタラッチ１４７及びスレイブラッチ１４８に行
アドレス信号線Ｘｉのデータが書き込まれる。

【００７０】次にシリアルアクセスモードに入ったとす
る。このときＳＥ＝“Ｈ”となる。ＮＯＲ回路１５５は
Ｃｉ−１＝“Ｈ”かつＸｉ＝“Ｈ”のときのみＣｉ＝
“Ｈ”となる。つまり１つ前のカウンタから信号線Ｃｉ
−１にケタ上げ信号“Ｈ”が来て、かつ自分自身がＸｉ
＝“Ｈ”，／Ｘｉ＝“Ｌ”のときケタ上げ信号を信号
線Ｃｉ＝“Ｈ”にすることで伝える。信号線φ_NACA，φ
_NACBの順に各々重ならない正のパルスが伝わるとする
と、スレイブラッチ１４８の値がトランスファゲート１
３１を通してそのままマスタラッチ１４７へ伝わる。次
にＣｉ−１が“Ｌ”ときは、マスタラッチ１４７の値が
トランスファゲート１５２，１４９を通してそのままス
レイブラッチ１４８へ伝わる。つまり信号線Ｃｉ＝
“Ｌ”のときは、信号線Ｘｉ，信号線／Ｘｉは変化しな
い。次に信号線Ｃｉ＝“Ｈ”のときは、スレイブラッチ
１４８からマスタラッチ１４７へは変化ないが、マスタ
ラッチ１４７からスレイブラッチ１４８へはマスタラッ
チ１４７の反転信号がトランスファゲート１５３，１４
７を経てスレイブラッチ１４８へ伝わる。このため次の
信号線φ_NACAへパルスが来たときには、マスタラッチ１
４７のデータが反転し、信号線Ｘｉ，／Ｘｉのデータも
反転する。以上のように、／Ｃｉ−１が“Ｈ”になった
後の信号線φ_NACAに正のパルスが来ると信号線Ｘｉと／
Ｘｉのデータがひっくり変える（図３５にはタイミング
図を示した。ｔ_oを初期状態，ｔ₁でＣｉ−１が“Ｈ”
となったとすると、ｔ₂でＸｉが“Ｌ”→“Ｈ”に変わ
る）。

【００７１】以上のようにして、行アドレスのカウント
動作を行う。なお、ノーマル行アドレスカウンタ１０７
の最下位行アドレスＸ０，／Ｘ０にデータを出力するビ
ットでは、Ｃｉ−１は常に“Ｈ”としている。先読み行
アドレスカウンタ１０８については、信号線φ_NACA，φ
_NACBに正のパルスを出すタイミングや信号線Ｘｉ，／Ｘ
ｉが先読み行デコーダ１０９へつながっている点が異な
るのみで、その他は全くノーマル行アドレスカウンタ１
０７と同じである。

【００７２】なお、実際には先読み行アドレスカウンタ
１０９では、信号線φ_NACAがφ_LACA、信号線φ_NACBがφ
_LACBと名を換えている。

【００７３】図３５に信号線φ_NACA，φ_NACB，φ_LACA，
φ_LACBに正のパルス信号を発生するカウントシフトジェ
ネレータ１１４の回路図を示した。ＮＡＮＤ回路１５
６，１５７はシリアルモードイニシアライズ期間におい
て動作する回路である。このカウントシフトジェネレー
タ１１４はキャリ信号Ｃｉが各カウンタで“Ｈ”のとき
伝搬に時間がかかるため、信号線φ_NACA，φ_NACB，φ
_LACA，φ_LACBの正パルスは信号線φ_A，φ_Bに比べ長く
とっている。図３７にはカウントシフトジェネレータ１
１４のノーマル行アドレスカウンタ１０７に関する信号
線の動きを示した。ノーマル行アドレスカウンタ１０７
は、ブロック０のデータがアクセスされているうちに、
先読み行アドレスカウンタ１０８はブロック１のデータ
がアクセスされているうちに、信号線φ_NACA，φ_NACB，
φ_LACA，φ_LACBでカウント動作している。

【００７４】図３８は行アドレスバッファ２の回路図で
あり、信号線ＳＥ＝“Ｈ”のとき、外部Ｘｉの信号が信
号線Ｘｉ，／Ｘｉに伝わらない。信号線Ｘｉ，／Ｘｉは
行ノーマルアドレスカウンタ１０７によって制御され
る。

【００７５】次に図１１に示した先読み行デコーダ１０
９及びノーマルオンリ行デコーダ１１０の回路１ワード
線分を図３５に示す。実際には、行アドレスはＸ０〜Ｘ
９まであるため１０２４個ある。図のｘには先読み行ア
ドレスカウンタ１０８のデコード信号と図２８の／ＷＢ
０の反転信号の論理積が入る。ｙにはノーマル行アドレ
スカウンタ１０７のデコード信号と／ＷＢ０の反転信号
の論理積が入る。シリアルアクセス時はＳＥ＝“Ｈ”，
／ＳＥ＝“Ｌ”のため右の回路でワード線２２が選択さ
れ、通常のランダムアクセスの時は、左の回路でワード
線２２が選択される。なお、これまで読み出し動作を中
心に述べてきたが、書き込み動作ではセンスアンプ９及
び出力データバッファ１０に変わり、書き込みドライバ
１３ｂ及び書き込みデータバッファ１３ａが動作するの
みで他は同じである。また外部／ＳＥが“Ｈ”のときに
は、従来例で示したランダムアクセス動作が可能であ
る。

【００７６】

【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、アクセスされるデータが格納された
メモリブロックが次のブロックに切り替わるときに、両
方のブロックに存在するワード線を一定期間同時に活性
化するようにしたので、ブロック切り替わり時のデータ
読み出し遅れを低減することができるという効果があ
る。

【００７７】また、アクセスされるデータが格納された
メモリブロックが最終から先頭に切り替わるときに、両
方のブロックに存在するワード線を一定期間同時に活性
化するようにしたので、最終ブロックから先頭ブロック
へのアドレス変化時においても高速なデータ読み出しを
行うことができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例における半導体記憶装置
のブロック構成図である。

【図２】この発明の一実施例における半導体記憶装置
によるシリアルアクセス時のアドレス選択方法を説明す
るための図である。

【図３】従来の一般的な半導体記憶装置おけるシフト
レジスタの構成図、及び階層化されたシフトレジスタの
構成図である。

【図４】シフトレジスタの概略図である。

【図５】カウンタの概略図である。

【図６】読み出し系の１ブロック分の詳細な構成図で
ある。である。

【図７】データバスシフトレジスタの概略図である。

【図８】データバスシフトレジスタ及びトランスファ
ゲートシフトレジスタの動作タイミング図である。

【図９】トランスファゲートシフトレジスタの動作タ
イミング図である。

【図１０】トランスファゲート，センスアンプ・書き
込みドライバ，ブロックワード線シフトレジスタの動作
タイミング図である。

【図１１】ブロック０，１のワード選択関係図であ
る。

【図１２】シリアル・ノーマルコントローラの回路図
である。

【図１３】シリアル・ノーマルコントローラの回路図
である。

【図１４】遅延回路の構成図である。

【図１５】イニシアライズ期間のタイミング図であ
る。

【図１６】シリアル・ノーマルコントローラのタイミ
ング図である。

【図１７】データバスシフトレジスタの構成図であ
る。

【図１８】データバスシフトレジスタの１ビット分の
回路構成図である。

【図１９】データバスシフトレジスタの動作タイミン
グ図である。

【図２０】データバスセレクタのブロック構成図であ
る。

【図２１】Ｙ３Ｙ４Ｙ５Ｙ６デコーダの回路構成図で
ある。

【図２２】セレクトブロック及び出力バッファの回路
構成図である。

【図２３】トランスファゲートシフトジェネレータの
回路構成図である。

【図２４】トランスファゲートシフトレジスタの構成
図である。

【図２５】トランスファゲートシフトレジスタの１ビ
ット分の回路構成図である。

【図２６】Ｙ０Ｙ１Ｙ２デコーダの回路構成図であ
る。

【図２７】トランスファゲートシフトレジスタの動作
タイミング図である。

【図２８】ブロック選択系の回路構成図である。

【図２９】トランスファゲートシスフトジェネレータ
の回路構成図である。

【図３０】ブロックワード線シフトレジスタの１ビッ
ト分の回路図である。

【図３１】ブロック０，１のワード線シフトレジスタ
配線図である。

【図３２】ブロックワード線シフトジェネレータの回
路構成図である。

【図３３】ブロックワード線シフトレジスタの動作タ
イミング図である。

【図３４】カウンタの１ビット分の回路構成図であ
る。

【図３５】カウンタの動作タイミング図である。

【図３６】カウントジェネレータの回路構成図であ
る。

【図３７】カウントジェネレータの動作タイミング図
である。

【図３８】行アドレスバッファの回路構成図である。

【図３９】ブロック０，１のワード線選択回路の構成
図である。

【図４０】従来の半導体記憶装置のブロック構成図で
ある。

【図４１】従来の半導体記憶装置のメモリセル周辺部
を詳細に示したブロック構成図である。

【図４２】図３７のメモリセルの回路構成図である。

【図４３】従来の半導体記憶装置の動作タイミング図
である。

【符号の説明】

１行アドレス入力、２行アドレスバッファ、３行
アドレスデコーダ、４列アドレス入力、５列アドレス
バッファ、６列アドレスデコーダ、７メモリセルア
レイ（ブロック）、８マルチプレクサ、９センスア
ンプ、１０出力データバッファ、１１読み出しデータ
出力、１２書き込みデータ入力、１３ａ入力データ
バッファ、１３ｂ書き込みドライバ、１４チップ選
択入力、１５読み出し・書き込み制御入力、１６読
み出し・書き込み制御回路、１８電源、２０，２１
ビット線、２２，２３ワード線、２５，２６ビット
線負荷、２７，２８トランスファゲート、２９Ｉ／
Ｏ線、４１Ｎチャネルのドライバトランジスタ、４２
アクセストランジスタ、４３負荷抵抗、４４Ｐチ
ャネルトランジスタ、９９データバス、１０１シリ
アル・ノーマルコントローラ、１０２データバスシフ
トレジスタ、１０３トランスファゲートシフトレジス
タ、１０４センスアンプ・書き込みドライバシフトレ
ジスタ、１０５ブロックワード線シフトレジスタ、１
０７ノーマル行アドレスカウンタ、１０８先読み行
アドレスカウンタ、１０９先読み行デコーダ、１１０
ノーマルオンリ行デコーダ、１１１トランスファゲ
ートシフトジェネレータ、１１２センスアンプ・書き
込みドライバシフトジェネレータ、１１３ブロックリ
ード線シフトジェネレータ、１１４行アドレスカウン
トジェネレータ、１１６データバスセレクタ、１１５
遅延回路、１１７，１２６，１３７，１４７マスタ
ラッチ、１１８，１２７，１３８，１４８スレイブラ
ッチ、１２０Ｙ３Ｙ４Ｙ５デコーダ、１２１セレク
ト部、１２２，１２４ＮＡＮＤ回路、１２３，１２５
トランスファゲート、１２８〜１３１トランスファ
ゲート、１３２，１３４，１３５ＮＡＮＤ回路、１３
３論理回路、１３６トランスファゲート、１３９〜
１４４トランスファゲート、１４５，１４６ＮＡＮ
Ｄ回路、１４９〜１５４トランスファゲート、１５５
ＮＯＲ回路、１５６，１５７ＮＡＮＤ回路。

フロントページの続き (72)発明者西村安正伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者穴見健治伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルアレイからなるメモリ
ブロックを有し、該メモリブロックの中から所定のもの
に接続されたワード線を順次活性化することによりメモ
リセルを順次選択してアクセスを行う半導体記憶装置に
おいて、ｎ番目のブロックから（ｎ＋１）番目のブロックへアク
セスが遷移する際に、ｎ番目のブロックに接続されたワ
ード線と（ｎ＋１）番目のブロックに接続されたワード
線とが一定期間同時に活性化されることを特徴とする半
導体記憶装置。
【請求項２】ｎビットのシフトレジスタを備えた半導
体記憶装置において、少なくとも第ｉビットのスレイブラッチのデータ出力を
第（ｉ＋１）ビットのマスターラッチに入力する手段
と、１〜ｎビットの各スレイブラッチのデータ出力を次ビッ
トのマスターラッチへ入力する手段と、１〜ｎビットの各マスターラッチのデータを同ビットの
スレイブラッチへ入力する手段とを備えたことを特徴と
する半導体記憶装置。
【請求項３】複数のメモリセルアレイからなるメモリ
ブロックの中から所定のものに接続されたワード線を順
次活性化することにより上記メモリブロック内のメモリ
セルを順次選択してアクセスを行う半導体記憶装置にお
いて、１つのブロックに行アドレス選択手段を２系統備え、最
終番目のブロックから先頭番目のブロックへアクセスが
遷移する際に、最終番目のブロックに接続されたワード
線と先頭番目に接続されたワード線とが一定期間同時に
活性化されることを特徴とする半導体記憶装置。
【請求項４】ランダムアクセス及びシリアルアクセス
可能な半導体記憶装置において、複数のメモリセルアレイからなるメモリブロックを有
し、上記メモリブロックのうちの所定の１ブロックに、ラン
ダムアクセス用のワード線選択回路と、シリアルアクセ
ス用のワード線選択回路とが設けられていることを特徴
とする半導体記憶装置。