JP3405663B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期型の半導体記
憶装置に係り、特に複数のデータバスを用いて複数のア
ドレスに対するデータを並列に処理する半導体記憶装置
に関するもので、例えばＳＲＡＭ（スタティック型メモ
リ）などに使用されるものである。

【０００２】

【従来の技術】従来のＳＲＡＭにおいて、通常の同期動
作モードのみをサポートすればよい場合には、外部クロ
ック入力のアップエッジ（立上がり）のみに同期させて
１つの入出力端子当り１ビットのデータをメモリセルか
ら読み出したり書き込んだりすればよい。

【０００３】この場合、メモリセルアレイのセル部とカ
ラムトランスファーゲート（セルアレイのカラム選択を
行うためにカラムアドレスデコーダの出力により制御さ
れるカラムスイッチ）のレイアウトは、図６に示すよう
に、隣り合う２つのセルに対応する領域に２つのカラム
トランスファーゲート（ＭＯＳトランジスタからなる）
が形成されている。

【０００４】ここで、７１は半導体基板基板（あるいは
ウエル領域）の不純物拡散層（ＭＯＳトランジスタのド
レイン領域あるいはソース領域）、７２はゲート配線
（例えばポリシリコン配線）、７３はセルに接続されて
いるビット線Ｂｉｔ１，Ｂｉｔ２、Ｂｉｔ３，Ｂｉｔ４
あるいは／Ｂｉｔ１，／Ｂｉｔ２、／Ｂｉｔ３，／Ｂｉ
ｔ４と前記不純物拡散層からなるドレイン領域あるいは
ソース領域とのコンタクト部、７４は２つの隣り合う２
つのＭＯＳトランジスタドレイン共通領域あるいはソー
ス共通領域と共通ビット線Ｂｉｔ１，２あるいはＢｉｔ
３，４あるいは／Ｂｉｔ１，２あるいは／Ｂｉｔ３，４
とのコンタクト部である。

【０００５】即ち、セル（Cell1 、Cell2 、Cell3 、Ce
ll4 ）部とカラムトランスファーゲート部とのレイアウ
ト集積度がほぼ２：１になることから、隣り合う２つの
セル（Cell1 、Cell2 ）、（Cell3 、Cell4 ）にそれぞ
れ対応する領域にそれぞれ２つのカラムトランスファー
ゲートを形成すれば、２セルのデータのマルチプレクス
をすることを考慮した場合に高集積度を実現できる。

【０００６】一方、近年、半導体メモリの高速動作方式
の１つとして、バーストモード動作が提案されている。
バーストモード動作とは、バーストモード期間中は、外
部から取り込まれるアドレス信号に基づいてクロック信
号に同期してチップ内部でバーストアドレスを自己発生
して読み出し／書き込みを行う動作である。

【０００７】前記バーストアドレスの発生の仕方は、１
ビットまたは２ビットのバーストアドレス信号により一
定の規則性（リニアモードあるいはインターリーブモー
ド）にしたがって連続したアドレスを発生するものであ
り、バーストアドレス信号以外は固定である。

【０００８】上記リニアモードあるいはインターリーブ
モードは、いずれも、バーストアドレス信号の下位ビッ
トの値が０，１，０，１…（または、１，０，１，０
…）と繰り返すものであり、同じ値が繰り返すことはな
い。

【０００９】例えばバーストアドレス信号として２ビッ
トＡ１、Ａ０が与えられているとすると、前記リニアバ
ーストの時には、バーストスタートアドレスから順番に
インクリメントするように進行する。即ち、スタートア
ドレスＡ１、Ａ０が（０，０）の時、（０，０）→
（０，１）→（１，０）→（１，１）と内部バーストア
ドレスが進行する。

【００１０】なお、バーストアドレスは、切り換えのス
ピードが要求されるので、メモリセルのカラムアドレス
が割り当てられることが多い。この理由は、カラムアド
レス信号のデコードは、セルのワード線選択を行うため
のロウ系のデコードより高速化できるからである。そこ
で、以後の説明および図面中では、前記バーストアドレ
スビットＡ１、Ａ０をカラムアドレスビットＹ１、Ｙ０
で表わすものとする。

【００１１】一方、前記バーストモード動作の１つの形
式として、外部クロック入力のアップエッジ（立上が
り）とダウンエッジ（立下がり）に同期してデータの読
み出し／書き込みを行うダブルデータレート（Double D
ata Rate；ＤＤＲ）方式のＳＲＡＭが提案されている。

【００１２】このＤＤＲ方式のＳＲＡＭは、内部動作速
度は特に高速化することなく、Ｉ／Ｏバッファの部分の
みで外部クロック入力のアップエッジ／ダウンエッジ両
方に同期させて読み出したり書き込んだりすることによ
り、メモリ外部から見ると、メモリ内部が倍速で動いて
いる（２倍のデータの読み出し／書き込みを行う）よう
にするものである。

【００１３】従って、ＤＤＲ方式のＳＲＡＭを実現する
ためには、メモリ内部のデータバスを倍にしておき、バ
ーストスタートアドレスとそれに連続する次のアドレス
で指定されるセルに対して同時選択をして書き込み／読
み出しをさせる必要がある。

【００１４】換言すれば、ＤＤＲ方式のＳＲＡＭは、複
数のデータバスを用いて複数のアドレスに対するデータ
を並列に処理する方式であり、メモリセルへの実際の書
き込み動作などの内部動作自体は外部クロック入力と同
じ速度（周波数）で行うが、一度に２アドレス分のデー
タを並列に処理することによりデータ転送速度を２倍に
高めるものである。

【００１５】ところで、ＤＤＲ方式のＳＲＡＭを実現す
る際、図６に示したような従来のＳＲＡＭにおけるカラ
ムトランスファーゲートの構成をそのまま採用し、カラ
ムアドレスビットＹ１、Ｙ０で選択される連続する４ア
ドレスのうちの隣り合う２つのセル（Cell1 、Cell2 ）
に対応するカラムトランスファーゲートの各一端を共通
に接続し、隣り合う２つのセル（Cell3 、Cell4 ）に対
応するカラムトランスファーゲートの各一端を共通に接
続した場合には、隣り合う２ビット分の各カラムトラン
スファーゲートが同時に開いてしまうと、データの衝突
が起きてしまう。

【００１６】それを避けるため、従来、図７または図８
に示すような構成が考えられている。 図７の構成は、
隣り合う２つのセルに対応する領域に２つのカラムトラ
ンスファーゲートが形成されており、カラムアドレスビ
ットＹ１、Ｙ０で選択される連続する４アドレスのうち
の隣り合う２つのセル（Cell2 、Cell3 ）のビット線対
同志をクロスさせ、２つのセル（Cell1 、Cell3 ）に対
応するカラムトランスファーゲートの各一端を共通に接
続し、２つのセル（Cell2 、Cell4 ）に対応するカラム
トランスファーゲートの各一端を共通に接続したもので
ある。なお、８１はＭＯＳトランジスタのドレイン共通
領域あるいはソース共通領域と共通ビット線Ｂｉｔ１，
３あるいは２，４あるいは／Ｂｉｔ１，３あるいは／Ｂ
ｉｔ２，４とのコンタクト部であり、その他の図６中と
同一部分には同一符号を付している。

【００１７】このような構成は、隣り合う２つの（Cell
2 、Cell3 ）のビット線対（Ｂｉｔ２，／Ｂｉｔ２），
（Ｂｉｔ３，／Ｂｉｔ３）同志をクロスさせるための領
域が必要になるので、集積度が下がる。

【００１８】また、図８の構成は、１つのセルの領域に
１つのカラムトランスファーゲートの領域を対応させ、
カラムアドレスビットＹ１、Ｙ０で選択される連続する
４アドレスのうちの２つのセル（Cell1 、Cell3 ）に対
応するカラムトランスファーゲートの各一端を共通に接
続し、２つのセル（Cell2 、Cell4 ）に対応するカラム
トランスファーゲートの各一端を共通に接続したもので
ある。なお、９１はＭＯＳトランジスタのドレイン領域
あるいはソース領域と共通ビット線Ｂｉｔ１，３あるい
は２，４あるいは／Ｂｉｔ１，３あるいは／Ｂｉｔ２，
４とのコンタクト部であり、その他の図６中と同一部分
には同一符号を付している。

【００１９】このような構成は、２つのセル（Cell2 、
Cell3 ）のビット線対同志をクロスさせる必要はない
が、カラムトランスファーゲートの拡散層７１がセルピ
ッチでレイアウトされなければならないので、やはり集
積度が落ちる。

【００２０】図９は、前記カラムトランスファーゲート
のレイアウトとして例えば図７や図８に示したように構
成を採用した場合におけるセル部、カラムトランスファ
ーゲート、センスアンプ、データ書き込み回路の一部を
取り出して接続関係を概略的に示すとともに信号の流れ
を示している。

【００２１】セル部においては、行または列方向におい
てバーストアドレスビットＹ１、Ｙ０で選択される連続
する４カラムが繰り返し、バーストアドレスビットＹ
１、Ｙ０より１つ上位のカラムアドレスビットＹ２が
“０”の時に選択対象となる４カラムと、カラムアドレ
スビットＹ２が“１”の時に選択対象となる４カラムと
が交互に繰り返す。

【００２２】そして、前記カラムアドレスビットＹ２が
“０”の時に選択対象となる４カラムとカラムアドレス
ビットＹ２が“１”の時に選択対象となる４カラムとの
隣り合う１組（連続する８カラム）を単位として、前記
カラムトランスファーゲートの共通に接続出力側にセン
スアンプＳ／Ａおよびデータ書き込み回路Ｄｉｎが設け
られている。

【００２３】即ち、前記メモリセル群における行または
列方向配列順位の（４Ｎ＋１）（但し、Ｎは０以上の整
数）番目のセルに対応するカラムトランスファゲートＴ
Ｇおよび（４Ｎ＋３）番目のセルに対応するカラムトラ
ンスファゲートＴＧに共通に第１のデータバスＤＢ１が
接続されており、この第１のデータバスＤＢ１を介して
前記セルからの読み出しデータを増幅するセンスアンプ
Ｓ／Ａおよび前記メモリセルにデータ書き込みを行うデ
ータ書き込み回路Ｄｉｎが接続されている。

【００２４】また、前記メモリセル群における行または
列方向配列順位の（４Ｎ＋２）番目のセルに対応するカ
ラムトランスファゲートおよび（４Ｎ＋４）番目のセル
に対応するカラムトランスファゲートに共通に第２のデ
ータバスＤＢ２が接続されており、この第２のデータバ
スＤＢ２を介して前記セルからの読み出しデータを増幅
するセンスアンプＳ／Ａおよび前記メモリセルにデータ
書き込みを行うデータ書き込み回路Ｄｉｎが接続されて
いる。

【００２５】そして、前記カラムアドレスビットＹ２よ
り１つ上位のカラムアドレスビットＹ３が“０”の時に
選択対象となる連続する８カラムとカラムアドレスビッ
トＹ３が“１”の時に選択対象となる連続する８カラム
とが交互に繰り返す。この場合、カラムアドレスとセル
部の物理的なセルアドレス１〜１６とは、そのまま対応
している。

【００２６】しかし、図９の構成は、共通に接続された
カラムトランスファーゲートの出力信号をセンスアンプ
Ｓ／Ａに入力する部分、書き込みデータをカラムトラン
スファーゲートに入力する部分は、結線のレイアウトが
複雑になるという問題が生じる。

【００２７】さらに、隣り合う２ビットのセルに対応す
るカラムトランスファーゲートを同時に開ける動作のた
めに選ばれた２本のビット線間で信号の干渉が発生し、
読み出し／書き込み動作が遅くなる要因になる。

【００２８】例えば図７、図８に示した構成例では、ス
タートアドレスビットＹ１、Ｙ０の組み合わせが次の３
通りの場合に隣り合う２つのセルが同時に選ばれる。即
ち、Ｙ１、Ｙ０が（０，０）の場合には隣り合う２つの
セルCELL1 、CELL2 が同時に選ばれ、Ｙ１、Ｙ０が
（０，１）の場合には隣り合う２つのセルCELL2 、CELL
3が同時に選ばれ、Ｙ１、Ｙ０が（１，０）の場合には
隣り合う２つのセルCELL3、CELL4 が同時に選ばれる。

【００２９】この際、ビット線間の信号の干渉を回避す
るため、上記３通りの場合にそれぞれ対応して、ビット
線をクロスさせたり、あるいは、隣接セルのビット線間
にシールド線を挟んだりしなければならなくなる可能性
があり、いずれの場合も、レイアウトの集積度が低下し
てしまう。

【００３０】

【発明が解決しようとする課題】上記したように従来の
同期型ＳＲＡＭは、ＤＤＲ方式の動作モードにおいて隣
り合う２ビット分の各カラムトランスファーゲートが同
時に開いてしまうと、２ビット分のデータの衝突が発生
するという問題があった。

【００３１】本発明は上記の問題点を解決すべくなされ
たもので、複数のデータバスを用いて複数のアドレスに
対するデータを並列に処理するＤＤＲ方式の動作モード
を採用する際、カラムトランスファーゲート回りのパタ
ーンレイアウトの集積度を損なうことなく、同時に選ば
れる隣接セルに接続されているビット線間の信号の干渉
を抑えるためのレイアウト的な対策を軽減あるいは不要
とし得る半導体記憶装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、複数のワード線およびビット線の各交点に対応
してメモリセルが２次元の行列状に配置されたメモリセ
ル群と、一部にバーストアドレスを含むアドレス信号に
応じて前記メモリセル群のメモリセルを選択するメモリ
セル選択回路と、前記メモリセル選択回路に含まれ、前
記メモリセル群のカラムを選択するためのカラムトラン
スファーゲート群と、前記メモリセル群における行また
は列方向配列順位の（４Ｎ＋２）（但し、Ｎは０以上の
整数）番目のセルを指定するバーストアドレスの時に
（４Ｎ＋３）番目のセルを選択し、（４Ｎ＋３）番目の
セルを指定するバーストアドレスの時に（４Ｎ＋２）番
目のセルを選択するように、前記アドレス信号とそれに
より選択されるメモリセルとの対応関係を変更すること
で、前記アドレス信号のうちのカラムアドレス信号によ
り選択されるメモリセルの物理アドレスにスクランブル
をかけるアドレス変更手段と、前記メモリセル群におけ
る行または列方向配列順位の（４Ｎ＋１）番目のセルに
対応するカラムトランスファーゲートおよび（４Ｎ＋
２）番目のセルに対応するカラムトランスファーゲート
に共通に接続された第１のデータバスと、前記メモリセ
ル群における行または列方向配列順位の（４Ｎ＋３）番
目のセルに対応するカラムトランスファーゲートおよび
（４Ｎ＋４）番目のセルに対応するカラムトランスファ
ーゲートに共通に接続された第２のデータバスと、前記
各データバスにそれぞれ接続され、前記メモリセルから
の読み出しデータを増幅するセンスアンプおよび前記メ
モリセルにデータ書き込みを行うデータ書き込み回路と
を具備することを特徴とする。

【００３３】第２の発明の半導体記憶装置は、複数のワ
ード線およびビット線の各交点に対応してメモリセルが
２次元の行列状に配置されたメモリセル群と、一部にバ
ーストアドレスを含むアドレス信号に応じて前記メモリ
セル群のメモリセルを選択するメモリセル選択回路と、
前記メモリセル選択回路に含まれ、前記メモリセル群の
カラムを選択するためのカラムトランスファーゲート群
と、前記メモリセル群における行または列方向配列順位
の（８Ｎ＋奇数）（但し、Ｎは０以上の整数）番目のセ
ルを指定するバーストアドレスの時に（８Ｎ＋１）〜
（８Ｎ＋４）番目のセルを選択し、（８Ｎ＋偶数）番目
のセルを指定するバーストアドレスの時に（８Ｎ＋５）
〜（８Ｎ＋８）番目のセルを選択するように、前記アド
レス信号とそれにより選択されるメモリセルとの対応関
係を変更することで、前記アドレス信号のうちのカラム
アドレス信号により選択されるメモリセルの物理アドレ
スにスクランブルをかけるアドレス変更手段と、前記メ
モリセル群における行または列方向配列順位の（８Ｎ＋
１）〜（８Ｎ＋４）番目のセルにそれぞれ対応するカラ
ムトランスファーゲートに共通に接続された第１のデー
タバスと、前記メモリセル群における行または列方向配
列順位の（８Ｎ＋５）〜（８Ｎ＋８）番目のセルにそれ
ぞれ対応するカラムトランスファーゲートに共通に接続
された第２のデータバスと、前記各データバスにそれぞ
れ接続され、前記メモリセルからの読み出しデータを増
幅するセンスアンプおよび前記メモリセルにデータ書き
込みを行うデータ書き込み回路とを具備することを特徴
とする。

【００３４】

【００３５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、第１の実施の形態
に係る同期型ＳＲＡＭの全体的構成を概略的に示す。図
１において、１０はメモリセルアレイ、１１はアドレス
レジスタ、１２はアドレスデコーダ、１３は行選択回
路、１４は列選択回路、１７はセンスアンプ・データ書
き込み回路、１８はデータ入出力回路、１９はバースト
アドレス発生用のバーストカウンタである。

【００３６】前記列選択回路１４は、列デコーダ（図示
せず）およびそのデコード出力によりスイッチ制御され
てセルアレイのカラム選択を行うためにカラムトランス
ファーゲート（図示せず）を含む。

【００３７】なお、前記メモリセルアレイ１０は、複数
のワード線およびビット線の各交点に対応してメモリセ
ルが２次元の行列（マトリクス）状に配置されたメモリ
セル群からなる。上記メモリセルは、一対の記憶ノード
に相補的なデータを記憶し、データ線対との間でデータ
の授受を行うするスタティック型メモリセルである。

【００３８】なお、このＳＲＡＭは、例えば３個の外部
端子２１〜２３から入力する３つの制御信号がコマンド
デコーダ２０によりデコードされて動作モードが制御さ
れるように構成されている。例えば第１の制御信号STAR
T/STOPの論理レベルに応じてバースト動作の開始／停止
が制御され、第２の制御信号READ/WRITEの論理レベルに
応じて読み出し／書き込み動作が制御され、第３の制御
信号DOUBLE/SINGLE の論理レベルに応じてＤＤＲ方式の
動作モード／従来のシングルデータレート（Single Dat
a Rate；ＳＤＲ）方式の動作モードが選択指定される。

【００３９】図２は、図１中のメモリセルアレイ１０の
一部のセル部に対応するカラムトランスファーゲートＴ
Ｇ、センスアンプＳ／Ａ、データ書き込み回路Ｄｉｎの
接続関係を概略的に示すとともに信号の流れを示してい
る。

【００４０】セル部においては、行または列方向におい
てバーストアドレスビットＹ１、Ｙ０で選択される連続
する４カラムが繰り返し、バーストアドレスビットＹ
１、Ｙ０より１つ上位のカラムアドレスビットＹ２が
“０”の時に選択対象となる４カラムとカラムアドレス
ビットＹ２が“１”の時に選択対象となる４カラムとが
交互に繰り返す。

【００４１】そして、前記カラムアドレスビットＹ２よ
り１つ上位のカラムアドレスビットＹ３が“０”の時に
選択対象となる連続する８カラムとカラムアドレスビッ
トＹ３が“１”の時に選択対象となる連続する８カラム
とが交互に繰り返す。

【００４２】前記カラムアドレスビットＹ２が“０”の
時に選択対象となる４カラムおよびこれと隣り合うカラ
ムアドレスビットＹ２が“１”の時に選択対象となる４
カラムの計８カラムを単位として、物理的な配置上の
（４Ｎ＋１）（Ｎは０以上の整数）番目のセル、（４Ｎ
＋２）番目のセルにそれぞれ対応して接続されているカ
ラムトランスファーゲートＴＧの各一端が第１のデータ
バスＤＢ１に接続されている。

【００４３】同様に、物理的な配置上の（４Ｎ＋３）番
目のセル、（４Ｎ＋４）番目のセルにそれぞれ対応して
接続されているカラムトランスファーゲートＴＧの各一
端が第２のデータバスＤＢ２に接続されている。

【００４４】そして、前記第１のデータバスＤＢ１に、
センスアンプＳ／Ａおよびデータ書き込み回路Ｄｉｎが
接続されている。また、前記第２のデータバスＤＢ２に
も、センスアンプＳ／Ａおよびデータ書き込み回路Ｄｉ
ｎが接続されている。

【００４５】この場合、前記カラムアドレスビットＹ３
により選択制御される連続する８カラムを単位として、
センスアンプＳ／Ａの切り換え、データ書き込み回路Ｄ
ｉｎの活性／非活性状態が前記カラムアドレスビットＹ
３により制御される。

【００４６】即ち、ある連続する８カラムに対応するセ
ンスアンプの切り換え、データ書き込み回路の活性／非
活性状態がＹ３＝０の時に制御されるものとすると、そ
の隣りの連続する８カラムに対応するセンスアンプＳ／
Ａの切り換え、データ書き込み回路Ｄｉｎの活性／非活
性状態はＹ３＝１の時に制御される。

【００４７】図３は、図２中のカラムトランスファーゲ
ート回りのレイアウトの一例を示している。ここで、Ｓ
ＲＡＭセルの構成の一例は、周知の通り、センス駆動用
のＮＭＯＳトランジスタ対と、負荷用のＰＭＯＳトラン
ジスタ対と、データトランスファーゲート用のＮＭＯＳ
トランジスタ対とからなる。

【００４８】また、３１は半導体基板基板（あるいはウ
エル領域）の不純物拡散層（カラムトランスファーゲー
ト用のＭＯＳトランジスタのドレイン領域あるいはソー
ス領域）、３２は前記ＭＯＳトランジスタのゲート配線
（例えばポリシリコン配線）、３３はセルに接続されて
いるビット線Ｂｉｔ１，Ｂｉｔ２、Ｂｉｔ３，Ｂｉｔ４
あるいは／Ｂｉｔ１，／Ｂｉｔ２、／Ｂｉｔ３，／Ｂｉ
ｔ４と前記不純物拡散層からなるドレイン領域あるいは
ソース領域とのコンタクト部、３４は２つの隣り合う２
つのＭＯＳトランジスタドレイン共通領域あるいはソー
ス共通領域と共通ビット線Ｂｉｔ１，３あるいはＢｉｔ
２，４あるいは／Ｂｉｔ１，３あるいは／Ｂｉｔ２，４
とのコンタクト部である。

【００４９】このレイアウトにおいては、セル（Cell1
、Cell2 、Cell3 、Cell4 ）部とカラムトランスファ
ーゲート部とのレイアウト集積度がほぼ２：１になるこ
とから、隣り合う２つのセル（Cell1 、Cell3 ）、（Ce
ll2 、Cell4 ）にそれぞれ対応する領域にそれぞれ２つ
のカラムトランスファーゲートを形成し、２つのセル
（Cell1 、Cell3 ）に対応するカラムトランスファーゲ
ートの各一端を共通に接続して共通ビット線Ｂｉｔ１，
３あるいは／Ｂｉｔ１，３に接続し、２つのセル（Cell
2 、Cell4 ）に対応するカラムトランスファーゲートの
各一端を共通に接続して共通ビット線Ｂｉｔ２，４ある
いは／Ｂｉｔ２，４に接続している。

【００５０】しかも、バーストアドレスビット（カラム
アドレスビット）Ｙ１、Ｙ０で選択される連続する４ア
ドレスのうちの隣り合う２つのセル（Cell2 、Cell3 ）
を選択指定するアドレスと上記２つのセル（Cell2 、Ce
ll3 ）との対応関係を入れ替えるようにメモリセルアレ
イの物理アドレスにスクランブルをかけている。

【００５１】その具体的な手段としては、カラムアドレ
スをデコードしてカラムトランスファーゲートをスイッ
チ制御するための列選択回路（図１の１４）の列デコー
ダの出力配線（カラムトランスファーゲートのゲートに
連なる配線）の一部をクロスさせたり、アドレス変換回
路（図示せず）によりバーストカウンタの出力であるバ
ーストアドレスに対してアドレス変換処理を行ってい
る。

【００５２】次に、上記図１乃至図３の構成のＳＲＡＭ
におけるＤＤＲ方式の動作モードを簡単に説明する。ア
ドレスレジスタ１１は、メモリチップ外部から入力され
るクロック信号（外部クロック入力）ＣＫの立上がりに
同期してメモリチップ外部から入力されるアドレス信号
を取り込む。

【００５３】バーストカウンタ１９は、前記アドレスレ
ジスタ１１に取り込まれたアドレス信号に基づいて一定
の規則性にしたがって連続した２アドレス（バーストア
ドレス）を指定するためのバーストアドレス信号を発生
する。

【００５４】アドレスデコーダ１２は、アドレスレジス
タ１１からのアドレス信号（第１のアドレス信号）およ
びバーストカウンタ１９からのバーストアドレス信号
（第２のアドレス信号）をデコードする。

【００５５】これにより、メモリセルアレイ１０は、前
記バーストアドレス信号に対応する連続した２つのアド
レスに対応する２つのメモリセルが同時に選択され、こ
の２つのメモリセルから同時にデータが読み出される。

【００５６】この場合、本例では、バーストアドレス信
号と２つのセル（Cell2 、Cell3 ）との対応関係を入れ
替えているので、隣り合った２つのメモリセルセルが同
時に選ばれることがなく、隣り合っていない２つのメモ
リセルから同時に読み出されたデータがそれぞれ異なる
データバス（図２中の第１のデータバスＤＢ１、第２の
データバスＤＢ２）へ出力される。

【００５７】なお、メモリセルアレイ１０と前記第１の
データバスＤＢ１、第２のデータバスＤＢ２との接続関
係は、アドレス信号のうちの最下位ビット（つまり、バ
ーストアドレス信号の下位ビットＹ０）の値が“０”の
時に選択されるメモリセル／最下位ビットの値が“１”
の時に選択されるメモリセルに応じて、本例では前記第
１のデータバスＤＢ１／第２のデータバスＤＢ２へデー
タを出力するように構成されている。

【００５８】従って、ＤＤＲ方式の動作モードにおい
て、連続した２アドレスに対応するメモリセルが同時に
選択された場合には、必ず、互いに異なるデータバスに
接続されているので、データバス上でデータが衝突する
ことはない。

【００５９】上記したように２本のデータバスに読み出
された２アドレス分のデータは、それぞれセンスアンプ
・データ書き込み回路１７のセンスアンプＳ／Ａで増幅
された後に、外部クロック入力ＣＫの立上がりに同期し
て異なるレジスタ回路（図示せず）に取り込まれ、さら
に、それぞれ異なるクロック信号ＣＫ１、ＣＫ２に同期
して対応するトランスファゲート（図示せず）から順番
にデータ入出力回路１８の出力バッファ回路を経てメモ
リチップ外部へと出力される。

【００６０】即ち、上記第１の実施の形態に係る同期型
ＳＲＡＭによれば、バーストアドレスビット（カラムア
ドレスビット）Ｙ１、Ｙ０で選択される連続する４アド
レスのうちの隣り合う２つのセル（Cell2 、Cell3 ）を
選択指定するアドレスと上記２つのセル（Cell2 、Cell
3 ）との対応関係を入れ替えている。

【００６１】これにより、カラムトランスファーゲート
回りのパターンレイアウトを図６に示した従来例と同様
に容易に実現することが可能になり、図７に示したよう
なセル部とカラムトランスファーゲート部との間のビッ
ト線をクロスさせる（集積度を損なう）ことを避けるこ
とができる。

【００６２】また、同時に選ばれる連続した２ビットの
セルの組合せ、即ち、(Cell1,Cell2) 、(Cell2,Cell3)
、(Cell3,Cell4) 、(Cell4,Cell1) の中で隣り合うの
は、図３に示したように、(Cell2,Cell3) のみである。

【００６３】従って、同時に選ばれる隣接セルに接続さ
れているビット線間の信号の干渉を抑えるためのレイア
ウト的な対策を軽減できる。この対策の具体例として、
図４中に示すように、前記２つのセルCell2 、Cell3 の
ビット線間にシールド線４１を挟み、これに接地電位Ｖ
ssを与えることが挙げられる。なお、図４において、図
３中と同一部分には同一符号を付している。

【００６４】前記シールド線４１は、ビット線Ｂｉｔ
２、Ｂｉｔ３、／Ｂｉｔ２、／Ｂｉｔ３と同一配線層の
例えば第１層アルミニウムを用いて実現すれば、カラム
トランスファゲート回りのパターンレイアウトの集積度
はそれほど損なわれずに済む。

【００６５】図５は、本発明の第２の実施の形態に係る
ＳＲＡＭにおけるメモリセルアレイの一部のセル部に対
応するカラムトランスファーゲート、センスアンプ、デ
ータ書き込み回路の接続関係を概略的に示すとともに信
号の流れを示している。

【００６６】第２の実施の形態は、前記第１の実施の形
態と比べて、カラムアドレスとセルの物理アドレスとの
対応関係、これに伴って、カラムトランスファーゲート
とデータバスとの接続関係、センスアンプの切り換えお
よびデータ書き込み回路の活性／非活性状態の切り換え
制御、隣接セルのビット線間の信号の干渉を抑えるため
のシールド線が省略可能である点などが異なり、その他
は同じであるので、図２中と同一部分には同一符号を付
している。

【００６７】即ち、メモリセル群における行方向配列順
位の（８Ｎ＋奇数）（但し、Ｎは０以上の整数）番目の
セルを指定するバーストアドレスの時に（８Ｎ＋１）〜
（８Ｎ＋４）番目のセルを選択し、（８Ｎ＋偶数）番目
のセルを指定するバーストアドレスの時に（８Ｎ＋５）
〜（８Ｎ＋８）番目のセルを選択するように、カラムア
ドレスとセルの物理アドレスとの対応関係が変更されて
いる。

【００６８】そして、前記（８Ｎ＋１）〜（８Ｎ＋４）
番目のセルにそれぞれ対応するカラムトランスファゲー
トＴＧに共通に第１のデータバスＤＢ１が接続され、前
記（８Ｎ＋５）〜（８Ｎ＋８）番目のセルにそれぞれ対
応するカラムトランスファゲートＴＧに共通に第２のデ
ータバスＤＢ２が接続されている。

【００６９】さらに、センスアンプＳ／Ａの切り換えお
よびデータ書き込み回路Ｄｉｎの活性／非活性状態の切
り換え制御を行うために、カラムアドレスビットＹ３と
バーストアドレスの下位ビットＹ０との組み合わせを使
用する（つまり、バーストアドレスビットに切り換え制
御機能を割り当てる）。

【００７０】このような構成により、カラムトランスフ
ァーゲートＴＧからセンスアンプＳ／Ａ、またはデータ
書き込み回路ＤｉｎからカラムトランスファーゲートＴ
Ｇへの接続部分のパターンレイアウトを簡単にすること
ができる。

【００７１】また、ＤＤＲ動作モード時に同時に選ばれ
る２ビットのセルが隣り合う状態になることを防止でき
るので、ビット線間の信号の干渉を防ぐためのシールド
線を設けたり、ビット線をクロスさせる必要は全くなく
なる。

【００７２】また、ＤＤＲ動作モード時に同時に選ばれ
る２ビットのセルからの読み出しデータは異なるセンス
アンプに接続されて読み出されるようになるので、同時
に選ばれる２ビットのデータの衝突が発生することはな
い。

【００７３】上記第２の実施の形態に係る同期型ＳＲＡ
Ｍによれば、カラムトランスファーゲートからセンスア
ンプまたはデータ書き込み回路からカラムトランスファ
ーゲートへの接続部分のパターンレイアウトが第１の実
施の形態よりも簡単になり、また、同時に選ばれる２セ
ルのビット線間干渉の問題から解放される。

【００７４】上記したような本発明のいずれの実施の形
態にも共通して言えることは、バーストアドレスにより
選択されるメモリ物理アドレスにスクランブルをかける
ことによりカラムトランスファーゲート回りのパターン
レイアウトを容易にでき、しかも、同時に選ばれる２セ
ル間のビット線干渉による影響を考慮した時に有効であ
る。

【００７５】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、複数のデータバスを用いて複数のアドレスに
対するデータを並列に処理するＤＤＲ方式の動作モード
を採用する際、カラムトランスファーゲート回りのパタ
ーンレイアウトの集積度を損なうことなく、同時に選ば
れる隣接セルに接続されているビット線間の信号の干渉
を抑えるためのレイアウト的な対策を軽減あるいは不要
とすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る同期型ＳＲＡ
Ｍの全体的な構成を概略的に示すブロック図。

【図２】図１中のメモリセルアレイの一部のセル部に対
応するカラムトランスファーゲート、センスアンプ、デ
ータ書き込み回路の接続関係を概略的に示す図。

【図３】図２中のカラムトランスファーゲート回りのパ
ターンレイアウトの一例を示す図。

【図４】図２中のカラムトランスファーゲート回りのパ
ターンレイアウトの他の例を示す図。

【図５】本発明の第２の実施の形態に係る同期型ＳＲＡ
Ｍにおけるセル部、カラムトランスファーゲート、セン
スアンプ、データ書き込み回路の一部を取り出して接続
関係を概略的に示す図。

【図６】従来例１のＳＲＡＭにおけるカラムトランスフ
ァーゲート回りのパターンレイアウトの一例を示す図。

【図７】従来考えられている同期型ＳＲＡＭにおけるカ
ラムトランスファーゲート回りのパターンレイアウトの
一例を示す図。

【図８】従来考えられている同期型ＳＲＡＭにおけるカ
ラムトランスファーゲート回りのパターンレイアウトの
他の例を示す図。

【図９】図７または図８に示した構成を採用した場合に
おけるセル部、カラムトランスファーゲート、センスア
ンプ、データ書き込み回路の一部を取り出して接続関係
を概略的に示す図。

【符号の説明】

１０…メモリセルアレイ、 １１…アドレスレジスタ、 １２…アドレスデコーダ、 １３…行選択回路（ロウデコーダ）、 １４…列選択回路、 １７…センスアンプ・データ書き込み回路、 １８…データ入出力回路、 １９…バーストカウンタ、 ２０…コマンドデコーダ、 ２１〜２３…外部端子、 ＤＢ１…第１のデータバス、 ＤＢ２…第２のデータバス。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線およびビット線の各交点
   に対応してメモリセルが２次元の行列状に配置されたメ
   モリセル群と、 一部にバーストアドレスを含むアドレス信号に応じて前
   記メモリセル群のメモリセルを選択するメモリセル選択
   回路と、 前記メモリセル選択回路に含まれ、前記メモリセル群の
   カラムを選択するためのカラムトランスファーゲート群
   と、前記メモリセル群における行または列方向配列順位の
   （４Ｎ＋２）（但し、Ｎは０以上の整数）番目のセルを
   指定するバーストアドレスの時に（４Ｎ＋３）番目のセ
   ルを選択し、（４Ｎ＋３）番目のセルを指定するバース
   トアドレスの時に（４Ｎ＋２）番目のセルを選択するよ
   うに、前記アドレス信号とそれにより選択されるメモリ
   セルとの対応関係を変更することで、前記アドレス信号
   のうちのカラムアドレス信号により選択されるメモリセ
   ルの物理アドレスにスクランブルをかけるアドレス変更
   手段と、 前記メモリセル群における行または列方向配列順位の
   （４Ｎ＋１）番目のセルに対応するカラムトランスファ
   ーゲートおよび（４Ｎ＋２）番目のセルに対応するカラ
   ムトランスファーゲートに共通に接続された第１のデー
   タバスと、 前記メモリセル群における行または列方向配列順位の
   （４Ｎ＋３）番目のセルに対応するカラムトランスファ
   ーゲートおよび（４Ｎ＋４）番目のセルに対応するカラ
   ムトランスファーゲートに共通に接続された第２のデー
   タバスと、 前記各データバスにそれぞれ接続され、前記メモリセル
   からの読み出しデータを増幅するセンスアンプおよび前
   記メモリセルにデータ書き込みを行うデータ書き込み回
   路 とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記メモリセル群における行または列方向配列順位の
   （４Ｎ＋２）番目のセルのビット線と（４Ｎ＋３）番目
   のセルのビット線との間にシールド線を配置したことを
   特徴とする半導体記憶装置。
3. 【請求項３】 複数のワード線およびビット線の各交点
   に対応してメモリセ ルが２次元の行列状に配置されたメ
   モリセル群と、 一部にバーストアドレスを含むアドレス信号に応じて前
   記メモリセル群のメモリセルを選択するメモリセル選択
   回路と、 前記メモリセル選択回路に含まれ、前記メモリセル群の
   カラムを選択するためのカラムトランスファーゲート群
   と、 前記メモリセル群における行または列方向配列順位の
   （８Ｎ＋奇数）（但し、Ｎは０以上の整数）番目のセル
   を指定するバーストアドレスの時に（８Ｎ＋１）〜（８
   Ｎ＋４）番目のセルを選択し、（８Ｎ＋偶数）番目のセ
   ルを指定するバーストアドレスの時に（８Ｎ＋５）〜
   （８Ｎ＋８）番目のセルを選択するように、前記アドレ
   ス信号とそれにより選択されるメモリセルとの対応関係
   を変更することで、前記アドレス信号のうちのカラムア
   ドレス信号により選択されるメモリセルの物理アドレス
   にスクランブルをかけるアドレス変更手段と、 前記メモリセル群における行または列方向配列順位の
   （８Ｎ＋１）〜（８Ｎ＋４）番目のセルにそれぞれ対応
   するカラムトランスファーゲートに共通に接続された第
   １のデータバスと、 前記メモリセル群における行または列方向配列順位の
   （８Ｎ＋５）〜（８Ｎ＋８）番目のセルにそれぞれ対応
   するカラムトランスファーゲートに共通に接続された第
   ２のデータバスと、 前記各データバスにそれぞれ接続され、前記メモリセル
   からの読み出しデータを増幅するセンスアンプおよび前
   記メモリセルにデータ書き込みを行うデータ書き込み回
   路 とを具備することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体記憶装置において、 前記アドレス変更手段は、前記メモリセル選択回路の出
   力配線の一部をクロスさせてなることを特徴とする半導
   体記憶装置。
5. 【請求項５】 請求項１乃至３のいずれか１項に記載の
   半導体記憶装置において、 前記アドレス変更手段は、前記バーストアドレスに対し
   てアドレス変換処理を行うことを特徴とする半導体記憶
   装置。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   半導体記憶装置において、 前記カラムトランスファーゲート群は、 前記メモリセル群のセル部とこれを選択するための前記
   カラムトランスファーゲートとのレイアウト集積度はほ
   ぼ２：１であり、隣り合う２つのセルにそれぞれ対応す
   る領域にそれぞれ２つのカラムトランスファーゲートが
   形成されていることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   半導体記憶装置は、外部から取り込まれるアドレス信号
   に基づいてクロック信号に同期してチップ内部でバース
   トアドレスを自己発生し、外部クロック入力のアップエ
   ッジとダウンエッジに同期してデータの読み出し／書き
   込みを行うダブルデータレート方式の動作モードと、 外部クロック入力のアップエッジに同期してデータの読
   み出し／書き込みを行うシングルデータレート方式の動
   作モードとを選択的に指定可能であることを特徴とする
   半導体記憶装置。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   半導体記憶装置において、 前記メモリセル群のメモリセルは、一対の記憶ノードに
   相補的なデータを記憶し、データ線対との間でデータの
   授受を行うするスタティック型メモリセルであることを
   特徴とする半導体記憶装置。