JPH0344888A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、画像処理
システムの画像メモリ等に供されるシリアルメモリ等に
利用して特に有効な技術に関するものである。

〔従来の技術〕

記憶データを例えばワード線単位で読み出し、これを所
定のクロック信号に従ってシリアルに出力するシリアル
メモリがある。また、これらのシリアルメモリを用いた
画像処理システムや音声処理システムがある。

シリアルメモリは、メモリアレイからワード線単位でパ
ラレルに出力される記憶データを、上記クロック信号に
従ってシリアルに出力する直並列変換用のデータレジス
タを備える。

シリアルメモリについては、例えば、日経マグロウヒル
社発行、１９８５年２月１１日付「日経エレクトロニク
スＪの第２１９頁〜第２３９頁に記載されている。

〔発明が解決しようとする課題〕

画像処理システムや音声処理システムでは、例えばウィ
ンドウ等による画面の多重表示や画像合成あるいは音声
合成等において、一連の記憶データに対するビットごと
の演算処理が必要となる場合がある。しかし、上記に記
載されるような従来のシリアルメモリは、ワード線単位
で読み出される記憶データに対するピントごとの演算処
理機能を持たない。このため、上記演算処理を必要とす
る場合、例えば複数のシリアルメモリを設け、その外部
に、これらのシリアルメモリからシリアルに出力される
記憶データに所定の演算処理を施す演算回路を設ける方
法が採られる。

ところが、上記の方法を採った場合、演算回路の演算速
度によって、シリアルに伝達される記憶データのデータ
レートが制約されるとともに、画像処理システム又は音
声処理システム等の簡素化が妨げられるという問題が生
じる。

この発明の目的は、新しい機能を有するシリアルメモリ
等を提供することにある。この発明の他の目的は、シリ
アルメモリ等を含む画像処理システムや音声処理システ
ム等のデータレートを制約しその簡素化を妨げることな
く、その多機能化ならびに高機能化を推進することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、画像処理システムや音声処理システム等に用
いられるシリアルメモリ等のメモリアレイを、実質的に
そのデータ線の延長方向に分割し、これらのメモリアレ
イに隣接して、各メモリアレイの対応するカラムアドレ
スから読み出される複数の記憶データに所定の演算処理
を施す演算回路を設けるものである。

〔作　　用〕

上記した手段によれば、例えば、各メモリアレイに、複
数画面に対応する複数の画像データやこれらの画像デー
タを組み合わせあるいは部分的に消去するためのマスク
データ等を予め書き込み、これを同時に読み出すことで
、ウィンドウ等による画面の多重表示や画像合成ならび
に音声合成等のための各種演算処理を、シリアルメモリ
等の内部で実現できる。これにより、画像処理システム
や音声処理システム等のデータレートを制約しその簡素
化を妨げることなく、その多機能化ならびに高機能化を
推進できる。

〔実施例〕

第２図には、この発明が適用されたシリアルメモリの一
実施例のブロック図が示されている。また、第１図には
、第２図のシリアルメモリに含まれる演算回路ＡＬ及び
データレジスタＤＲの一実施例のブロック図が示されて
いる。これらの図をもとに、この実施例のシリアルメモ
リの構成と動作の概要ならびにその特徴について説明す
る。なお、第１図及び第２図の各ブロックを構成する回
路素子は、公知の半導体集積回路の製造技術によって、
特に制限されないが、単結晶シリコンのような１個の半
導体基板上に形成される。

この実施例のシリアルメモリは、特に制限されないが、
画像処理システム等に供され、記憶データを４ビット単
位でランダムに入出力するランダムアクセスポートと、
一連の記憶データをシリアルクロンク信号ＳＣに従って
シリアルに出力するシリアルアクセスポートとを具備す
る。この実施例のシリアルメモリは、特に制限されない
が、実質的にデータ線の延長方向に分割されてなる４（
固のメモリアレイＭＡＲＹＯ〜ＭＡＲＹ３と、これらの
メモリアレイからワード線単位で出力される複数の記憶
データに対して所定の演算処理をビットごとに施す演算
回路ＡＬを基本構成とする。その結果、シリアルメモリ
は、例えば、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３に、
複数画面に対応する複数の画像データやこれらの画像デ
ータを組み合わせあるいは部分的に消去するためのマス
クデータ等を予め書き込み、これを同時に読み出すこと
で、ウィンドウ等による画面の多重表示や画像合成等を
その内部で実現する。

この実施例のシリアルメモリは、さらに、上記演算回路
ＡＬの演算モードを制御する演算制御回路ＡＬＣを備え
、またこの演算制御回路ＡＬＣに所定の演算コード信号
を入力するための演算モード設定サイクルを有する。す
なわち、シリアルメモリは、特に制限されないが、ロウ
アドレスストローブ信号ＲＡＳ、カラムアドレスストロ
ーブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びデータ
転送制御信号ＤＴに加えて、演算モード設定信号ＡＬＭ
を有し、この演算モード設定信号ＡＬＭがロウアドレス
ストローブ信号ＲＡＳに先立ってロウレベルとされるこ
とで、上記演算モード設定サイクルとされる。このとき
、ｊ＋１ビットの演算コード信号が、アドレス入力端子
ＡＯ〜Ａｊを介して入力され、相補内部アドレス信号ａ
　ｘ　Ｑ　〜ａｘｊ（ここで、例えば非反転内部アドレ
ス信号ａｘＯと反転内部アドレス信号ａｘＱをあわせて
相補内部アドレス信号ａｘＱのように表す。以下、相？
！信号について同様）として、演算制御回路ＡＬＣに取
り込まれる。これらの演算コード信号は、演算制御回路
ＡＬＣによりデコードされた後、演算モード信号ａ　ｍ
　Ｏｗ　ａ　ｍ　ｋとして、演算回路ＡＬに供給される
。

第２図において、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３
は、同図の垂直方向に配置される複数のワード線と、水
平方向に配置される複数の相補データ線ならびにこれら
のワード線及び相補データ線の交点に格子状に配置され
る複数のメモリセルとをそれぞれ含む。

メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３を構成するワード
線は、対応するロウアドレスデコーダＲＤＯ−ＲＤ３に
結合され、それぞれ択一的に選択状態とされる。これら
のロウアドレスデコーダには、ロウアドレスバッファＲ
ＡＢからｉ＋ｌピントの相補内部アドレス信号ａｘＱ〜
ａｘｉが共通に供給され、タイミング発生回路ＴＧから
タイミング信号φＸが共通に供給される。

ロウアドレスデコーダＲＤＯ−ＲＤ３は、タイミング信
号φＸがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、各ロウアドレスデコ
ーダは、相補内部アドレス信号ａｘＯ〜ａｘｉをデコー
ドし、メモリアレイＭＡＲＹＯ−ＭＡＲＹ３の対応する
ワード線を択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、特に制限されないが、
アドレス入力端子ＡＯ〜Ａｉを介して時分割的に供給さ
れるＸアドレス信号ＡＸＯ−ＡＸｉを、タイミング発生
回路ＴＯから供給されるタイミング信号φａｒに従って
取り込み、これを保持する。また、これらのＸアドレス
信号ＡＸＯ〜ＡＸｉをもとに、相補内部アドレス信号ａ
ｘＱ〜ａｘｔを形成し、ロウアドレスデコーダＲＤＯ〜
ＲＤ３に供給する。特に制限されないが、シリアルメモ
リが演算モード設定サイクルとされるとき、下位のｊ＋
ｌビットの相補内部アドレス信号ａｘＯ〜ａｘｊは、演
算コード信号として、演算制御回路ＡＬＣに供給される
。

次に、メモリアレイＭＡＲＹＯ−ＭＡＲＹ３を構成する
相補データ線は、その一方において、カラムスイッチＣ
３Ｏ−Ｃ３３の対応するスイッチＭＯ３ＦＥＴに結合さ
れ、その他方において、演算回路ＡＬの対応する単位演
算回路ＵＡＬに結合される。

カラムスイッチＣ８Ｏ〜ＣＳ３は、メモリアレイＭＡＲ
ＹＯ〜ＭＡＲＹ３の各相補データ線に対応して設けられ
る複数対のスイッチＭＯ３ＦＥＴをそれぞれ含む。各対
のスイッチＭＯ３ＦＥＴのゲートは、それぞれ共通結合
され、カラムアドレスデコーダＣＡＤから対応するデー
タ線選択信号がそれぞれ供給される。

カラムスイッチＣ８Ｏ〜ＣＳ　３を構成する各対のスイ
ッチＭＯ３ＦＥＴは、対応する上記データ線選択信号が
択一的にハイレベルとされることで選択的にオン状態と
され、メモリアレイＭＡＲＹ０〜ＭＡＲＹ３の対応する
相補データ線と対応する相補共通データ線ＣＤＲＯ−Ｃ
ＤＲ３とを選択的に接続する。

カラムスイッチＣ３Ｏ−Ｃ３３は、特に制限されないが
、選択されたワード線に結合される複数のメモリセルか
らメモリアレイＭＡＲＹＯ〜ＭＡＲＹ３の対応する相補
データ線に出力される微小読み出し信号を、ハイレベル
又はロウレベルの２値読み出し信号に増幅するための複
数のセンスアンプをそれぞれ含む。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファＣＡＢからｉ＋ｌピットの
相補内部アドレス信号ａｙＱｘａｙｉが供給され、タイ
ミング発生回路ＴＯからタイミング信号φｙが供給され
る。

カラムアドレスデコーダＣＡＤは、タイミング信号φｙ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、カラムアドレスデコーダＣ
ＡＤは、相補内部アドレス信号ａｙＱ−ａｙｉをデコー
ドし、上記データ線選択信号を択一的にハイレベルとす
る。

カラムアドレスバッファＣＡＢは、アドレス入力端子Ａ
Ｏ〜Ａｉを介して時分割的に供給されるＹアドレス信号
ＡＹＯ〜ＡＹｉを、タイミング発生回路ＴＯから供給さ
れるタイえング信号φａｃに従って取り込み、これを保
持する。また、これらのＹアドレス信号ＡＹＯ〜ＡＹｉ
をもとに、相補内部アドレス信号ａｙＯ〜ａｙｉを形威
し、カラムアドレスデコーダＣＡＤに供給する。

相補共通データ線旦ＤＲＱ〜旦ＤＲ３は、ランダム入出
力回路ＲＩＯの対応する単位回路の一方の入出力端子に
結合される。

ランダム入出力回路ＲＩＯは、特に制限されないが、相
補共通データ線ＣＤＲＯ−ＣＤＲ３に対応して設けられ
る４個の単位回路を備える。これらの単位回路の一方の
入出力端子は、対応する上記相補共通データ線ＣＤＲＯ
〜ＣＤＲ３に結合され、その他方の入出力端子は、対応
するデータ入出力端子Ｒ１０Ｏ−ＲＩＯ３に結合される
。ランダム入出力回路Ｒ１○の各単位回路には、タイミ
ング発生回路ＴＧからタイミング信号φｗｒ及びφｏｒ
が共通に供給される。

ランダム入出力回路ＲＩＯの各単位回路は、シリアルメ
モリがランダム書き込みモードとされタイミング信号φ
ｗｒがハイレヘルとされるとき、対応するデータ入出力
端子Ｒ１００〜Ｒ１０３を介して供給される書き込みデ
ータを、所定の相補暑き込み信号とし、相補共通データ
線ＣＤＲＯ〜旦ＤＲ３を介して、メモリアレイＭＡＲＹ
ＯＡ−ＭＡＲＹ’３の選択された合計４個のメモリセル
に供給する。また、シリアルメモリがランダム読み出し
モードされタイえング信号φｏｒがハイレベルとされる
とき、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３の選択され
た合計４個のメモリセルから相補共通データ線ＣＤＲＯ
〜ＣＤＲ３を介して出力される読み出し信号を、対応す
るデータ入出力端子Ｒ１００〜Ｒ１０３を介して送出す
る。

一方、演算回路ＡＬは、特に制限されないが、第１図に
別売されるように、メモリアレイＭＡＲＹ　Ｏ−ＭＡ　
ＲＹ　３の相補データ線ＤＯＯ〜ＤＯｎないし０３０〜
Ｄ３ｎに対応して設けられるｎ千１個の単位演算回路Ｕ
ＡＬを備える。これらの単位演算回路の４組の相補演算
入力端子は、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３の対
応する相補データ線ＤＯＯ−Ｄ３０ないし−ＤＯｎ−Ｄ
３ｎに結合され、その出力端子は、データレジスタＤＲ
の対応する単位回路ＵＤＲに結合される。演算回路ＡＬ
の各単位演算回路ＵＡＬには、演算制御回路ＡＬＣから
上記演算モード信号ａ　ｍ　Ｏ〜ａｍｋが共通に供給さ
れる。

演算回路ＡＬの各単位演算回路ＵＡＬは、メモリアレイ
ＭＡＲＹＯ〜ＭＡＲＹ３の選択されたワード線に結合さ
れるｆｉ＋１個のメモリセルから、対応する相補データ
線ＤＯＯ−０３０ないし−ＤＯｎ−Ｄ３ｎを介して出力
される読み出しデータに対して、演算モード信号ａ　ｍ
　Ｏ％　ａ　ｍ　ｋによって指定される所定の演算処理
をビア）ごとに施し、その結果を、データレジスタＤＲ
の対応する単位回路ＵＤＲに出力する。前述のように、
メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３には、ランダム書
き込みモードにより、例えば、複数画面に対応する複数
の画像データやこれらの画像データを組み合わせあるい
は部分的に消去するためのマスクデータ等が予め書き込
まれる。演算回路ＡＬの各単位演算回路ＵＡＬは、これ
らのデータに所定の演算処理を施すことで、例えば、ウ
ィンドウ等を含む多重表示画像や合成画像等に対応する
画像データを形成する。演算回路ＡＬの各単位演算回路
ＵＡＬの演算結果は、タイミング信号φｔｒがハイレベ
ルとされることで、データレジスタＤＲの対応する単位
回路ＵＤＲに取り込まれ、さらに、タイミング信号φｓ
ｃが繰り返し形成されることで、データレジスタＤＲ内
をシフトされ、シリアル入出力回路ＳＩＯを介して送出
される。

データレジスタＤＲは、演算回路ＡＬの各単位演算回路
ＵＡＬに対応して設けられるｎ＋１個の単位回路ＵＤＲ
を備える。これらの単位回路ＵＤＲには、タイミング発
生回路ＴＧからタイミング信号φｔｒ及びψｓｃが共通
に供給される。

データレジスタＤＲの各単位回路ＵＤＲは、タイミング
信号φｔｒに従って、演算回路ＡＬの対応する単位演算
回路ＵＡＬの演算結果を取り込み、これを保持する。ま
た、タイミング信号φ３Ｃに従って、これらの演算結果
を順次シフトし、相補共通データＩｊＫ　ＣＤ　Ｓを介
して、シリアル入出力回路ＳＩＯに伝達する。

シリアル入出力回路ＳＩＯは、シリアルメモリがシリア
ル出力モードとされタイミング信号φ０３がハイレベル
とされるとき、タイミング信号φｓｃに従って、データ
レジスタＤＲから相補共通データ線ＣＤＳを介して伝達
される画像データ等をシリアル出力端子３１０から送出
する。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＸＴ、カラムア
ドレスストローブ信号ＣＡＳ、　　ライトイネーブル信
号ＷＥ、データ転送制御信号り下及び演算モード設定信
号ＡＬＭならびにシリアルクロック信号ＳＣをもとに、
上記各種のタイミング信号を形成し、各回路に供給する
。

以上のように、この実施例のシリアルメモリは、画像処
理システムの画像メモリとして供され、実質的にデータ
線の延長方向に分割されてなる４個のメモリアレイＭＡ
ＲＹＯ〜ＭＡＲＹ３と、これらのメモリアレイからワー
ド線単位で出力される複数の記憶データに対してビット
ごとに所定の演算処理を施すための演算回路ＡＬ＠備え
る。シリアルメモリは、さらに、上記演算回路ＡＬを制
御する演算制御回路ＡＬＣを備え、この演算制御回路Ａ
ＬＣに演算コード信号を入力するための演算モード設定
サイクルを有する。その結果、この実施例のシリアルメ
モリは、例えば、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３
に、複数画面に対応する複数の画像データやこれらの画
像データを組み合わせあるいは部分的に消去するための
マスクデータ等を予め書き込み、これを同時に読み出す
ことで、ウィンドウ等による画面の多重表示や画像合成
等のための各種演算処理をその内部で実現する。

これにより、画像処理システムは、そのデータレートを
制約されその簡素化を妨げられることなく、多機能化さ
れ、高機能化される。

以上の本実施例に示されるように、この発明を画像処理
システム等に含まれるシリアルメモリ等の半導体記憶装
置に通用することで、次のような作用効果が得られる。

すなわち、 ＜１１シリアルメモリ等のメモリアレイを、実質的にそ
のデータ線の延長方向に分割し、これらのメモリアレイ
に隣接して、各メモリアレイの対応するカラムアドレス
から読み出される複数の記憶データに所定の演算処理を
施す演算回路を設けることで、シリアルメモリ等の内部
において、複数の記憶データに対するピントごとの演算
処理を実現できるという効果が得られる。

（２）上記（１１項により、例えば、各メモリアレイに
、複数画面に対応する複数の画像データやこれらの画像
データを組み合わせあるいは部分的に消去するためのマ
スクデータ等を予め書き込み、これを同時に読み出すこ
とで、ウィンドウ等による画面の多重表示や画像合成等
のための各種演算処理を実現できるという効果が得られ
る。

（３）上記ｉ１１項及び（２）項により、画像処理シス
テム等のデータレートを制約しまたその簡素化を妨げる
ことなく、その多機能化ならびに高機能化を推進できる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図におい
て、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３は同時にアク
セスされるものとしているが、例えば、これらのメモリ
アレイを指定する２ビツトのアドレス信号を追加するこ
とで、個別にアクセスできるようにしてもよい。

また、この実施例では、メモリアレイを物理的に４分割
することで、４個のメモリアレイＭＡＲＹＯ−ＭＡＲＹ
３を構成しているが、これらのロウ系選択回路を共有化
し、１個のメモリアレイにまとめることができる。この
場合、シリアルメモリが例えばランダム書き込みモード
とされるとき、データ線選択信号が択一的に形成される
ことで４組の相補データ線が同時に選択状態とされるが
、マスク機能を持たせることにより、複数の画像データ
やマスクデータ等を選択的に暑き換えることが必要とな
ろう、メモリアレイの実質的な分割数は、任意に設定で
きるし、ランダム入出力回路Ｒ１０やシリアル入出力回
路ｓｒｏの同時入出力ビット数も、任意に設定できる。

また、シリアル入出力回路３１０は、シリアル署き込み
機能を有することもよい、データレジスタＤＲのシフト
動作は、例えばポインタＰＮＴ等を設けることで、任意
のカラムアドレスから開始できるようにしてもよい、さ
らに、第１図に示される演算回路ＡＬ及びデータレジス
タＤＲの具体的なブロンクｊＲ戒や第２図に示されるシ
リアルメモリのブロック構成ならびに各ｆｉｌ＋御信号
やアドレス信号の組み合わせ等、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像処理システムの
シリアルメモリに通用した場合について説明したが、そ
れに限定されるものではなく、例えば、音声処理システ
ム等に用いられる同様なシリアルメモリや同様なシリア
ル入出力機能を有する各種半導体記憶装置にも通用でき
る０本発明は、少なくとも複数の記憶データに対して内
部演算処理を必要とする半導体記憶装置ならびにこのよ
うな半導体記憶装置を内蔵するディジタル集積回路装置
に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、画像処理システムや音声処理システム等
に含まれるシリアルメモリ等のメモリアレイを、実質的
にそのデータ線の延長方向に分割し、これらのメモリア
レイに隣接して、各メモリアレイの対応するカラムアド
レスから読み出される複数の記憶データに所定の演算処
理を施す演算回路を設ける。そして、例えば、各メモリ
アレイに、複数画面に対応する複数の画像データやこれ
らの画像データを組み合わせあるいは部分的に消去する
ためのマスクデータ等を予め書き込み、これを同時に読
み出すことで、ウィンドウ等による画面の多重表示や画
像合成ならびに音声合成等のための各種演算処理を、シ
リアルメモリ等の内部で実現できる。これにより、画像
処理システムや音声合成システム等のデータレートを制
約しまたそのｗＪ楽化を妨げることなく、その多機能化
ならびに高機能化を推進できる。

【図面の簡単な説明】

第１図は、この発明が通用されたシリアルメモリの演算
回路及びデータレジスタの一実施例を示すフ゛ロンク図
、 第２図は、第１図の演算回路及びデータレジスタを含む
シリアルメモリの一実施例を示すプロンク図である。 ＡＬ・・・演算回路、ＵＡＬ・−・単位演算回路、ＤＲ
・・・データレジスタ、ＵＤＲ・・・データレジスタ単
位回路。 ＭＡＲＹＯ〜ＭＡＲＹ３・・・メモリアレイ、Ｃ８Ｏ〜
Ｃ３３・・・カラムスイッチ、ＲＤＯ〜ＲＤ３・・・ロ
ウアドレスデコーダ、ＣＡＤ・・・カラムアドレスデコ
ーダ、ＲＡＢ・・・ロウアドレスバッファ、ＣＡＢ・・
・カラムアドレスバッファ、ＡＬＣ・・・演算制御回路
、ＲＩＯ・・・ランダム入出力回路、Ｓｉ２−・・シリ
アル入出力回路、ＴＧ・・・タイ主ング発生回路。

Claims (1)

1. 【特許請求の範囲】 １、実質的にデータ線の延長方向に分割されてなる複数
   のメモリアレイと、上記メモリアレイの各カラムアドレ
   スに対応して設けられ上記複数のメモリアレイの対応す
   るカラムアドレスに対して入力又は出力される複数ビッ
   トの記憶データに所定の演算処理を施す複数の単位演算
   回路を含む演算回路とを具備することを特徴とする半導
   体記憶装置。 ２、上記半導体記憶装置は、シリアルメモリであって、
   さらに、それぞれのビットが上記演算回路の各単位演算
   回路に対応して設けられる直並列変換用のデータレジス
   タを具備するものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、上記メモリアレイの指定さ
   れるアドレスに記憶データをランダムに入力又は出力す
   るランダムアクセス機能を有するものであって、さらに
   、上記メモリアレイに対応して設けられる複数のロウア
   ドレスデコーダ及びカラムスイッチを具備するものであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の半導体記憶装置。