KR100224807B1 - 반도체 메모리장치 및 고속억세스 방법 - Google Patents

반도체 메모리장치 및 고속억세스 방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치 및 고속 억세스방법에 관한 것으로 인접하는 2M컬 럼의 셀어레이들이 동시에 컬럼어드레싱되는 N*N 메모리셀블럭; N 비트의 외부 어드레스신호를 입력하여 디코딩해서 2N비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭의 로우어드레싱을 하는 로우디코더; 상기 N 비트의 외부 어드레스신호 중 상위 (N-M)비트의 어드레스신호를 입력하여 디코딩해서 2(N-M)비트의 컬럼디코딩신호를 발생하여 상기 메모리셀블럭의 인접하는 2M컬럼의 셀어레이를 동시에 컬럼어드레싱하는 컬럼디코더; 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀로부터 억세스된 데이타들을 멀티플렉싱하여 출력하는 멀티플렉서; 및 상기 N 비트의 외부어드레스신호 중 나머지 하위 M비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀에 기입하고자 하는 외부 데이타들을 래치하는 입력데이타 레치수단을 구비한다.
따라서, 본 발명은 고속 억세스가 가능한 반도체 메모리장치 및 고속 억세스방법을 제공한다.

Description

반도체 메모리 장치 및 고속억세스방법
제1도는 종래의 DRAM 장치의 구성도.
제2도는 종래의 DRAM의 통상적인 리드동작을 나타낸 타이밍챠트.
제3도는 종래의 DRAM의 페이지모드동작을 나타낸 타이밍챠트.
제4도는 본 발명에 의한 DRAM장치의 구성도.
제5도는 제4도의 기입제어부의 상세 회로도.
본 발명은 반도체 메모리장치 및 고속 억세스방법에 관한 것으로서, 특히 고속동작이 가능한 반도체 메모리장치 및 고속 억세스방법에 관한 것이다.
반도체 메모리장치의 대표적인 DRAM은 리프레시를 필요로 하고 인터페이스회로가 복잡하다는 결점이 있으나 SRAM에 비해 4배의 집적도를 얻을 수 있으므로 컴퓨터시스템의 메인메모리등의 대용량의 메모리를 필요로 하는 시스템을 중심으로 널리 사용되고 있다. DRAM은 1비트단위로 입출력하는 방식에서 대용량화가 진행됨에 따라 4비트단위로 입출력을 수행하는 방식, 4비트단위의 입출력방식의 블럭을 듀얼로 구비하고 블럭의 입출력을 선택하는 방식(TI사의 TMS44C257) 등이 소개되고 있다.
제1도는 종래의 DRAM의 내부 구성을 나타낸다. 종래의 DRAM은 9비트의 외부 어드레스신호(A8-A0)를 입력하여 디코딩해서 컬럼 어드레스를 억세스하는 컬럼디코더(120)와, 외부 어드레스신호를 입력하여 디코딩해서 로우디코더(110)와, 상기 로우디코더(110)와 컬럼디코더(120)에 의해 2차원 셀어레이의 해당 하나의 셀이 억세스되는 메모리셀블럭(100)을 가진다.
제2도를 참조하여 상술한 구성을 한 종래 DRAM의 리드동작을 설명하면, 로우 어드레스 스트로브신호(/RAS)의 하강에지에서 외부 어드레스신호(A8-A0)가 입력되고 입력된 로우 어드레스신호(XA8-XA0)는 로우 디코더(110)에 전달되고 디코딩되어 메모리셀블럭(100)의 디코딩된 로우(워드)라인이 활성화되고, 이어서 컬럼 어드레스 스트로브신호(/CAS)의 하강에지에서 외부 어드레스신호(A8-A0)가 입력되어 입력된 컬럼 어드레스신호(YA8-YA0)는 컬럼 디코더(120)에 전달되고 디코딩되어 메모리셀블럭(100)의 디코딩된 컬럼(비트)라인이 활성화된다. 따라서, 활성화된 로우라인과 컬럼라인의 교차부에 있는 셀이 억세스되어 억세스된 셀의 데이타가 센스증폭되어 출력된다.
이와같은 리드동작에서는 매 억세스마다 외부로부터 로우 어드레스 신호와 컬럼 어드레스신호를 공급받아서 해당 어드레스의 셀을 억세스하기 때문에, 로우라인의 충방전기간(제2도의 a구간)이 동작의 무효기간으로 작용되어 억세스사이클이 길어지게 된다. 따라서, 동일 로우라인에서 오름차순으로 컬럼 어드레스만 순차로 바뀌는 경우에는 제3도에 도시한 바와 같이, 로우 어드레스 스트로브신호(/RAS)의 활성화 상태에서 컬럼 어드레스 스트로브신호(/CAS)만 반복적으로 활성화시킴으로써 로우라인의 충방전시간을 제거하여 억세스시간을 고속으로 할 수 있는 페이지모드가 알려져 있다. 특히, 페이지모드는 VRAM처럼 연속된 어드레스를 반복해서 억세스하는 경우에 주로 사용하고 있다.
그러나, 상술한 페이지모드에서도 컬럼 억세스후 다음 컬럼 억세스시까지 일정시간의 무효기간(제3도의 b구간)이 소요된다. 예를 들면, 제1도에 도시된 제1행의 어드레스(0, 0) (0, 1)의 셀로부터 데이타를 순차적으로 리드할 경우에 (0, 0)을 억세스하고 (0, 1)를 억세스할 때, 메모리셀블럭(100)에서 (0, 0)억세스시에 컬럼어드레스 '0'에 의해 충전되었던 컬럼이 완전히 방전될 때까지 기다렸다가 다음 컬럼어드레스 '1'을 충전시켜야 하기 때문에 컬럼라인의 충방전시간이 필요하게 된다. 예를들면, 하나의 행에 512개의 열이 있다면 하나의 행데이타를 페이지모드로 억세스시간(TA)은 다음 식과 같이 계산될 수 있다.
TA=512*열주소세트업시간+512*열주소홀드시간+(512-1)*CAS선 충방전시간 또한, 오름차순의 연속되는 어드레스임에도 불구하고 매번 외부로부터 새로운 컬럼 어드레스신호를 입력시켜야 하므로 외부 콘트롤의 어려움이 있다.
특히, 랜덤포트를 통해 CPU로부터 데이타를 전송받고 시리얼포트를 통해 CRT에 표시데이타를 전송하는 듀얼포트 VRAM에서는 오름차순으로 연속적인 어드레스를 반복하기 때문에 CRT의 고해상도 추세에 따라 고속억세스와 외부 콘트롤의 용이함이 요구되고 있다.
본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 고속억세스가 가능한 반도체 메모리 장치 및 고속 억세스방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 인접하는 2M(여기서 2M은 2이상의 2N의 약수인 정수이다) 컬럼의 셀어레이들이 동시에 컬럼어드레싱되는 N*N 메모리셀블럭, N 비트의 외부 어드레스신호를 입력하여 디코딩해서 2N비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭의 로우어드레싱을 하는 로우디코더, 상기 N 비트의 외부 드레스신호 중 상위 N-M 비트의 어드레스신호를 입력하여 디코딩해서 2(N-M)비트의 컬럼디코딩신호를 발생하여 상기 메모리셀블럭의 인접하는 2M컬럼의 셀어레이를 동시에 컬럼어드레싱하는 컬럼디코더, 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀로부터 억세스된 데이타들을 멀티플렉싱하여 출력하는 멀티플렉서, 및 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀에 기입하고자 하는 외부 데이타들을 래치하는 입력데이타 래치수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 방법은 인접하는 2M컬럼의 셀어레이들이 동시에 컬럼어드레싱되는 N*N 메모리셀블럭을 가지는 반도체 메모리장치의 고속 억세스방법에 있어서, N 비트의 외부 어드레스신호를 입력하여 디코딩해서 2M비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭의 로우 어드레싱을 하는 단계, 상기 N 비트의 외부 어드레스신호 중 상위 N-M 비트의 어드레스신호를 입력하여 디코딩해서 2(N-M)비트의 컬럼 디코딩신호를 발생하여 상기 메모리셀블럭의 인접하는 2M컬럼의 셀어레이를 동시에 컬럼어드레싱하는 단계, 독출동작시에 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀로부터 억세스된 데이타들을 멀티플렉싱하여 출력하는 단계, 및 기입동작시에 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀에 기입하고자 하는 외부 데이타들을 순차적으로 래치하는 단계를 구비하는 것을 특징으로 한다.
이하 첨부한 도면에 도시한 바람직한 일실시예를 통하여 본 발명을 보다 상세하게 설명하고자 한다.
제4도는 본 발명에 의한 DRAM의 구성도를 나타낸다. 제4도에서 DRAM은 인접하는 2M(=4)(여기서, 2M은 2이상의 2N(N=9)의 약수인 정수이다) 컬럼의 셀어레이들이 동시에 컬럼어드레성되는 512*512 메모리셀블럭(200)과, 9비트의 외부 로우어드레스신호(XA8-XA0)를 입력하여 디코딩 해서 512비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭(200)의 로우어드레싱을 하는 로우디코더(210)와, 상기 9비트의 외부 어드레스 신호(A8-A0) 중 상위 7비트의 어드레스신호(YA8-YA2)를 입력하여 디코딩해서 128비트의 컬럼디코딩신호를 발생하여 상기 메모리셀블럭(200)의 인접하는 4컬럼의 셀어레이를 동시에 컬럼어드레싱하는 컬럼디코더(220)와, 상기 9비트의 외부 어드레스신호(A8-A0) 중 나머지 하위 2비트의 어드레스신호(YA1, YA0)에 응답하여 상기 컬럼어드레싱된 4개의 컬럼 셀어레이의 로우어드레싱된 4개의 셀로부터 억세스된 데이타들을 멀티플렉싱하여 출력하는 멀티플렉서(230)와, 상기 9비트의 외부 어드레스신호(A8-A0) 중 나머지 하위 2비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 4개의 컬럼 셀어레이의 로우어드레싱된 4개의 셀에 기입하고자 하는 외부 데이타들(D3-D0)을 래치하는 입력데이타 래치수단(240)과, 입출력버퍼(250)를 포함한다.
상기 입력데이타 래치수단(240)은 제5도에 도시된 바와같이 데이타 기입라인(DW)에 데이타입력단자(d)가 공통으로 연결되고 각 인에이블신호 입력단자(en)에 각 인에이블신호(E1-E4)가 공급되며 각 출력단자가 데이타라인(DA, DB, DC, DD)에 각각 연결된 4개의 D형 래치(241-244)과 상기 하위 컬럼어드레스신호(YA1, YA0)와 기입 콘트롤신호(/WE)를 조합하여 상기 인에이블신호(E1-E4)를 발생하는 로직수단(245)으로 구성된다.
상기 로직수단의 입출력로직은 다음 [표 1]와 같다.
[표 1]
이와같이 구성된 본 발명의 반도체 메모리장치의 고속 억세스방법은 아래와 같다.
1. 9비트의 외부 어드레스신호(XA8-XA0)를 입력하여 디코딩해서 512비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭(200)의 로우어드레싱을 하는 단계,
2. 상기 9비트의 외부 어드레스신호 중 상위 7비트의 어드레스 신호(YA8-YA2)를 입력하여 디코딩해서 128비트의 컬럼디코딩신호를 발생하여 상기 메모리셀블럭(200)의 인접하는 4개의 컬럼의 셀어레이를 동시에 컬럼어드레싱하는 단계,
3. 독출동작시에 상기 9비트의 외부 어드레스신호(A8-A0) 중 나머지 하위 2비트의 컬럼어드레스신호(YA1, YA0)에 응답하여 상기 컬럼어드레싱된 4컬럼 셀어레이의 로우어드레싱된 4개의 셀로부터 억세스된 데이타들을 멀티플렉싱하여 출력하는 단계, 및
4. 기입동작시에 상기 9비트의 외부 어드레스신호(A8-A0) 중 나머지 하위 2비트의 컬럼어드레스신호(YA1, YA0)에 응답하여 상기 컬럼어드레싱된 4개의 컬럼 셀어레이의 로우어드레싱된 4개의 셀에 기입하고자 하는 외부 데이타들(D3-D0)을 순차적으로 래치하는 단계.
상술한 바와같이 본 발명에서는 순차적으로 어드레싱되는 그래픽 데이타를 DRAM에 기입하고 독출하는 데 있어서 한 행을 지정하고 이 지정된 행의 모든 컬럼의 셀들을 순차적으로 고속 억세스하기 위하여 컬럼셀어레이를 4개썩 동시에 지정하기 위해 9비트의 컬럼어드레스신호 중 상위 7비트의 컬럼어드레스신호를 디코딩하여 인접하는 4개의 컬럼셀어레이를 동시에 지정하고 나머지 하위 2비트의 컬럼어드레스신호에 응답하여, 기입시에는 입력 데이타를 순차적으로 지정된 컬럼셀어레이에 공급하며, 독출시에는 동시에 지정된 4개의 셀로부터 독출된 데이타를 멀티플렉싱하여 순차적으로 독출함으로써 컬럼어드레싱시 억세스시간을 종래 방식에 비해 3배정도 고속으로 할 수 있다.

Claims (2)

  1. 인접하는 2M(여기서 2M은 2 이상의 2N의 약수인 정수이다) 컬럼의 셀어레이들이 동시에 컬럼어드레싱되는 N*N 메모리셀블럭, N 비트의 외부 어드레스신호를 입력하여 디코딩해서 2N비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭의 로우어드레싱을 하는 로우디코더, 상기 N 비트의 외부 어드레스신호 중 상위 N-M 비트의 어드레스신호를 입력하여 디코딩해서 2(N-M)비트의 컬럼디코딩신호를 발생하여 상기 메모리셀블럭의 인접하는 2M컬럼의 셀어레이를 동시에 컬럼어드레싱하는 컬럼디코더, 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀로부터 억세스된 데이타들을 멀티플렉싱하여 출력하는 멀티플렉서, 및 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우 어드레싱된 2M개의 셀에 기입하고자 하는 외부 데이타들을 래치하는 입력데이타 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 인접하는 2M컬럼의 셀어레이들이 동시에 컬럼어드레싱되는 N*N 메모리셀블럭을 가지는 반도체 메모리장치의 고속 억세스방법에 있어서, N 비트의 외부 어드레스신호를 입력하여 디코딩해서 2M비트의 로우디코딩신호를 발생하여 상기 메모리셀블럭의 로우어드레싱을 하는 단계, 상기 N 비트의 외부 어드레스신호 중 상위 N-M 비트의 어드레스신호를 입력하여 디코딩해서 2(N-M)비트의 컬럼디코딩신호를 발생하여 상기 메모리셀블럭의 인접하는 2M컬럼의 셀어레이를 동시에 컬럼어드레싱하는 단계, 독출동작시에 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2N개의 셀로부더 억세스된 데이타들을 멀티플렉싱하여 출력하는 단계, 및 기입동작시에 상기 N 비트의 외부 어드레스신호 중 나머지 하위 M 비트의 어드레스신호에 응답하여 상기 컬럼어드레싱된 2M컬럼 셀어레이의 로우어드레싱된 2M개의 셀에 기입하고자 하는 외부 데이타들을 순차적으로 래치하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 고속 억세스방법.
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