JP2865712B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2865712B2 JP2865712B2 JP17790489A JP17790489A JP2865712B2 JP 2865712 B2 JP2865712 B2 JP 2865712B2 JP 17790489 A JP17790489 A JP 17790489A JP 17790489 A JP17790489 A JP 17790489A JP 2865712 B2 JP2865712 B2 JP 2865712B2
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- Japan
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- memory
- circuit
- memory array
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、画像処
理システムの画像メモリ等に供されるシリアルメモリ等
に利用して特に有効な技術に関するものである。
理システムの画像メモリ等に供されるシリアルメモリ等
に利用して特に有効な技術に関するものである。
記憶データを例えばワード線単位で読み出し、これを
所定のクロック信号に従ってシリアルに出力するシリア
ルメモリがある。また、これらのシリアルメモリを用い
た画像処理システムや音声処理システムがある。
所定のクロック信号に従ってシリアルに出力するシリア
ルメモリがある。また、これらのシリアルメモリを用い
た画像処理システムや音声処理システムがある。
シリアルメモリは、メモリアレイからワード線単位で
パラレルに出力される記憶データを、上記クロック信号
に従ってシリアルに出力する直並列変換用のデータレジ
スタを備える。
パラレルに出力される記憶データを、上記クロック信号
に従ってシリアルに出力する直並列変換用のデータレジ
スタを備える。
シリアルメモリについては、例えば、日経マグロウヒ
ル社発行、1985年２月11日付『日経エレクトロニクス』
の第219頁〜第239頁に記載されている。
ル社発行、1985年２月11日付『日経エレクトロニクス』
の第219頁〜第239頁に記載されている。
画像処理システムや音声処理システムでは、例えばウ
ィンドウ等による画面の多重表示や画像合成あるいは音
声合成等において、一連の記憶データに対するビットご
との演算処理が必要となる場合がある。しかし、上記に
記載されるような従来のシリアルメモリは、ワード線単
位で読み出される記憶データに対するビットごとの演算
処理機能を持たない。このため、上記演算処理を必要と
する場合、例えば複数のシリアルメモリを設け、その外
部に、これらのシリアルメモリからシリアルに出力され
る記憶データに所定の演算処理を施す演算回路を設ける
方法が採られる。
ィンドウ等による画面の多重表示や画像合成あるいは音
声合成等において、一連の記憶データに対するビットご
との演算処理が必要となる場合がある。しかし、上記に
記載されるような従来のシリアルメモリは、ワード線単
位で読み出される記憶データに対するビットごとの演算
処理機能を持たない。このため、上記演算処理を必要と
する場合、例えば複数のシリアルメモリを設け、その外
部に、これらのシリアルメモリからシリアルに出力され
る記憶データに所定の演算処理を施す演算回路を設ける
方法が採られる。
ところが、上記の方法を採った場合、演算回路の演算
速度によって、シリアルに伝達される記憶データのデー
タレートが制約されるとともに、画像処理システム又は
音声処理システム等の簡素化が妨げられるという問題が
生じる。
速度によって、シリアルに伝達される記憶データのデー
タレートが制約されるとともに、画像処理システム又は
音声処理システム等の簡素化が妨げられるという問題が
生じる。
この発明の目的は、新しい機能を有するシリアルメモ
リ等を提供することにある。この発明の他の目的は、シ
リアルメモリ等を含む画像処理システムや音声処理シス
テム等のデータレートを制約しその簡素化を妨げること
なく、その多機能化ならびに高機能化を推進することに
ある。
リ等を提供することにある。この発明の他の目的は、シ
リアルメモリ等を含む画像処理システムや音声処理シス
テム等のデータレートを制約しその簡素化を妨げること
なく、その多機能化ならびに高機能化を推進することに
ある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
画像処理システムや音声処理システム等に用いられるシ
リアルメモリ等のメモリアレイを、実質的にそのデータ
線の延長方向に分割し、これらのメモリアレイに隣接し
て、各メモリアレイの対応するカラムアドレスから読み
出される複数の記憶データに所定の演算処理を施す演算
回路を設けるものである。
要を簡単に説明すれば、下記の通りである。すなわち、
画像処理システムや音声処理システム等に用いられるシ
リアルメモリ等のメモリアレイを、実質的にそのデータ
線の延長方向に分割し、これらのメモリアレイに隣接し
て、各メモリアレイの対応するカラムアドレスから読み
出される複数の記憶データに所定の演算処理を施す演算
回路を設けるものである。
上記した手段によれば、例えば、各メモリアレイに、
複数画面に対応する複数の画像データやこれらの画像デ
ータを組み合わせあるいは部分的に消去するためのマス
クデータ等を予め書き込み、これを同時に読み出すこと
で、ウィンドウ等による画面の多重表示や画像合成なら
びに音声合成等のための各種演算処理を、シリアルメモ
リ等の内部で実現できる。これにより、画像処理システ
ムや音声処理システム等のデータレートを制約しその簡
素化を妨げることなく、その多機能化ならびに高機能化
を推進できる。
複数画面に対応する複数の画像データやこれらの画像デ
ータを組み合わせあるいは部分的に消去するためのマス
クデータ等を予め書き込み、これを同時に読み出すこと
で、ウィンドウ等による画面の多重表示や画像合成なら
びに音声合成等のための各種演算処理を、シリアルメモ
リ等の内部で実現できる。これにより、画像処理システ
ムや音声処理システム等のデータレートを制約しその簡
素化を妨げることなく、その多機能化ならびに高機能化
を推進できる。
第２図には、この発明が適用されたシリアルメモリの
一実施例のブロック図が示されている。また、第１図に
は、第２図のシリアルメモリに含まれる演算回路AL及び
データレジスタDRの一実施例のブロック図が示されてい
る。これらの図をもとに、この実施例のシリアルメモリ
の構成と動作の概要ならびにその特徴について説明す
る。なお、第１図及び第２図の各ブロックを構成する回
路素子は、公知の半導体集積回路の製造技術によって、
特に制限されないが、単結晶シリコンのような１個の半
導体基板上に形成される。
一実施例のブロック図が示されている。また、第１図に
は、第２図のシリアルメモリに含まれる演算回路AL及び
データレジスタDRの一実施例のブロック図が示されてい
る。これらの図をもとに、この実施例のシリアルメモリ
の構成と動作の概要ならびにその特徴について説明す
る。なお、第１図及び第２図の各ブロックを構成する回
路素子は、公知の半導体集積回路の製造技術によって、
特に制限されないが、単結晶シリコンのような１個の半
導体基板上に形成される。
この実施例のシリアルメモリは、特に制限されない
が、画像処理システム等に供され、記憶データを４ビッ
ト単位でランダムに入出力するランダムアクセスポート
と、一連の記憶データをシリアルクロック信号SCに従っ
てシリアルに出力するシリアルアクセスポートとを具備
する。この実施例のシリアルメモリは、特に制限されな
いが、実質的にデータ線の延長方向に分割されてなる４
個のメモリアレイMARY0〜MARY3と、これらのメモリアレ
イからワード線単位で出力される複数の記憶データに対
して所定の演算処理をビットごとに施す演算回路ALを基
本構成とする。その結果、シリアルメモリは、例えば、
メモリアレイMARY0〜MARY3に、複数画面に対応する複数
の画像データやこれらの画像データを組み合わせあるい
は部分的に消去するためのマスクデータ等を予め書き込
み、これを同時に読み出すことで、ウィンドウ等による
画面の多重表示や画像合成等をその内部で実現する。
が、画像処理システム等に供され、記憶データを４ビッ
ト単位でランダムに入出力するランダムアクセスポート
と、一連の記憶データをシリアルクロック信号SCに従っ
てシリアルに出力するシリアルアクセスポートとを具備
する。この実施例のシリアルメモリは、特に制限されな
いが、実質的にデータ線の延長方向に分割されてなる４
個のメモリアレイMARY0〜MARY3と、これらのメモリアレ
イからワード線単位で出力される複数の記憶データに対
して所定の演算処理をビットごとに施す演算回路ALを基
本構成とする。その結果、シリアルメモリは、例えば、
メモリアレイMARY0〜MARY3に、複数画面に対応する複数
の画像データやこれらの画像データを組み合わせあるい
は部分的に消去するためのマスクデータ等を予め書き込
み、これを同時に読み出すことで、ウィンドウ等による
画面の多重表示や画像合成等をその内部で実現する。
この実施例のシリアルメモリは、さらに、上記演算回
路ALの演算モードを制御する演算制御回路ALCを備え、
またこの演算制御回路ALCに所定の演算コード信号を入
力するための演算モード設定サイクルを有する。すなわ
ち、シリアルメモリは、特に制限されないが、ロウアド
レスストローブ信号▲▼，カラムアドレスストロ
ーブ信号▲▼，ライトイネーブル信号▲▼及
びデータ転送制御信号▲▼に加えて、演算モード設
定信号▲▼を有し、この演算モード設定信号▲
▼がロウアドレスストローブ信号▲▼に先立
ってロウレベルとされることで、上記演算モード設定サ
イクルとされる。このとき、ｊ＋１ビットの演算コード
信号が、アドレス入力端子A0〜Ajを介して入力され、相
補内部アドレス信号ａx0〜ａxj（ここで、例えば非反転
内部アドレス信号ax0と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａx0のように表す。
以下、相補信号について同様）として、演算制御回路AL
Cに取り込まれる。これらの演算コード信号は、演算制
御回路ALCによりデコードされた後、演算モード信号am0
〜amkとして、演算回路ALに供給される。
路ALの演算モードを制御する演算制御回路ALCを備え、
またこの演算制御回路ALCに所定の演算コード信号を入
力するための演算モード設定サイクルを有する。すなわ
ち、シリアルメモリは、特に制限されないが、ロウアド
レスストローブ信号▲▼，カラムアドレスストロ
ーブ信号▲▼，ライトイネーブル信号▲▼及
びデータ転送制御信号▲▼に加えて、演算モード設
定信号▲▼を有し、この演算モード設定信号▲
▼がロウアドレスストローブ信号▲▼に先立
ってロウレベルとされることで、上記演算モード設定サ
イクルとされる。このとき、ｊ＋１ビットの演算コード
信号が、アドレス入力端子A0〜Ajを介して入力され、相
補内部アドレス信号ａx0〜ａxj（ここで、例えば非反転
内部アドレス信号ax0と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａx0のように表す。
以下、相補信号について同様）として、演算制御回路AL
Cに取り込まれる。これらの演算コード信号は、演算制
御回路ALCによりデコードされた後、演算モード信号am0
〜amkとして、演算回路ALに供給される。
第２図において、メモリアレイMARY0〜MARY3は、同図
の垂直方向に配置される複数のワード線と、水平方向に
配置される複数の相補データ線ならびにこれらのワード
線及び相補データ線の交点に格子状に配置される複数の
メモリセルとをそれぞれ含む。
の垂直方向に配置される複数のワード線と、水平方向に
配置される複数の相補データ線ならびにこれらのワード
線及び相補データ線の交点に格子状に配置される複数の
メモリセルとをそれぞれ含む。
メモリアレイMARY0〜MARY3を構成するワード線は、対
応するロウアドレスデコーダRD0〜RD3に結合され、それ
ぞれ択一的に選択状態とされる。これらのロウアドレス
デコーダには、ロウアドレスバッファRABからｉ＋１ビ
ットの相補内部アドレス信号ａx0〜ａxiが共通に供給さ
れ、タイミング発生回路TGからタイミング信号φｘが共
通に供給される。
応するロウアドレスデコーダRD0〜RD3に結合され、それ
ぞれ択一的に選択状態とされる。これらのロウアドレス
デコーダには、ロウアドレスバッファRABからｉ＋１ビ
ットの相補内部アドレス信号ａx0〜ａxiが共通に供給さ
れ、タイミング発生回路TGからタイミング信号φｘが共
通に供給される。
ロウアドレスデコーダRD0〜RD3は、タイミング信号φ
ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、各ロウアドレスデコーダ
は、相補内部アドレス信号ａx0〜ａxiをデコードし、メ
モリアレイMARY0〜MARY3の対応するワード線を択一的に
ハイレベルの選択状態とする。
ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、各ロウアドレスデコーダ
は、相補内部アドレス信号ａx0〜ａxiをデコードし、メ
モリアレイMARY0〜MARY3の対応するワード線を択一的に
ハイレベルの選択状態とする。
ロウアドレスバッファRABは、特に制限されないが、
アドレス入力端子A0〜Aiを介して時分割的に供給される
Ｘアドレス信号AX0〜AXiを、タイミング発生回路TGから
供給されるタイミング信号φarに従って取り込み、これ
を保持する。また、これらのＸアドレス信号AX0〜AXiを
もとに、相補内部アドレス信号ａx0〜ａxiを形成し、ロ
ウアドレスデコーダRD0〜RD3に供給する。特に制限され
ないが、シリアルメモリが演算モード設定サイクルとさ
れるとき、下位のｊ＋１ビットの相補内部アドレス信号
ａx0〜ａxjは、演算コード信号として、演算制御回路AL
Cに供給される。
アドレス入力端子A0〜Aiを介して時分割的に供給される
Ｘアドレス信号AX0〜AXiを、タイミング発生回路TGから
供給されるタイミング信号φarに従って取り込み、これ
を保持する。また、これらのＸアドレス信号AX0〜AXiを
もとに、相補内部アドレス信号ａx0〜ａxiを形成し、ロ
ウアドレスデコーダRD0〜RD3に供給する。特に制限され
ないが、シリアルメモリが演算モード設定サイクルとさ
れるとき、下位のｊ＋１ビットの相補内部アドレス信号
ａx0〜ａxjは、演算コード信号として、演算制御回路AL
Cに供給される。
次に、メモリアレイMARY0〜MARY3を構成する相補デー
タ線は、その一方において、カラムスイッチCS0〜CS3の
対応するスイッチMOSFETに結合され、その他方におい
て、演算回路ALの対応する単位演算回路UALに結合され
る。
タ線は、その一方において、カラムスイッチCS0〜CS3の
対応するスイッチMOSFETに結合され、その他方におい
て、演算回路ALの対応する単位演算回路UALに結合され
る。
カラムスイッチCS0〜CS3は、メモリアレイMARY0〜MAR
Y3の各相補データ線に対応して設けられる複数対のスイ
ッチMOSFETをそれぞれ含む。各対のスイッチMOSFETのゲ
ートは、それぞれ共通結合され、カラムアドレスデコー
ダCADから対応するデータ線選択信号がそれぞれ供給さ
れる。
Y3の各相補データ線に対応して設けられる複数対のスイ
ッチMOSFETをそれぞれ含む。各対のスイッチMOSFETのゲ
ートは、それぞれ共通結合され、カラムアドレスデコー
ダCADから対応するデータ線選択信号がそれぞれ供給さ
れる。
カラムスイッチCS0〜CS3を構成する各対のスイッチMO
SFETは、対応する上記データ線選択信号が択一的にハイ
レベルとされることで選択的にオン状態とされ、メモリ
アレイMARY0〜MARY3の対応する相補データ線と対応する
相補共通データ線ＣDR0〜ＣDR3とを選択的に接続する。
SFETは、対応する上記データ線選択信号が択一的にハイ
レベルとされることで選択的にオン状態とされ、メモリ
アレイMARY0〜MARY3の対応する相補データ線と対応する
相補共通データ線ＣDR0〜ＣDR3とを選択的に接続する。
カラムスイッチCS0〜CS3は、特に制限されないが、選
択されたワード線に結合される複数のメモリセルからメ
モリアレイMARY0〜MARY3の対応する相補データ線に出力
される微小読み出し信号を、ハイレベル又はロウレベル
の２値読み出し信号に増幅するための複数のセンスアン
プをそれぞれ含む。
択されたワード線に結合される複数のメモリセルからメ
モリアレイMARY0〜MARY3の対応する相補データ線に出力
される微小読み出し信号を、ハイレベル又はロウレベル
の２値読み出し信号に増幅するための複数のセンスアン
プをそれぞれ含む。
カラムアドレスデコーダCADには、特に制限されない
が、カラムアドレスバッファCABからｉ＋１ビットの相
補内部アドレス信号ａy0〜ａyiが供給され、タイミング
発生回路TGからタイミング信号φｙが供給される。
が、カラムアドレスバッファCABからｉ＋１ビットの相
補内部アドレス信号ａy0〜ａyiが供給され、タイミング
発生回路TGからタイミング信号φｙが供給される。
カラムアドレスデコーダCADは、タイミング信号φｙ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、カラムアドレスデコーダCA
Dは、相補内部アドレス信号ａy0〜ａyiをデコードし、
上記データ線選択信号を択一的にハイレベルとする。
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、カラムアドレスデコーダCA
Dは、相補内部アドレス信号ａy0〜ａyiをデコードし、
上記データ線選択信号を択一的にハイレベルとする。
カラムアドレスバッファCABは、アドレス入力端子A0
〜Aiを介して時分割的に供給されるＹアドレス信号AY0
〜AYiを、タイミング発生回路TGから供給されるタイミ
ング信号φacに従って取り込み、これを保持する。ま
た、これらのＹアドレス信号AY0〜AYiをもとに、相補内
部アドレス信号ａy0〜ａyiを形成し、カラムアドレスデ
コーダCADに供給する。
〜Aiを介して時分割的に供給されるＹアドレス信号AY0
〜AYiを、タイミング発生回路TGから供給されるタイミ
ング信号φacに従って取り込み、これを保持する。ま
た、これらのＹアドレス信号AY0〜AYiをもとに、相補内
部アドレス信号ａy0〜ａyiを形成し、カラムアドレスデ
コーダCADに供給する。
相補共通データ線ＣDR0〜ＣDR3は、ランダム入出力回
路RIOの対応する単位回路の一方の入出力端子に結合さ
れる。
路RIOの対応する単位回路の一方の入出力端子に結合さ
れる。
ランダム入出力回路RIOは、特に制限されないが、相
補共通データ線ＣDR0〜ＣDR3に対応して設けられる４個
の単位回路を備える。これらの単位回路の一方の入出力
端子は、対応する上記相補共通データ線ＣDR0〜ＣDR3に
結合され、その他方の入出力端子は、対応するデータ入
出力端子RIO0〜RIO3に結合される。ランダム入出力回路
RIOの各単位回路には、タイミング発生回路TGからタイ
ミング信号φwr及びφorが共通に供給される。
補共通データ線ＣDR0〜ＣDR3に対応して設けられる４個
の単位回路を備える。これらの単位回路の一方の入出力
端子は、対応する上記相補共通データ線ＣDR0〜ＣDR3に
結合され、その他方の入出力端子は、対応するデータ入
出力端子RIO0〜RIO3に結合される。ランダム入出力回路
RIOの各単位回路には、タイミング発生回路TGからタイ
ミング信号φwr及びφorが共通に供給される。
ランダム入出力回路RIOの各単位回路は、シリアルメ
モリがランダム書き込みモードとされタイミング信号φ
wrがハイレベルとされるとき、対応するデータ入出力端
子RIO0〜RIO3を介して供給される書き込みデータを、所
定の相補書き込み信号とし、相補共通データ線ＣDR0〜
ＣDR3を介して、メモリアレイMARY0〜MARY3の選択され
た合計４個のメモリセルに供給する。また、シリアルメ
モリがランダム読み出しモードされタイミング信号φor
がハイレベルとされるとき、メモリアレイMARY0〜MARY3
の選択された合計４個のメモリセルから相補共通データ
線ＣDR0〜ＣDR3を介して出力される読み出し信号を、対
応するデータ入出力端子RIO0〜RIO3を介して送出する。
モリがランダム書き込みモードとされタイミング信号φ
wrがハイレベルとされるとき、対応するデータ入出力端
子RIO0〜RIO3を介して供給される書き込みデータを、所
定の相補書き込み信号とし、相補共通データ線ＣDR0〜
ＣDR3を介して、メモリアレイMARY0〜MARY3の選択され
た合計４個のメモリセルに供給する。また、シリアルメ
モリがランダム読み出しモードされタイミング信号φor
がハイレベルとされるとき、メモリアレイMARY0〜MARY3
の選択された合計４個のメモリセルから相補共通データ
線ＣDR0〜ＣDR3を介して出力される読み出し信号を、対
応するデータ入出力端子RIO0〜RIO3を介して送出する。
一方、演算回路ALは、特に制限されないが、第１図に
例示されるように、メモリアレイMARY0〜MARY3の相補デ
ータ線Ｄ00〜Ｄ0nないしＤ30〜Ｄ3nに対応して設けられ
るｎ＋１個の単位演算回路UALを備える。これらの単位
演算回路の４組の相補演算入力端子は、メモリアレイMA
RY0〜MARY3の対応する相補データ線Ｄ00〜Ｄ30ないしＤ
0n〜Ｄ3nに結合され、その出力端子は、データレジスタ
DRの対応する単位回路UDRに結合される。演算回路ALの
各単位演算回路UALには、演算制御回路ALCから上記演算
モード信号am0〜amkが共通に供給される。
例示されるように、メモリアレイMARY0〜MARY3の相補デ
ータ線Ｄ00〜Ｄ0nないしＤ30〜Ｄ3nに対応して設けられ
るｎ＋１個の単位演算回路UALを備える。これらの単位
演算回路の４組の相補演算入力端子は、メモリアレイMA
RY0〜MARY3の対応する相補データ線Ｄ00〜Ｄ30ないしＤ
0n〜Ｄ3nに結合され、その出力端子は、データレジスタ
DRの対応する単位回路UDRに結合される。演算回路ALの
各単位演算回路UALには、演算制御回路ALCから上記演算
モード信号am0〜amkが共通に供給される。
演算回路ALの各単位演算回路UALは、メモリアレイMAR
Y0〜MARY3の選択されたワード線に結合されるｎ＋１個
のメモリセルから、対応する相補データ線Ｄ00〜Ｄ30な
いしＤ0n〜Ｄ3nを介して出力される読み出しデータに対
して、演算モード信号am0〜amkによって指定される所定
の演算処理をビットごとに施し、その結果を、データレ
ジスタDRの対応する単位回路UDRに出力する。前述のよ
うに、メモリアレイMARY0〜MARY3には、ランダム書き込
みモードにより、例えば、複数画面に対応する複数の画
像データやこれらの画像データを組み合わせあるいは部
分的に消去するためのマスクデータ等が予め書き込まれ
る。演算回路ALの各単位演算回路UALは、これらのデー
タに所定の演算処理を施すことで、例えば、ウィンドウ
等を含む多重表示画像や合成画像等に対応する画像デー
タを形成する。演算回路ALの各単位演算回路UALの演算
結果は、タイミング信号φtrがハイレベルとされること
で、データレジスタDRの対応する単位回路UDRに取り込
まれ、さらに、タイミング信号φscが繰り返し形成され
ることで、データレジスタDR内をシフトされ、シリアル
入出力回路SIOを介して送出される。
Y0〜MARY3の選択されたワード線に結合されるｎ＋１個
のメモリセルから、対応する相補データ線Ｄ00〜Ｄ30な
いしＤ0n〜Ｄ3nを介して出力される読み出しデータに対
して、演算モード信号am0〜amkによって指定される所定
の演算処理をビットごとに施し、その結果を、データレ
ジスタDRの対応する単位回路UDRに出力する。前述のよ
うに、メモリアレイMARY0〜MARY3には、ランダム書き込
みモードにより、例えば、複数画面に対応する複数の画
像データやこれらの画像データを組み合わせあるいは部
分的に消去するためのマスクデータ等が予め書き込まれ
る。演算回路ALの各単位演算回路UALは、これらのデー
タに所定の演算処理を施すことで、例えば、ウィンドウ
等を含む多重表示画像や合成画像等に対応する画像デー
タを形成する。演算回路ALの各単位演算回路UALの演算
結果は、タイミング信号φtrがハイレベルとされること
で、データレジスタDRの対応する単位回路UDRに取り込
まれ、さらに、タイミング信号φscが繰り返し形成され
ることで、データレジスタDR内をシフトされ、シリアル
入出力回路SIOを介して送出される。
データレジスタDRは、演算回路ALの各単位演算回路UA
Lに対応して設けられるｎ＋１個の単位回路UDRを備え
る。これらの単位回路UDRには、タイミング発生回路TG
からタイミング信号φtr及びφscが共通に供給される。
Lに対応して設けられるｎ＋１個の単位回路UDRを備え
る。これらの単位回路UDRには、タイミング発生回路TG
からタイミング信号φtr及びφscが共通に供給される。
データレジスタDRの各単位回路UDRは、タイミング信
号φtrに従って、演算回路ALの対応する単位演算回路UA
Lの演算結果を取り込み、これを保持する。また、タイ
ミング信号φscに従って、これらの演算結果を順次シフ
トし、相補共通データ線ＣDSを介して、シリアル入出力
回路SIOに伝達する。
号φtrに従って、演算回路ALの対応する単位演算回路UA
Lの演算結果を取り込み、これを保持する。また、タイ
ミング信号φscに従って、これらの演算結果を順次シフ
トし、相補共通データ線ＣDSを介して、シリアル入出力
回路SIOに伝達する。
シリアル入出力回路SIOは、シリアルメモリがシリア
ル出力モードとされタイミング信号φosがハイレベルと
されるとき、タイミング信号φscに従って、データレジ
スタDRから相補共通データ線ＣDSを介して伝達される画
像データ等をシリアル出力端子SIOから送出する。
ル出力モードとされタイミング信号φosがハイレベルと
されるとき、タイミング信号φscに従って、データレジ
スタDRから相補共通データ線ＣDSを介して伝達される画
像データ等をシリアル出力端子SIOから送出する。
タイミング発生回路TGは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼，データ転送制御信号▲▼及び演算
モード設定信号▲▼ならびにシリアルクロック信
号SCをもとに、上記各種のタイミング信号を形成し、各
回路に供給する。
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼，データ転送制御信号▲▼及び演算
モード設定信号▲▼ならびにシリアルクロック信
号SCをもとに、上記各種のタイミング信号を形成し、各
回路に供給する。
以上のように、この実施例のシリアルメモリは、画像
処理システムの画像メモリとして供され、実質的にデー
タ線の延長方向に分割されてなる４個のメモリアレイMA
RY0〜MARY3と、これらのメモリアレイからワード線単位
で出力される複数の記憶データに対してビットごとに所
定の演算処理を施すための演算回路ALを備える。シリア
ルメモリは、さらに、上記演算回路ALを制御する演算制
御回路ALCを備え、この演算制御回路ALCに演算コード信
号を入力するための演算モード設定サイクルを有する。
その結果、この実施例のシリアルメモリは、例えば、メ
モリアレイMARY0〜MARY3に、複数画面に対応する複数の
画像データやこれらの画像データを組み合わせあるいは
部分的に消去するためのマスクデータ等を予め書き込
み、これを同時に読み出すことで、ウィンドウ等による
画面の多重表示や画像合成等のための各種演算処理をそ
の内部で実現する。これにより、画像処理システムは、
そのデータレートを制約されその簡素化を妨げられるこ
となく、多機能化され、高機能化される。
処理システムの画像メモリとして供され、実質的にデー
タ線の延長方向に分割されてなる４個のメモリアレイMA
RY0〜MARY3と、これらのメモリアレイからワード線単位
で出力される複数の記憶データに対してビットごとに所
定の演算処理を施すための演算回路ALを備える。シリア
ルメモリは、さらに、上記演算回路ALを制御する演算制
御回路ALCを備え、この演算制御回路ALCに演算コード信
号を入力するための演算モード設定サイクルを有する。
その結果、この実施例のシリアルメモリは、例えば、メ
モリアレイMARY0〜MARY3に、複数画面に対応する複数の
画像データやこれらの画像データを組み合わせあるいは
部分的に消去するためのマスクデータ等を予め書き込
み、これを同時に読み出すことで、ウィンドウ等による
画面の多重表示や画像合成等のための各種演算処理をそ
の内部で実現する。これにより、画像処理システムは、
そのデータレートを制約されその簡素化を妨げられるこ
となく、多機能化され、高機能化される。
以上の本実施例に示されるように、この発明を画像処
理システム等に含まれるシリアルメモリ等の半導体記憶
装置に適用することで、次のような作用効果が得られ
る。すなわち、 （１）シリアルメモリ等のメモリアレイを、実質的にそ
のデータ線の延長方向に分割し、これらのメモリアレイ
に隣接して、各メモリアレイの対応するカラムアドレス
から読み出される複数の記憶データに所定の演算処理を
施す演算回路を設けることで、シリアルメモリ等の内部
において、複数の記憶データに対するビットごとの演算
処理を実現できるという効果が得られる。
理システム等に含まれるシリアルメモリ等の半導体記憶
装置に適用することで、次のような作用効果が得られ
る。すなわち、 （１）シリアルメモリ等のメモリアレイを、実質的にそ
のデータ線の延長方向に分割し、これらのメモリアレイ
に隣接して、各メモリアレイの対応するカラムアドレス
から読み出される複数の記憶データに所定の演算処理を
施す演算回路を設けることで、シリアルメモリ等の内部
において、複数の記憶データに対するビットごとの演算
処理を実現できるという効果が得られる。
（２）上記（１）項により、例えば、各メモリアレイ
に、複数画面に対応する複数の画像データやこれらの画
像データを組み合わせあるいは部分的に消去するための
マスクデータ等を予め書き込み、これを同時に読み出す
ことで、ウィンドウ等による画面の多重表示や画像合成
等のための各種演算処理を実現できるという効果が得ら
れる。
に、複数画面に対応する複数の画像データやこれらの画
像データを組み合わせあるいは部分的に消去するための
マスクデータ等を予め書き込み、これを同時に読み出す
ことで、ウィンドウ等による画面の多重表示や画像合成
等のための各種演算処理を実現できるという効果が得ら
れる。
（３）上記（１）項及び（２）項により、画像処理シス
テム等のデータレートを制約しまたその簡素化を妨げる
ことなく、その多機能化ならびに高機能化を推進できる
という効果が得られる。
テム等のデータレートを制約しまたその簡素化を妨げる
ことなく、その多機能化ならびに高機能化を推進できる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第２図にお
いて、メモリアレイMARY0〜MARY3は同時にアクセスされ
るものとしているが、例えば、これらのメモリアレイを
指定する２ビットのアドレス信号を追加することで、個
別にアクセスできるようにしてもよい。また、この実施
例では、メモリアレイを物理的に４分割することで、４
個のメモリアレイMARY0〜MARY3を構成しているが、これ
らのロウ系選択回路を共有化し、１個のメモリアレイに
まとめることができる。この場合、シリアルメモリが例
えばランダム書き込みモードとされるとき、データ線選
択信号が択一的に形成されることで４組の相補データ線
が同時に選択状態とされるが、マスク機能を持たせるこ
とにより、複数の画像データやマスクデータ等を選択的
に書き換えることが必要となろう。メモリアレイの実質
的な分割数は、任意に設定できるし、ランダム入出力回
路RIOやシリアル入出力回路SIOの同時入出力ビット数
も、任意に設定できる。また、シリアル入出力回路SIO
は、シリアル書き込み機能を有することもよい。データ
レジスタDRのシフト動作は、例えばポインタPNT等を設
けることで、任意のカラムアドレスから開始できるよう
にしてもよい。さらに、第１図に示される演算回路AL及
びデータレジスタDRの具体的なブロック構成や第２図に
示されるシリアルメモリのブロック構成ならびに各制御
信号やアドレス信号の組み合わせ等、種々の実施形態を
採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第２図にお
いて、メモリアレイMARY0〜MARY3は同時にアクセスされ
るものとしているが、例えば、これらのメモリアレイを
指定する２ビットのアドレス信号を追加することで、個
別にアクセスできるようにしてもよい。また、この実施
例では、メモリアレイを物理的に４分割することで、４
個のメモリアレイMARY0〜MARY3を構成しているが、これ
らのロウ系選択回路を共有化し、１個のメモリアレイに
まとめることができる。この場合、シリアルメモリが例
えばランダム書き込みモードとされるとき、データ線選
択信号が択一的に形成されることで４組の相補データ線
が同時に選択状態とされるが、マスク機能を持たせるこ
とにより、複数の画像データやマスクデータ等を選択的
に書き換えることが必要となろう。メモリアレイの実質
的な分割数は、任意に設定できるし、ランダム入出力回
路RIOやシリアル入出力回路SIOの同時入出力ビット数
も、任意に設定できる。また、シリアル入出力回路SIO
は、シリアル書き込み機能を有することもよい。データ
レジスタDRのシフト動作は、例えばポインタPNT等を設
けることで、任意のカラムアドレスから開始できるよう
にしてもよい。さらに、第１図に示される演算回路AL及
びデータレジスタDRの具体的なブロック構成や第２図に
示されるシリアルメモリのブロック構成ならびに各制御
信号やアドレス信号の組み合わせ等、種々の実施形態を
採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である画像処理システム
のシリアルメモリに適用した場合について説明したが、
それに限定されるものではなく、例えば、音声処理シス
テム等に用いられる同様なシリアルメモリや同様なシリ
アル入出力機能を有する各種半導体記憶装置にも適用で
きる。本発明は、少なくとも複数の記憶データに対して
内部演算処理を必要とする半導体記憶装置ならびにこの
ような半導体記憶装置を内蔵するディジタル集積回路装
置に広く適用できる。
明をその背景となった利用分野である画像処理システム
のシリアルメモリに適用した場合について説明したが、
それに限定されるものではなく、例えば、音声処理シス
テム等に用いられる同様なシリアルメモリや同様なシリ
アル入出力機能を有する各種半導体記憶装置にも適用で
きる。本発明は、少なくとも複数の記憶データに対して
内部演算処理を必要とする半導体記憶装置ならびにこの
ような半導体記憶装置を内蔵するディジタル集積回路装
置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、画像処理システムや音声処理システム
等に含まれるシリアルメモリ等のメモリアレイを、実質
的にそのデータ線の延長方向に分割し、これらのメモリ
アレイに隣接して、各メモリアレイの対応するカラムア
ドレスから読み出される複数の記憶データに所定の演算
処理を施す演算回路を設ける。そして、例えば、各メモ
リアレイに、複数画面に対応する複数の画像データやこ
れらの画像データを組み合わせあるいは部分的に消去す
るためのマスクデータ等を予め書き込み、これを同時に
読み出すことで、ウィンドウ等による画面の多重表示や
画像合成ならびに音声合成等のための各種演算処理を、
シリアルメモリ等の内部で実現できる。これにより、画
像処理システムや音声合成システム等のデータレートを
制約しまたその簡素化を妨げることなく、その多機能化
ならびに高機能化を推進できる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、画像処理システムや音声処理システム
等に含まれるシリアルメモリ等のメモリアレイを、実質
的にそのデータ線の延長方向に分割し、これらのメモリ
アレイに隣接して、各メモリアレイの対応するカラムア
ドレスから読み出される複数の記憶データに所定の演算
処理を施す演算回路を設ける。そして、例えば、各メモ
リアレイに、複数画面に対応する複数の画像データやこ
れらの画像データを組み合わせあるいは部分的に消去す
るためのマスクデータ等を予め書き込み、これを同時に
読み出すことで、ウィンドウ等による画面の多重表示や
画像合成ならびに音声合成等のための各種演算処理を、
シリアルメモリ等の内部で実現できる。これにより、画
像処理システムや音声合成システム等のデータレートを
制約しまたその簡素化を妨げることなく、その多機能化
ならびに高機能化を推進できる。
第１図は、この発明が適用されたシリアルメモリの演算
回路及びデータレジスタの一実施例を示すブロック図、 第２図は、第１図の演算回路及びデータレジスタを含む
シリアルメモリの一実施例を示すブロック図である。 AL……演算回路、UAL……単位演算回路、DR……データ
レジスタ、UDR……データレジスタ単位回路。 MARY0〜MARY3……メモリアレイ、CS0〜CS3……カラムス
イッチ、RD0〜RD3……ロウアドレスデコーダ、CAD……
カラムアドレスデコーダ、RAB……ロウアドレスバッフ
ァ、CAB……カラムアドレスバッファ、ALC……演算制御
回路、RIO……ランダム入出力回路、SIO……シリアル入
出力回路、TG……タイミング発生回路。
回路及びデータレジスタの一実施例を示すブロック図、 第２図は、第１図の演算回路及びデータレジスタを含む
シリアルメモリの一実施例を示すブロック図である。 AL……演算回路、UAL……単位演算回路、DR……データ
レジスタ、UDR……データレジスタ単位回路。 MARY0〜MARY3……メモリアレイ、CS0〜CS3……カラムス
イッチ、RD0〜RD3……ロウアドレスデコーダ、CAD……
カラムアドレスデコーダ、RAB……ロウアドレスバッフ
ァ、CAB……カラムアドレスバッファ、ALC……演算制御
回路、RIO……ランダム入出力回路、SIO……シリアル入
出力回路、TG……タイミング発生回路。
Claims (2)
- 【請求項１】複数の第１データ線と複数の第１ワード線
の交点に設けられた複数の第１メモリセルを有する第１
メモリアレイと、複数の第２データ線と複数の第２ワー
ド線の交点に設けられた複数の第２メモリセルを有する
第２メモリアレイと、前記複数の第１データ線のそれぞ
れ及び前記複数の第２データ線のそれぞれが結合される
演算回路とを備え、１つの半導体基板上に形成された半
導体記憶装置であって、 所定の演算モードにおいて、前記複数の第１ワード線の
一つと、前記複数の第２ワード線の一つが並列に選択さ
れ、前記演算回路は、選択された前記第１ワード線に関
連する前記複数の第１メモリセルから前記複数の第１デ
ータ線を介して読み出される複数の第１データと、選択
された前記第２ワード線に関連する前記複数の第２メモ
リセルから前記複数の第２データ線を介して読み出され
る複数の第２データとの間の演算を行うことを特徴とす
る半導体記憶装置。 - 【請求項２】請求項１において、前記演算回路は、複数
の単位演算回路を含み、 前記複数の第１データ線のそれぞれは、前記複数の単位
演算回路のそれぞれに結合され、 前記複数の第２データ線のそれぞれは、前記複数の単位
演算回路のそれぞれに結合されることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17790489A JP2865712B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17790489A JP2865712B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344888A JPH0344888A (ja) | 1991-02-26 |
| JP2865712B2 true JP2865712B2 (ja) | 1999-03-08 |
Family
ID=16039095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17790489A Expired - Fee Related JP2865712B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865712B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742544A (en) | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| JPH0858602A (ja) * | 1994-08-26 | 1996-03-05 | Yazaki Corp | ハンドルとステアリングコラム間の電気的接続装置 |
| JP2921733B2 (ja) * | 1994-08-26 | 1999-07-19 | 矢崎総業株式会社 | ハンドルとステアリングコラム間の電気的接続装置 |
| KR20020014605A (ko) * | 2000-08-18 | 2002-02-25 | 선우영준 | 칙칙이가 달린 와이셔츠·남방셔츠의 주머니 제조 방법 |
| US9153305B2 (en) * | 2013-08-30 | 2015-10-06 | Micron Technology, Inc. | Independently addressable memory array address spaces |
-
1989
- 1989-07-12 JP JP17790489A patent/JP2865712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344888A (ja) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |