JPS62202246A - メモリ装置 - Google Patents

メモリ装置

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JPS62202246A
JPS62202246A JP62042308A JP4230887A JPS62202246A JP S62202246 A JPS62202246 A JP S62202246A JP 62042308 A JP62042308 A JP 62042308A JP 4230887 A JP4230887 A JP 4230887A JP S62202246 A JPS62202246 A JP S62202246A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はランダムアクセスメモリ装ｒ６に関する。
〔発明の概要〕
本発明は、入力データをＮ個のチャンネル＾〜（２）（
Ｎは少なくとも２である）に分配するライトイネーブル
・デマルチプレクサとライトアドレス発生器と、Ｎ個の
チャンネルに）〜（ロ）の各々に配設されチャンネル内
〜（２）のいずれか１つに割り当てられた入力データが
簀き込まれるＮ個のメモリと、このメモリのいずれか１
つから記憶されたデータを読み出し、更にメモリからの
リードの際にビジィフラグをリードメモリにセットする
リードアドレス発生器（ビジィフラグはＮデータ期間後
クリアされる）と、読み出されるべきメモリにビジィフ
ラグがセットされている時チャンネル内〜（６）のうち
の同一チャンネル内の別のメモリに歩進するようにリー
ドアドレス発生器を制御するビジィフラグ制御装置とを
含み、例えばデジタルビデオ特殊効果装置の連続ライト
／不連続リード動作に好適なランダムアクセスメモリ装
置及び不連続ライト／連続リード及び不連続ライト／不
連続リード用の装置である。
〔従来の技術〕
ランダムアクセスメモリ装置に対して、書き込み（ライ
ト）及び読み出しくリード）を高速で処理できる能力が
要求されている。例えば、１フレーム当たり１１２５ラ
イン、１ライン当たり２０４８サンプル、即ち１フレー
ム当たり１１２５　Ｘ　２０４８画索、画素１秒当たり
６０フイールドを使用する高解像度ビデオシステムが提
案されている。従って、このシステムのサンプル周波数
は、約７０ＭＨｚであり、各画素の処理や記憶には約／
／ノナノ秒しか与えられないことになる。
近年、消費電力の問題や、チップ当たりの記憶容景の少
ないこと、更にこのような高速で処理できるメモリ装置
が高価なことのために、このような高速処理の可能なフ
ィールドまたはフレーム６己憶装置を提供することが困
難である。ビデオ処理装置では、１つのフレーム記憶装
置を構成するのに通常２つのビデオフィールド記憶装置
ｎを用い、あるフィールドが第１のフィールドＨ己憶装
置に−書き込まれている間に、１つ前のフィールドが第
２のフィールド記憶装置から読み出されるようになって
いる。次のフィールドの間に第１のフィールド記憶装置
からビデオデータが読み出され、新たなビデオフィール
ドが第２のフィールド記憶装置に書き込まれ、該新フィ
ールドは第２のフィールド記憶装置に含まれている”使
用済′°デデーと入れ換わる。この過程は、各ビデオフ
ィールドに対して繰り返され、連続してデータを出力端
子に生成する。
高速処理を可能にする従来技術としては、デマルチプレ
クサがあり、これの簡略した例ｋ　Ｍ’ｉ　（”１図面
中の第４図に示す。この例では、入力されたデータは４
本の線、即ち４つのチャンネルに分配されており、従っ
て、メモリ装置（１）は４つの同一ランダムアクセスメ
モリ（ＲＡＭ　）　ｆ２）、１３１．＋４１．＋５１か
ら成っている。画素データは連続的に書き込まれるので
、デマルチプレクサ回路（６）を通じて入力される画素
データは、連続的にＲＡＭ（２１，ＲＡＭ１３１．　Ｒ
ＡＭ（４）、　ＲＡＭ＋５１、ＲＡＭ＋５１．というよ
うに周期的に供給される。これは、ＲＡＭ＋２１〜（５
）は各々４サンプル期間に１回しかアクセスされないこ
とを意味する。同様に、リードの際には、画素データは
連続的に読み出されるので、継続する画素データはＲＡ
Ｍ（２）、　ＲＡＭ４３）、　ＲＡＭ＋４１．　ＲＡＭ
＋５１．　Ｉ（ＡＭｔ２１から、というように周期的に
読み出され、マルチプＶツクス回路（７）により合成さ
れる。
〔発明が解決しようとする問題点〕
この方法では、　１（ＡＭｉ２１〜（５）のうちの１つ
がアクセスされる時、処理を待つ時間が４倍に増加する
。
より一般的に言うと、データがＮチャンネルに順次供給
される場合、時間間隔はＮ倍に増加するため、この方法
があるテＶビ画像の特定の部分を特定のチャンネルと効
果的に関連させていることに起因する問題が起こり得る
。
この問題について、第５図を診照しながら説明する。第
５図はあるフィールドの連続した水平線（Ｌ）と（Ｌ＋
１）、及びこの水平線に沿って連続的に垂直方向に並ぶ
画素を示しており、これらの画素は各水平線上でＰｌか
らＰＩＯまで付番されている。
各水平線上の画素数は４で割り切れるものと仮定し、こ
れらの画素を記憶させるためにチャンネル（Ａ）　、　
（Ｂ）　、　（Ｃ）　、　（Ｄ）に順次入力すると、画
素データは夫々のチャンネル（Ａ）　、　（Ｂ）　、　
（Ｃ）　、　（Ｄ）内のランダムアクセスメモリに記憶
される。データのライト及びリードが水平線に沿って連
続的に行われる限り、問題はない。しかし、不連続なデ
ータリードが要求される場合、例えば、デジタルビデオ
特殊効果装置で画像を９０　　回転させる場合を考える
。
これを行うには、例えば連続する水平線から画素データ
Ｐｉ　、Ｐｉ　、・・・・・・を連続的に読み出す必要
がある。
しかし、全画素データＰ１がチャンネル（Ａ）のランダ
ムアクセスメモリに記憶されるので、このランダムアク
セスメモリは、システムのザンブル速度でアクセスされ
なければならず、これは受は入れられない。水平線上の
画素数がチャンネル数でちょうど割り切れない場合でも
、ある形式の所定の記憶様式が存在するが、少なくとも
、不連続的リードを行う場合に問題が生じよう。
より一般的には、上述のデマルチプレクス方法では次の
３つの場合に問題が生じる。
１、　連続ライト／不連続リード ２、不連続ライト／連続リード ３、不連続ライト／不連続リード 従って、本発明は、上記３つの場合でも処理可能なラン
ダムアクセスメモリ装置を提供することを目的とする。
〔問題点を解決するための手段〕
本発明は、Ｎ個のチャンネル内の各々のＮ　個のメモリ
と、該メモリに選択的にライトイネーブル信号を供給す
るライトイネーブル・デマルチプレクサ（２）と、上記
ライトイネーブル信号の制御によって上記チャンネルの
うちのいずれか１つ内の上記メモリの全てに入力データ
を書き込むライトアドレス発生器Ｃ３’ＺＩと、上記チ
ャンネルのうちの１つを選択するリードイネーブル・デ
マルチプレクサ（ハ）と、選択されたチャンネル内の上
ｉ己メモリのいずれか１つから記憶されたデータを読み
出し、更に上記メモリからの読み出しの際に上記メモリ
にビジィフラグをセットするリードアドレス発生器間と
、Ｎデータ期間後に上記ビジィフラグをクリアする手段
と、上記読み出されるメモリかビジィフラグを有する時
、上記選択された同一チャンネル内の上記メモリのうち
の異なる１つにデータリードを歩進させるように上記リ
ードアドレス発生器間を制御する手段とを含む、ランダ
ムアクセスメモリ装置を提供する。
〔作用〕
上記構成により、連続リード／不連続ライトか処理可能
となる。
〔実施例〕
先ず本発明の第１の実施例を第１図を参照しながら説明
する。この実施例は、連続ライト／不連続リードに用い
て好適なランダムアクセスメモリ装置である。
入力データとして高解像ビデオシステムに関連した画素
データが、データ入力端子（Ｉｌｌを通じて１６個の同
−ＲＡＭ１２１〜（２７１で構成されたメモリアシイに
供給される。、ＲＡＭ　ｎ２〜（２ηは、各々１ビデオ
フイールドの１／４のデータを記憶でき、それらの４個
がチャンネル（Ａ）〜（Ｄ）の各々に配設されており、
更に各々データ出力端子側に接続されている。またＲＡ
ＭＱ２１−（２力は夫々クロックで動作するアドレスラ
ッチを含んでいる。この装置は、更にライトイネーブル
・デマルチプレクサＣ２９を含んでおり、このライトイ
ネーブル・ブマルチプレクサ（至）は、入力端子（至）
を介してライトイネーブル信号を受け、制御端子６１）
に供給されるチャンネル選択信号の制御の下で、４つの
チャンネル（Ａ）　、　（Ｂ）　ｅ　（Ｃ）　Ｉ　（Ｄ
）内のＲＡＭｆ１２１−罰に、上記ライトイネーブル信
号を夫夫供給する。ライトアドレス発生器６つは、制御
端子Ｃ３１）にチャンネル選択信号を供給すると共に、
ＲＡＭ　（＋２１−　（２力の各々にもライトアドレス
を供給する。
リードアドレス発生器（ト）は、チャンネル選択信号を
制御端子（至）を介してリードイネーブル・デマルチプ
レクザ０国に供給する。リードアドレス発生器間には、
後に詳述するメモリビジィフラグを記憶するフラグメモ
リ０４１と関連する制御ロジック回路とが連接されてい
る。リードイネーブル・テ“マルチプレクサ６１は、４
つのチャンネル選択信号（Ｃ）ｉｓＡ）〜（ＣＨ８Ｄ）
を供給する。この選択信号（ＣＩ−（ＳＡ　）〜（ＣＨ
８Ｄ　）　ハ、ＲＡＭ（１３−（２７）　ツリートイネ
ーブル入力に接続されたリードイネーブルゲート０７）
〜５２１に於いて、フラグメモリＣ３４１によって供給
されるコラム選択信号（Ｃｏｓｔ）〜（ｃｏｓ４）によ
って制御される。
リードアドレス発生器間は、更にリードアドレスをＲＡ
Ｍ　Ｑ３〜（２ηに供給する。リードアドレスは、ＲＡ
Ｍ＋＋２）−（２７１の全てに対し同一であり、ＲＡＭ
Ｑト（］の中の特定の１つからデータを読み出すのであ
る。例えば、ＲＡＭＱ力の場合、ライトアドレス発生器
Ｇ４によって、制御端子３１１に供給されるチャンネル
選択信号（ＣＨ８Ｂ）によってチャンネル（Ｂ）が選択
され、更にコラム選択信号（ｃｏｓ２）によって第２コ
ラムか選択される。
データが書き込まれる時は、通常通りにデマルチブレッ
クスが行われるが、各画素データか、周期的に選択され
るチャンネル（Ａ）〜（Ｄ）のうちの選択されたチャン
ネル内の４つのＲＡＭ全てに書き込まれる点が相異する
。即ち、ある時間にチャンネル（Ａ）〜（Ｄ）のどれか
に配設されているＲＡＭ（１２１〜＠のうちの４つのＲ
ＡＭ全てに同一データが記憶されていることになる。
データを読み出す時は、ＲＡＭ１２１−（２７１のうち
の１つがアクセスされる度に、メモリビジィフラグがＲ
ＡＭＱ３−（５）のうちのアクセスされたＦｔＡＭに対
してフラグメモリ（２）内にセットされる。このフラグ
は、４サンプル期間経過後にクリアされる。もし、ビジ
ィフラグがクリアされる前に同一チャンネルがリードの
ためにアクセスされると、フラグメモリＣ３４１によっ
て供給されるコラム選択信号（ＣＯ８Ｉ）〜（ＣＯ８４
）のうちの適切な信号によって制御され、リード動作は
同一チャンネル内のビジィフラグがセットされていない
ｌ（ＡＭ＋＋２１〜（２７′ｌのうちの次のｌｔＡＭに
移行する。チャンネル（Ａ）〜（１））の各々には、４
つのＲ，ＡＭがあるので、常にアクセス可能なＲＡＭが
各チャンネルにはある訳である。
次に、２つの具体的なリード動作を考える。第１に、画
像の操作を何もせずデータを連続的に読み出す場合、画
素データはＲＡＭ１２１．　＋ｌｆｉ＋、　（２（１＋
、　Ｃ判、＋１２１．・・・・・・かも連続的に読み出
される。即ち、チャンネＡ−（Ａ）〜（Ｄ）の各々の第
１のＲＡＭから読み出さねる。
第２に、最悪の場合として、上述ｌ〜たように画像を９
０　回転する場合を考えると、出力される画素データは
ＲＡＭ［１２１，ｎ３ｉ、Ｏ４）、（１５１，１１２１
・・・・・・から、即ちチャンネル（Ａ）の全メてのＲ
ＡＭから読み出される。
次に、本発明の第２実施例を第２図を診照１〜なから説
明する。この実施例は不連続ライト／連続リードに用い
て好適なランダムアクセスメモリ装置を提供する。
入力データとして高解像ビデオシステムに関連した画素
データか入力端子６８（［を通じて１６個の同−ＲＡＭ
５４１〜（叫で構成されたメモリアレイに供給される。
目（、ＡＭ５４１〜ｔｌｉ！］）は各々１ビデオフイー
ルド°の１／４のデータなｄ己憶でき、４つずつかチャ
ンネル（Ａ）〜（Ｄ）の各々に配設されており、夫々１
ビツトのキーメモリブレーン■）〜（１０１）を有し、
更に各々データ出力端子（１１８）に接続されている。
またＲＡＭ５４１〜Ｉ６旧ま、夫々クロックで動作する
アドレスラッチを含んでいる。
この装置ｕは、更にライトイネーブル・デマルチプレク
サ（１１９）を含んでおり、このライトイネーブル・デ
マルチプレクサ（１１９）は、入力端子（１２０）を介
してライトイネーブル信号が供給され、制御端子（１２
１）に供給されるチャンネル選択信号の制御によって、
４つのチャンネル（Ａ）〜（Ｄ）内のＲＡ　Ｍ　５４１
〜（６！すに夫々連接されているライトイネーブルゲー
）　Ｃ１０〜（ハ）にライトイネーブル信号を供給する
。ライトアドレス発生器（１２２）は、チャンネル選択
信号を制御端子（１２１）に供給すると共に、ＲＡ　Ｍ
　５４１〜佇メ及びキーメモリブレーン（ハ）〜（１０
１）の各々にライトアドレスを供給する。ライトアドレ
ス発生器（１２２）には、佼に詳述するＲ　Ａ　Ｍ　（
ｈ４１〜ｌｂｌの各々に対応するビジィフラグを記憶す
るためのフラグメモリ（１２３）と、関連する制御ロジ
ック回路とが連接されている。
ＲＡＭ５４１〜面の出力は、トライステート出力である
と仮定し、これらは夫々リードイネーブルグー）　（１
０２）〜（１１７）の制御によってメモリデータ出力（
１１８）に供給される。リードアドレス発生器（１２４
）は、カウンタと制御ロジック回路とを含み、ＲＡＭ６
４）〜−及びキーメモリブレーン■）〜（１０１）の各
々にリードアドレスを供給し、更に制御端子（１２６）
を通じてリード制御デマルチプレクサ（１２５）にチャ
ンネル選択信号を供給する。リード制御デマルチプレク
サ（１２５）は、キーメモリブレーン姉）〜（１０１）
の出力に接続されているリードイネーブルグー）　（１
０２）〜（１１７）によって、　ＲＡＭ５４１〜呻から
の特定の出力を、メモリデータ出力（１１８）に送出す
る動作を制御するのに用いられる。
セレクタ（１２８）は、入力が１６本ある０１（グー）
　（１２７）の制御によって、データ出力端子（１３０
）を、メモリデータ出力（１１８）と別の（例えばバッ
クグラウンド）ビデオデータ入力（１２９）との間で切
り換え接続する。
この動作は後に峰述する。
ビデオフィールドを書き込むのに先立ち、キーメモリプ
レーン唯）〜（１０１）は全てクリアされる。ライト（
不連続）の際には、ライトアトシス発生器（１２２）は
、ライトアドレスと所望の画素位置に対応するチャンネ
ル選択信号とを発生する。−たんアドレスとチャンネル
が選択されると、ビジィフラグに従って、即ちフラグメ
モリ（１２３）によって供給されるコラム選択信号（Ｃ
Ｏ８Ｉ）〜（ＣＯ８４）の制御によって、チャンネル（
Ａ）〜（Ｉ））のうちの適当なチャンネル内のデータ書
き込みが可能なＲＡ　Ｍ　（’＋４１〜（６１珍のうち
の第１のＲＡＭが選択される。
データがＲＡ　Ｍ　５４１〜（６ｉ１１のうちの選択さ
れたひとつに書き込まれると、このＲＡＭに対応したビ
ジィフラグがフラグメモリ（１２３）内にセットされる
。更に、選択されたＲＡＭに関連したキーメモリプレー
ンビットかセットされ、該ＲＡＭ内に有効データが存在
することを示す。各ビジィフラグは、セットされて４サ
ンプル期間経過後にクリアされるので、コラムｔｌ）〜
（４）の各々に於いて、ＲＡＭ５４１〜（ｔｉ！Ｉ）の
うちの少なくとも１つのＲＡＭは、ビジィフラグがクリ
アされてデータの書き込みが可能であることが保証され
る。例えば、画素データがチャンネル（Ａ）に書き込ま
れるものとして、ビジィフラグがＲＡ　Ｍ　５４１に対
してセットされたとすると、フラグメモリ（１２３）は
チャンネル（Ａ）内の次のＲＡ　Ｍ　５５）に進ませ、
ＲＡＭ５４１〜５７）のうちビジィフラグをセットされ
ていない１つのＦＬＡＭが検出されるまで、この動作は
続けられる。
勿論、この装置では、ＲＡＭｆ１４１〜面のうちのどこ
にデータが書き込まれたかを知る必要かある。従って、
Ｉ’ｔＡＭ（５４１〜Ｉｎは、各々キーメモリプレーン
−〜（１０１）内に伺加キーピットを記憶させており、
データが書き込まれたＲＡＭの全てにセットされる有効
データフラグを書き込むのに用いている。この有効デー
タフラグは、新たなフィールドに関するデータがＲＡＭ
５４１〜りｊ憧のいずれかに誉き込まれる前にクリアさ
れる。
データの読み出しの際には、リードアドレス発生器（１
２４）は、連続リードアドレスをカウンタによって出力
に発生する。この連続リードアドレスは、下位２ビツト
がチャンネル選択信号として使われ、残りのビットは選
択されたチャンネル（Ａ）〜（Ｄ）のいずれかのＲＡＭ
とキーメモリプレーンに供給されるリードアドレスであ
る。
あらゆるアドレスに対してチャンネル（Ａ）〜（Ｄ）の
メモリプレーン（８６）〜（１０１）のうちの１つしか
該メモリ位置に対応する有効データビットを有すること
ができない（ライトイネーブル・デマルチプレクサ（１
１９）によるライトサイクルに於いて前述した通りであ
る。）キーメモリプレーン帳）〜（１０１）の１つから
出力されるこの信号は、チャンネル選択信号（ＣＨ８Ａ
　）〜（ＣＨ８Ｄ　）と−緒に、ＲＡＭ（５４１〜但■
のうちの１つだげにメモリデータ出力（１１８）に出力
信号を供給させるのに用いられる。
リードイネーブルゲート（１０２）〜（１１７）の全出
力は、ＯＲグー）　（１２７）に供給され、ＯＲグー）
　（１２７）の出力側にキー信号を発生する。このキー
信号は、特定の画素位置にビデオデータが書き込まれて
いるか否かを判別する。多くのビデオ効果は、例えば画
像の縮小のようにスクリーン全域には及ばないことは容
易に想像されよう。キー選択信号は、更にメモリデータ
出力（１１８）または別のビデオデータ入力（１２９）
　（例えばバックグラウンドデータ入力）のいずれかを
、セレクタ（１２８）を通じて選択し、データ出力端子
（１３０）に送出するのに使われる。
次に、第３の実施例を第３図を参照しながら説明する。
この実施例は不連続ライト／不連続＋７−ドに用いて好
適なランダムアクセスメモリ装置を提供する。
基本的には、第３の実施例は、第１及び第２の実施例を
組み合わせたものである。そして、第３の実施例は複雑
なので、第１及び第２の実施例では４チヤンネル装置と
して記述したのに対し、２チヤンネル装置として記述す
る。第３の実施例は、大体第２の実施例に類似している
が、２つのチャンネル（Ａ）　、　（Ｂ）内の各ランタ
ームアクセスメモリは、夫々２つのＲＡＭ　（１３６）
と（１３７）　、　（１３８）と（１３９）　、（１４
０）と（１４１）　、　（１４２）と（１４３）を含む
メモリブロック（１７４）〜（１７７）に置き換えられ
、更にリードイ′ネーブルゲート（１４４）〜（１５１
）は、第１の実施例の構成と類似している。
入力データとして再び高解像ビデオシステムに関連した
画素データが入力端子（１３１）を通じて４つのメモリ
ブロック（１７４）〜（１７７）の各々に供給される。
各メモリブロックは、１ビデオフイールドの半分のデー
タを記憶できる。メモリブロック（１７４）〜（１７７
）の出力は、トライステート出力であると仮定し、これ
らは結合されてリードイネーブルゲート（１４４）〜（
１５１）及びリードイネーブルゲー）　（１５２）〜（
１５５）によって制御される出力と共に、メモリデータ
出力（１６９）に供給される。メモリブロック（１７４
）〜（１７７）の各々には、第２の実施例で述べたよう
な１ビツトキーメモリブレーン（１５６）〜（１５９）
が連接されており、これらの出力は、選択的にリードイ
ネーブルゲート（１４４）〜（１５５）を動作させるた
めに用いられる。これについては後に詳しく述べる。
ライトイネーブル・デマルチプレクサ（１６１）は、ラ
イトアドレス発生器（１６３）　７から制御端子（１６
２）に供給されるチャンネル選択信号の制御によって、
入力端子（１６０）で受は取ったライトイネーブル信号
をチャンネル（Ａ）　、　（Ｂ）の各々に供給する動作
を制御する。ライトアドレス発生器（１６３）には更に
ライトフラグメモリ（１６４）と、４つのメモリブロッ
ク（１７４）〜（１７７）へのライト動作を制御するた
めに用いられる制御ロジック回路とが連接されている。
メモリブロック（１７４）〜（１７７）は、第２の実施
例で述べたのと同様であるが、更に詳しく後述する。
この装置からデータを読み出す時、リードアドレス発生
器（１６５）はＲＡＭ　（１３６）〜（１４３）にアド
レス信号を送り、リードイネーブル・デマルチプレクサ
（１６８）の制御端子（１６７）にチャンネル選択信号
を供給することにより、チャンネル（Ａ）または（Ｂ）
のうちの適当なチャンネルを選択する。リードアドレス
発生器（１６５）には、メモリ（１３６）〜（１４３）
の各々と対応する８つのビジィフラグを記憶するための
フラグメモリ（１６６）と、それに関連する制御ロジッ
ク回路とが連接されている。
４本の入力端子を有するＯＲゲート（１７０）が、メモ
リブロック（１７４）〜（１７７）のいずれかからの有
効データが存在することを検出し、更にメモリデータ出
力（１６９）かバックグラウンドビデオデータ入力（１
７１）のどちらかを選択して、セレクタ（１７２）を介
してデータ出力端子（１７３）に接続するのに用いられ
る。
次に、本装置をより詳細に、動作が明確になるように、
具体例を診照しながら説明する。ＲＡＭ（１３６）〜（
１４３）にビデオデータな書き込む前に、キーメモリブ
レーン（１５６）〜（１５９）はクリアされている。
データを書き込む時、ライトアドレス発生器（１６３）
は、ＲＡＭ　（１３６）〜（１４３）とキーメモリブレ
ーン（１５６）〜（１５９）との全てに共通のアドレス
と、データの空間位置（奇数または偶数画素）に従って
チャンネル（Ａ）または（Ｂ）のいずれかを選択するた
めのチャンネル選択信号と、を生成する。この動作は亭 上述し、第２図のチャンネル・デマルチプレクサに図示
した通りである。データは、フラグメモリ（１６４）に
記憶されているライトビジィフラグの状態に応じて選択
されたチャンネル（Ａ）または（Ｂ）内のＲＡＭ　（１
３６）〜（１４３）のうちの第１の使用可能なＲＡＭに
書き込まれる。又、ライトビジィフラグによって、適当
なライトコラム選択信号（ＷＣ８Ｉ）または（ＷＣ８２
）が、ライトイネーブル信号）　（１３２）〜（１３５
）に供給される。データがメモリブロック（１７４）〜
（１７７）のいずれかに供給されると、ブロック内の両
方のＲＡＭ、即ちＲＡＭ　（１３６）と（１３７）、Ｒ
ＡＭ　（１３８）と（１３９）、ｌＲＡＭ　（１４０）
と（１４１）、またはＦＬＡＭ　（１４２）と（１４３
）、に書き込まれる。次に選択されたメモリブロック（
１７４）〜（１７７）に対応したライトビジィフラグが
セットされ、データライトが完了して、２サンプル期間
経過後、このフラグはクリアされる。
従って、例えば画素データが連続的に書き込まれるとす
ると、メモリブロック（１７４）　、　（１７６）　、
　（１７４）　。
（１７６）・・・・・・というように書き込まれる。ま
た、最も問題となる画像を９０　回転させる場合、テ゛
は、データは例えばチャンネル（Ａ）に連続的に書き込
まれ、従って、メモリブロックの（１７４）　ｔ　（１
７５）　ｊ　（１７４）　、　（１７５）・・・・・・
と書き込まれて行く。
リード動作の時、リードアドレス発生器（１６５）は、
ＲＡＭ　（１３６）〜（１４３）とキーメモリブレーン
（１５６）〜（１５９）との全てに共通のアドレスを生
成する。メモリブロック（１７４）　、　（１７５）　
、　（１７６）　、または（１７７）は、デマルチプレ
クサ（１６８）より供給されるリードチャンネル選択信
号と適当なキーメモリプレーン（１５６）〜（１５９）
からの有効データ指示信号とに従って、リードイネーブ
ルグー）　（１５２）〜（１５５）によってリード可能
となる。この動作は、第２の実施例で述べたのと実質的
に同一である。アドレス発生器（１６５）に連接された
リードフラグメモリ（１６６）は、ＲＡＭ　（１３６）
〜（１４３）の各々に対応した８個のビジィフラグを記
憶する。
メモリブロック（１７４）〜（１７７）のうちの特定の
１つからデータを読み出す時は、記憶されているビジィ
フラグの状態に応じてフラグメモリ（１６６）によって
供給されるリードコラム選択信号（ＲＣ８Ｉ）または（
ＲＣ８２）に従って、選択された対のＲＡＭ、即ち（１
３６）　／　（１３７）　、　（１３８）　／　（１３
９）　、　（１４０）　／　（１４１）　＃または（１
４２）　／　（１４３）　、のビジィフラグがセットさ
れていない第１のｌ（ＡＭがアクセスされる。次に、メ
モリブロック（１７４）〜（１７７）のうちの選択され
たブロックに対応するビジィフラグがセットされ、この
ビジィフラグは２サンプル期間経過後、フラグメモリ（
１６６）に連接されている制御ロジック回路によってク
リアされる。
連続ライト／連続リードに対して、ＲＡＭ　（１３６）
と（１４０）はライトとリードの間、交互にアクセスさ
れることかわかる。リードに於いて最も問題となるのは
、メモリブロック（１７４）〜（１７７）の１つから連
続的に読み出す時である。これは、例えば画像サイズを
単純に１／２に縮小する際に起き、データを縮小するこ
とにより、データは１つのメモリブロックのみから読み
出される。例えば、メモリブロック（１７４）であると
すると、データはＲＡＭ　（１３６）と（１３７）から
交互に読み出される。他のより複雑な効果の場合はＲＡ
Ｍ　（１３６）〜（１４３）の全てを必要としよう。
勿論、添付した特許請求の範囲に定義された本発明から
逸脱せずに、種々の変様が可能である。
特にチャンネル数は変更が可能である。しかしながら、
この点については、第１の実施例において、基本構成が
Ｎチャンネルであるとすれば、容量が１フイールドの１
／Ｎであるランダムアクセスメモリの必要総数はＮ個で
あることがわかる、このように必要なメモリ総数はＮを
乗数すればよい。言い換えれば、この実施例は処理速度
とメモリ数との間に交換を伴う。同様に、第２の実施例
も、Ｎ倍のメモリの増加を伴う。しかし、第３の実施例
では、メモリ総数の増加はＮ２倍となるため、Ｎが２よ
り大きい時、通常第３の実施例は使用されない。
以上のように、添付図面を参照しながら本発明の詳細な
説明したが、本発明はそれら実施例に〔発明の効果〕 以上述べた本発明によれば、従来方法では問題の生じる
、連続ライト／不連続リード、不連続ライト／連続リー
ド、不連続ライト／不連続リード。
０３つの場合でも、処理可能なランダムアクセスメモリ
装置を得ることができる。
【図面の簡単な説明】
第１図〜第３図は夫々本発明に係るランタームアクセス
メモリ装置の第１−〜第、仝実施例を示す図、第４図は
従来例のランク”ムアクセスメモリ装置を示す図、第５
図はテレビ画像のフィールドの一部分における画素と画
素データのランタームアクセスメモリ装置のチャンネル
への分配を示す図である。 図中、０υはデータ入力、０２〜＠はＲＡＭ、（至）は
データ出力端子、（ハ）はライトイネーブル・デマルチ
プレクサ、ｃｌ′ｌＪはライトアドレス発生器、（ハ）
はリードアドレス発生器、０弔はフラグメモリ、Ｏｊは
り一ドイネープル・デマルチプレクサ、（３７１−５２
はＩＪ−トイネーブルゲートである。

Claims (1)

    【特許請求の範囲】
  1. Ｎ個のチャンネル内の各々のＮ個のメモリと、該メモリ
    に選択的にライトイネーブル信号を供給するライトイネ
    ーブル・デマルチプレクサと、上記ライトイネーブル信
    号の制御によって上記チャンネルのうちのいずれか１つ
    内の上記メモリの全てに入力データを書き込むライトア
    ドレス発生器と、上記チャンネルのうちの１つを選択す
    るリードイネーブル・デマルチプレクサと、選択された
    チャンネル内の上記メモリのいずれか１つから記憶され
    たデータを読み出し、更に上記メモリからの読み出しの
    際に上記メモリにビジイフラグをセットするリードアド
    レス発生器と、Ｎデータ期間後に上記ビジイフラグをク
    リアする手段と、上記読み出されるメモリがビジイフラ
    グを有する時、上記選択された同一チャンネル内の上記
    メモリのうちの異なる１つにデータリードを歩進させる
    ように上記リードアドレス発生器を制御する手段とを含
    む、メモリ装置。
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