JPH087711B2 - メモリ装置 - Google Patents
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- JPH087711B2 JPH087711B2 JP62042308A JP4230887A JPH087711B2 JP H087711 B2 JPH087711 B2 JP H087711B2 JP 62042308 A JP62042308 A JP 62042308A JP 4230887 A JP4230887 A JP 4230887A JP H087711 B2 JPH087711 B2 JP H087711B2
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
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- Computer Hardware Design (AREA)
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- Multimedia (AREA)
- Signal Processing (AREA)
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はランダムアクセスメモリ装置に関する。
本発明は、入力データをＮ個のチヤンネル（Ａ）〜
（Ｄ）（Ｎは少なくとも２である）に分配するライトイ
ネーブル・デマルチプレクサとライトアドレス発生器
と、Ｎ個のチヤンネル（Ａ）〜（Ｄ）の各々に配設され
チヤンネル（Ａ）〜（Ｄ）のいずれか１つの割り当てら
れた入力データが書き込まれるＮ個のメモリと、このメ
モリのいずれか１つから記憶されたデータを読み出し、
更にメモリからのリードの際にビジイフラグをリードメ
モリにセツトするリードアドレス発生器（ビジイフラグ
はＮデータ期間後クリアされる）と、読み出させるべき
メモリにビジイフラグがセツトされている時チヤンネル
（Ａ）〜（Ｄ）のうちの同一チヤンネル内の別のメモリ
に歩進するようにリードアドレス発生器を制御するビジ
イフラグ制御装置とを含み、例えばデジタルビデオ特殊
効果装置の連続ライト／不連続リード動作に好適なラン
ダムアクセスメモリ装置及び不連続ライト／連続リード
及び不連続ライト／不連続リード用の装置である。
（Ｄ）（Ｎは少なくとも２である）に分配するライトイ
ネーブル・デマルチプレクサとライトアドレス発生器
と、Ｎ個のチヤンネル（Ａ）〜（Ｄ）の各々に配設され
チヤンネル（Ａ）〜（Ｄ）のいずれか１つの割り当てら
れた入力データが書き込まれるＮ個のメモリと、このメ
モリのいずれか１つから記憶されたデータを読み出し、
更にメモリからのリードの際にビジイフラグをリードメ
モリにセツトするリードアドレス発生器（ビジイフラグ
はＮデータ期間後クリアされる）と、読み出させるべき
メモリにビジイフラグがセツトされている時チヤンネル
（Ａ）〜（Ｄ）のうちの同一チヤンネル内の別のメモリ
に歩進するようにリードアドレス発生器を制御するビジ
イフラグ制御装置とを含み、例えばデジタルビデオ特殊
効果装置の連続ライト／不連続リード動作に好適なラン
ダムアクセスメモリ装置及び不連続ライト／連続リード
及び不連続ライト／不連続リード用の装置である。
ランダムアクセスメモリ装置に対して、書き込み（ラ
イト）及び読み出し（リード）を高速で処理できる能力
が要求されている。例えば、１フレーム当たり1125ライ
ン、１ライン当たり2048サンプル、即ち１フレーム当た
り1125×2048画素、更に１秒当たり60フイールドを使用
する高解像度ビデオシステムが提案されている。従つ
て、このシステムのサンプル周波数は、約70MHzであ
り、各画素の処理や記憶には約14ナノ秒しか与えられな
いことになる。
イト）及び読み出し（リード）を高速で処理できる能力
が要求されている。例えば、１フレーム当たり1125ライ
ン、１ライン当たり2048サンプル、即ち１フレーム当た
り1125×2048画素、更に１秒当たり60フイールドを使用
する高解像度ビデオシステムが提案されている。従つ
て、このシステムのサンプル周波数は、約70MHzであ
り、各画素の処理や記憶には約14ナノ秒しか与えられな
いことになる。
近年、消費電力の問題や、チツプ当たりの記憶容量の
少ないこと、更にこのような高速で処理できるメモリ装
置が高価なことのために、このような高速処理の可能な
フイールドまたはフレーム記憶装置を提供することが困
難である。ビデオ処理装置では、１つのフレーム記憶装
置を構成するのに、通常２つのビデオフイールド記憶装
置を用い、あるフイールドが第１のフイールド記憶装置
に書き込まれている間に、１つ前のフイールドが第２の
フイールド記憶装置から読み出されうようになつてい
る。次のフイールドの間に第１のフイールド記憶装置か
らビデオデータが読み出され、新たなビデオフイールド
が第２のフイールド記憶装置に書き込まれ、該新フイー
ルドは第２のフイールド記憶装置に含まれている“使用
済”データと入れ換わる。この過程は、各ビデオフイー
ルドに対して繰り返され、連続してデータを出力端子に
生成する。
少ないこと、更にこのような高速で処理できるメモリ装
置が高価なことのために、このような高速処理の可能な
フイールドまたはフレーム記憶装置を提供することが困
難である。ビデオ処理装置では、１つのフレーム記憶装
置を構成するのに、通常２つのビデオフイールド記憶装
置を用い、あるフイールドが第１のフイールド記憶装置
に書き込まれている間に、１つ前のフイールドが第２の
フイールド記憶装置から読み出されうようになつてい
る。次のフイールドの間に第１のフイールド記憶装置か
らビデオデータが読み出され、新たなビデオフイールド
が第２のフイールド記憶装置に書き込まれ、該新フイー
ルドは第２のフイールド記憶装置に含まれている“使用
済”データと入れ換わる。この過程は、各ビデオフイー
ルドに対して繰り返され、連続してデータを出力端子に
生成する。
高速処理を可能にする従来技術としては、デマルチプ
レクサがあり、これの簡略した例を添付図面中の第４図
に示す。この例では、入力されたデータは４本の線、即
ち４つのチヤンネルに分配されており、従つて、メモリ
装置（１）は４つの同一ランダムアクセスメモリ（RA
M）（２），（３），（４），（５）から成つている。
画素データは連続的に書き込まれるので、デマルチプレ
クサ回路（６）を通じて入力される画素データは、連続
的にRAM（２）,RAM（３）,RAM（４）,RAM（５）、RAM
（２），というように周期的に供給される。これは、RA
M（２）〜（５）は各々４サンプル期間に１回しかアク
セスされないことを意味する。同様に、リードの際に
は、画素データは連続的に読み出されるので、継続する
画素データはRAM（２）,RAM（３）,RAM（４）,RAM
（５）,RAM（２）から、というように周期的に読み出さ
れ、マルチプレツクス回路（７）により合成される。
レクサがあり、これの簡略した例を添付図面中の第４図
に示す。この例では、入力されたデータは４本の線、即
ち４つのチヤンネルに分配されており、従つて、メモリ
装置（１）は４つの同一ランダムアクセスメモリ（RA
M）（２），（３），（４），（５）から成つている。
画素データは連続的に書き込まれるので、デマルチプレ
クサ回路（６）を通じて入力される画素データは、連続
的にRAM（２）,RAM（３）,RAM（４）,RAM（５）、RAM
（２），というように周期的に供給される。これは、RA
M（２）〜（５）は各々４サンプル期間に１回しかアク
セスされないことを意味する。同様に、リードの際に
は、画素データは連続的に読み出されるので、継続する
画素データはRAM（２）,RAM（３）,RAM（４）,RAM
（５）,RAM（２）から、というように周期的に読み出さ
れ、マルチプレツクス回路（７）により合成される。
この方法では、RAM（２）〜（５）のうちの１つがア
クセスされる時、処理を持つ時間が４倍に増加する。よ
り一般的に言うと、データがＮチヤンネルに順次供給さ
れる場合、時間間隔はＮ倍に増加するため、この方法が
あるテレビ画像の特定の部分を特定のチヤンネルと効果
的に関連させていることに起因する問題が起こり得る。
クセスされる時、処理を持つ時間が４倍に増加する。よ
り一般的に言うと、データがＮチヤンネルに順次供給さ
れる場合、時間間隔はＮ倍に増加するため、この方法が
あるテレビ画像の特定の部分を特定のチヤンネルと効果
的に関連させていることに起因する問題が起こり得る。
この問題について、第５図を参照しながら説明する。
第５図はあるフイールドの連続した水平線（Ｌ）と（Ｌ
＋１）、及びこの水平線に沿つて連続的に垂直方向に並
ぶ画素を示しており、これらの画素は各水平線上でP1か
らP10まで付番されている。各水平線上の画素数は４で
割り切れるものと仮定し、これらの画素を記憶させるた
めにチヤンネル（Ａ），（Ｂ），（Ｃ），（Ｄ）に順次
入力すると、画素データは夫々のチヤンネル（Ａ），
（Ｂ），（Ｃ），（Ｄ）内のランダムアクセスメモリに
記憶される。データのライト及びリードが水平線に沿つ
て連続的に行われる限り、問題はない。しかし、不連続
なデータリードが要求される場合、例えば、デジタルビ
デオ特殊効果装置で画像を90゜回転させる場合を考え
る。これを行うには、例えば連続する水平線から画素デ
ータP1,P1,……を連続的に読み出す必要がある。しか
し、全画素データP1がチヤンネル（Ａ）のランダムアク
セスメモリに記憶されるので、このランダムアクセスメ
モリは、システムのサンプル速度でアクセスされなけれ
ばならず、これは受け入れられない。水平線上の画素数
がチヤンネル数でちようど割り切れない場合でも、ある
形式の所定の記憶様式が存在するが、少なくとも、不連
続的リードを行う場合に問題が生じよう。
第５図はあるフイールドの連続した水平線（Ｌ）と（Ｌ
＋１）、及びこの水平線に沿つて連続的に垂直方向に並
ぶ画素を示しており、これらの画素は各水平線上でP1か
らP10まで付番されている。各水平線上の画素数は４で
割り切れるものと仮定し、これらの画素を記憶させるた
めにチヤンネル（Ａ），（Ｂ），（Ｃ），（Ｄ）に順次
入力すると、画素データは夫々のチヤンネル（Ａ），
（Ｂ），（Ｃ），（Ｄ）内のランダムアクセスメモリに
記憶される。データのライト及びリードが水平線に沿つ
て連続的に行われる限り、問題はない。しかし、不連続
なデータリードが要求される場合、例えば、デジタルビ
デオ特殊効果装置で画像を90゜回転させる場合を考え
る。これを行うには、例えば連続する水平線から画素デ
ータP1,P1,……を連続的に読み出す必要がある。しか
し、全画素データP1がチヤンネル（Ａ）のランダムアク
セスメモリに記憶されるので、このランダムアクセスメ
モリは、システムのサンプル速度でアクセスされなけれ
ばならず、これは受け入れられない。水平線上の画素数
がチヤンネル数でちようど割り切れない場合でも、ある
形式の所定の記憶様式が存在するが、少なくとも、不連
続的リードを行う場合に問題が生じよう。
より一般的には、上述のデマルチプレクス方法では次
の３つの場合に問題が生じる。
の３つの場合に問題が生じる。
1. 連続ライト／不連続リード 2. 不連続ライト／連続リード 3. 不連続ライト／不連続リード 従つて、本発明は、上記３つの場合でも処理可能なラ
ンダムアクセスメモリ装置を提供することを目的とす
る。
ンダムアクセスメモリ装置を提供することを目的とす
る。
本発明は、Ｎ個のチヤンネル内の各々のＮ個のメモリ
と、該メモリに選択的にライトイネーブル信号を供給す
るライトイネーブル・デマルチブレクサ（29）と、上記
ライトイネーブル信号の制御によつて上記チヤンネルの
うちのいずれか１つ内の上記メモリの全てに入力データ
を書き込むライトアドレス発生器（32）と、上記チヤン
ネルのうちの１つを選択するリードイネーブル・デマル
チプレクサ（35）と、選択されたチヤンネル内の上記メ
モリのいずれか１つから記憶されたデータを読み出し、
更に上記メモリからの読み出しの際に上記メモリにビジ
イフラグをセツトするリードアドレス発生器（33）と、
Ｎデータ期間後に上記ビジイフラグをクリアする手段
と、上記読み出されるメモリがビジイフラグを有する
時、上記選択された同一チヤンネル内の上記メモリのう
ちの異なる１つにデータリングを歩進させるように上記
リードアドレス発生器（33）を制御する手段とを含む、
ランダムアクセスメモリ装置を提供する。
と、該メモリに選択的にライトイネーブル信号を供給す
るライトイネーブル・デマルチブレクサ（29）と、上記
ライトイネーブル信号の制御によつて上記チヤンネルの
うちのいずれか１つ内の上記メモリの全てに入力データ
を書き込むライトアドレス発生器（32）と、上記チヤン
ネルのうちの１つを選択するリードイネーブル・デマル
チプレクサ（35）と、選択されたチヤンネル内の上記メ
モリのいずれか１つから記憶されたデータを読み出し、
更に上記メモリからの読み出しの際に上記メモリにビジ
イフラグをセツトするリードアドレス発生器（33）と、
Ｎデータ期間後に上記ビジイフラグをクリアする手段
と、上記読み出されるメモリがビジイフラグを有する
時、上記選択された同一チヤンネル内の上記メモリのう
ちの異なる１つにデータリングを歩進させるように上記
リードアドレス発生器（33）を制御する手段とを含む、
ランダムアクセスメモリ装置を提供する。
上記構成により、連続リード／不連続ライトが処理可
能となる。
能となる。
先ず本発明の第１の実施例を第１図を参照しながら説
明する。この実施例は、連続ライト／不連続リードに用
いて好適なランダムアクセスメモリ装置である。
明する。この実施例は、連続ライト／不連続リードに用
いて好適なランダムアクセスメモリ装置である。
入力データとして高解像ビデオシステムに関連した画
素データが、データ入力端子（11）を通じて16個の同一
RAM（12）〜（27）で構成されたメモりアレイに供給さ
れる。RAM（12）〜（27）は、各々１ビデオフイールド
の1/4のデータを記憶でき、それらの４個がチヤンネル
（Ａ）〜（Ｄ）の各々に配設されており、更に各々デー
タ出力端子（28）に接続されている。またRAM（12）〜
（27）は夫々クロツクで動作するアドレスラツチを含ん
でいる。この装置は、更にライトイネーブル・デマルチ
プレクサ（29）を含んでおり、このライトイネーブル・
デマルチプレクサ（29）は、入力端子（30）を介してラ
イトイネーブル信号を受け、制御端子（31）に供給され
るチヤンネル選択信号の制御の下で、４つのチヤンネル
（Ａ），（Ｂ），（Ｃ），（Ｄ）内のRAM（12）〜（2
7）に、上記ライトイネーブル信号を夫夫供給する。ラ
イトアドレス発生器（32）は、制御端子（31）にチヤン
ネル選択信号を供給する共に、RAM（12）〜（27）の各
々にもライトアドレスを供給する。リードアドレス発生
器（33）は、チヤンネル選択信号を制御端子（36）を介
してリードイネーブル・デマルチプレクサ（35）に供給
する。リードアドレス発生器（33）には、後に詳述する
メモリビジイフラグを記録するフラグメモリ（34）と関
連する制御ロジツク回路とが連接されている。リードイ
ネーブル・デマルチプレクサ（35）は、４つのチヤンネ
ル選択信号（CHSA）〜（CHSD）を供給する。この選択信
号（CHSA）〜（CHSD）は、RAM（12）〜（27）のリード
イネーブル入力に接続されたリードイネーブルゲート
（37）〜（52）に於いて、フラグメモリ（34）によつて
供給されるコラム選択信号（COS1）〜（COS4）によつて
制御される。
素データが、データ入力端子（11）を通じて16個の同一
RAM（12）〜（27）で構成されたメモりアレイに供給さ
れる。RAM（12）〜（27）は、各々１ビデオフイールド
の1/4のデータを記憶でき、それらの４個がチヤンネル
（Ａ）〜（Ｄ）の各々に配設されており、更に各々デー
タ出力端子（28）に接続されている。またRAM（12）〜
（27）は夫々クロツクで動作するアドレスラツチを含ん
でいる。この装置は、更にライトイネーブル・デマルチ
プレクサ（29）を含んでおり、このライトイネーブル・
デマルチプレクサ（29）は、入力端子（30）を介してラ
イトイネーブル信号を受け、制御端子（31）に供給され
るチヤンネル選択信号の制御の下で、４つのチヤンネル
（Ａ），（Ｂ），（Ｃ），（Ｄ）内のRAM（12）〜（2
7）に、上記ライトイネーブル信号を夫夫供給する。ラ
イトアドレス発生器（32）は、制御端子（31）にチヤン
ネル選択信号を供給する共に、RAM（12）〜（27）の各
々にもライトアドレスを供給する。リードアドレス発生
器（33）は、チヤンネル選択信号を制御端子（36）を介
してリードイネーブル・デマルチプレクサ（35）に供給
する。リードアドレス発生器（33）には、後に詳述する
メモリビジイフラグを記録するフラグメモリ（34）と関
連する制御ロジツク回路とが連接されている。リードイ
ネーブル・デマルチプレクサ（35）は、４つのチヤンネ
ル選択信号（CHSA）〜（CHSD）を供給する。この選択信
号（CHSA）〜（CHSD）は、RAM（12）〜（27）のリード
イネーブル入力に接続されたリードイネーブルゲート
（37）〜（52）に於いて、フラグメモリ（34）によつて
供給されるコラム選択信号（COS1）〜（COS4）によつて
制御される。
リードアドレス発生器（33）は、更にリードアドレス
をRAM（12）〜（27）に供給する。リードアドレスは、R
AM（12）〜（27）の全てに対し同一であり、RAM（12）
〜（27）の中の特定の１つからデータを読み出すのであ
る。例えば、RAM（17）の場合、ライトアドレス発生器
（32）によつて、制御端子（31）に供給されるチヤンネ
ル選択信号（CHSB）によつてチヤンネル（Ｂ）が選択さ
れ、更にコラム選択信号（COS2）によつて第２コラムが
選択される。
をRAM（12）〜（27）に供給する。リードアドレスは、R
AM（12）〜（27）の全てに対し同一であり、RAM（12）
〜（27）の中の特定の１つからデータを読み出すのであ
る。例えば、RAM（17）の場合、ライトアドレス発生器
（32）によつて、制御端子（31）に供給されるチヤンネ
ル選択信号（CHSB）によつてチヤンネル（Ｂ）が選択さ
れ、更にコラム選択信号（COS2）によつて第２コラムが
選択される。
データが書き込まれる時は、通常通りにデマルチプレ
ツクスが行われるが、各画素データが、周期的に選択さ
れるチヤンネル（Ａ）〜（Ｄ）のうちの選択されたチヤ
ンネル内の４つのRAM全て書き込まれる点が相異する。
即ち、ある時間にチヤンネル（Ａ）〜（Ｄ）のどれかに
配設されているRAM（12）〜（27）のうちの４つのRAM全
てに同一データが記憶されていることになる。
ツクスが行われるが、各画素データが、周期的に選択さ
れるチヤンネル（Ａ）〜（Ｄ）のうちの選択されたチヤ
ンネル内の４つのRAM全て書き込まれる点が相異する。
即ち、ある時間にチヤンネル（Ａ）〜（Ｄ）のどれかに
配設されているRAM（12）〜（27）のうちの４つのRAM全
てに同一データが記憶されていることになる。
データを読み出す時は、RAM（12）〜（27）のうちの
１つがアクセスされる度に、メモリビジイフラグがRAM
（12）〜（27）のうちのアクセスされたRAMに対してフ
ラグメモリ（34）内にセツトされる。このフラグは、４
サンプル期間経過後にクリアされる。もし、ビイフラグ
がクリアされる前に、同一チヤンネルがリードのために
アクセスされると、フラグメモリ（34）によつて供給さ
れるコラム選択信号（COS1）〜（COS4）のうちの適切な
信号によつて制御され、リード動作は同一チヤンネル内
のビジイフラグがセツトされていないARM（12）〜（2
7）のうちの次のRAMに移行する。チヤンネル（Ａ）〜
（Ｄ）の各々には、４つのRAMがあるので、常にアクセ
ス可能なRAMが各チヤンネルにはある訳である。
１つがアクセスされる度に、メモリビジイフラグがRAM
（12）〜（27）のうちのアクセスされたRAMに対してフ
ラグメモリ（34）内にセツトされる。このフラグは、４
サンプル期間経過後にクリアされる。もし、ビイフラグ
がクリアされる前に、同一チヤンネルがリードのために
アクセスされると、フラグメモリ（34）によつて供給さ
れるコラム選択信号（COS1）〜（COS4）のうちの適切な
信号によつて制御され、リード動作は同一チヤンネル内
のビジイフラグがセツトされていないARM（12）〜（2
7）のうちの次のRAMに移行する。チヤンネル（Ａ）〜
（Ｄ）の各々には、４つのRAMがあるので、常にアクセ
ス可能なRAMが各チヤンネルにはある訳である。
次に、２つの具体的なリード動作を考える。第１に、
画像の操作を何もせずデータを連続的に読み出す場合、
画素データはRAM（12），（16），（20），（24），（1
2），……から連続的に読み出される。即ち、チヤンネ
ル（Ａ）〜（Ｄ）の各々の第１のRAMから読み出され
る。第２に、最悪の場合として、上述したように画像を
90゜回転する場合を考えると、出力される画素データは
RAM（12），（13），（14），（15），（12）……か
ら，即ちチヤンネル（Ａ）の全てのRAMから読み出され
る。
画像の操作を何もせずデータを連続的に読み出す場合、
画素データはRAM（12），（16），（20），（24），（1
2），……から連続的に読み出される。即ち、チヤンネ
ル（Ａ）〜（Ｄ）の各々の第１のRAMから読み出され
る。第２に、最悪の場合として、上述したように画像を
90゜回転する場合を考えると、出力される画素データは
RAM（12），（13），（14），（15），（12）……か
ら，即ちチヤンネル（Ａ）の全てのRAMから読み出され
る。
次に、本発明の第２実施例を第２図を参照しながら説
明する。この実施例は不連続ライト／連続リードに用い
て好適なランダムアクセスメモリ装置を提供する。
明する。この実施例は不連続ライト／連続リードに用い
て好適なランダムアクセスメモリ装置を提供する。
入力データとして高解像ビデオシステムに関連した画
素データが入力端子（53）を通じて16個の同一RAM（5
4）〜（69）で構成されたメモリアレイに供給される。R
AM（54）〜（69）は各々１ビデオフイールドの1/4のデ
ータを記憶でき、４つずつがチヤンネル（Ａ）〜（Ｄ）
の各々に配設されており、夫々１ビツトのキーメモリプ
レーン（86）〜（101）を有し、更に各々データ出力端
子（118）に接続されている。またRAM（54）〜（69）
は、夫々クロツクで動作するアドレスラツチを含んでい
る。
素データが入力端子（53）を通じて16個の同一RAM（5
4）〜（69）で構成されたメモリアレイに供給される。R
AM（54）〜（69）は各々１ビデオフイールドの1/4のデ
ータを記憶でき、４つずつがチヤンネル（Ａ）〜（Ｄ）
の各々に配設されており、夫々１ビツトのキーメモリプ
レーン（86）〜（101）を有し、更に各々データ出力端
子（118）に接続されている。またRAM（54）〜（69）
は、夫々クロツクで動作するアドレスラツチを含んでい
る。
この装置は、更にライトイネーブル・デマルチプレク
サ（119）を含んでおり、このライトイネーブル・デマ
ルプレクサ（119）は、入力端子（120）を介してライト
イネーブル信号が供給され、制御端子（121）に供給さ
れるチヤンネル選択信号の制御によつて、４つのチヤン
ネル（Ａ）〜（Ｄ）内のRAM（54）〜（69）に夫々連接
されているライトイネーブルゲート（70）〜（85）にラ
イトイネーブル信号を供給する。ライトアドレス発生器
（122）は、チヤンネル選択信号を制御端子（121）に供
給すると共に、RAM（54）〜（69）及びキーメモリプレ
ーン（86）〜（101）の各々にライトアドレスを供給す
る。ライトアドレス発生器（122）には、後に詳述するR
AM（54）〜（69）の各々に対応するビジイフラグを記憶
するためのフラグメモリ（123）と、関連する制御ロジ
ツク回路とが連接されている。
サ（119）を含んでおり、このライトイネーブル・デマ
ルプレクサ（119）は、入力端子（120）を介してライト
イネーブル信号が供給され、制御端子（121）に供給さ
れるチヤンネル選択信号の制御によつて、４つのチヤン
ネル（Ａ）〜（Ｄ）内のRAM（54）〜（69）に夫々連接
されているライトイネーブルゲート（70）〜（85）にラ
イトイネーブル信号を供給する。ライトアドレス発生器
（122）は、チヤンネル選択信号を制御端子（121）に供
給すると共に、RAM（54）〜（69）及びキーメモリプレ
ーン（86）〜（101）の各々にライトアドレスを供給す
る。ライトアドレス発生器（122）には、後に詳述するR
AM（54）〜（69）の各々に対応するビジイフラグを記憶
するためのフラグメモリ（123）と、関連する制御ロジ
ツク回路とが連接されている。
RAM（54）〜（69）の出力は、トライステート出力で
あると仮定し、これらは夫々リードイネーブルゲート
（102）〜（117）の制御によつてメモリデータ出力（11
8）に供給される。リードアドレス発生器（124）は、カ
ウンタと制御ロジツク回路とを含み、RAM（54）〜（6
9）及びキーメモリプレーン（86）〜（101）の各々にリ
ードアドレスを供給し、更に制御端子（126）を通じて
リード制御デマルチプレクサ（125）にチヤンネル選択
信号を供給する。リード制御デマルチプレクサ（125）
は、キーメモリプレーン（86）〜（101）の出力に接続
されているリードイネーブルゲート（102）〜（117）に
よつて、RAM（54）〜（69）からの特定の出力を、メモ
リデータ出力（118）に送出する動作を制御するのに用
いられる。
あると仮定し、これらは夫々リードイネーブルゲート
（102）〜（117）の制御によつてメモリデータ出力（11
8）に供給される。リードアドレス発生器（124）は、カ
ウンタと制御ロジツク回路とを含み、RAM（54）〜（6
9）及びキーメモリプレーン（86）〜（101）の各々にリ
ードアドレスを供給し、更に制御端子（126）を通じて
リード制御デマルチプレクサ（125）にチヤンネル選択
信号を供給する。リード制御デマルチプレクサ（125）
は、キーメモリプレーン（86）〜（101）の出力に接続
されているリードイネーブルゲート（102）〜（117）に
よつて、RAM（54）〜（69）からの特定の出力を、メモ
リデータ出力（118）に送出する動作を制御するのに用
いられる。
セレクタ（128）は、入力が16本あるORゲート（127）
の制御によつて、データ出力端子（130）を、メモリデ
ータ出力（118）と別の（例えばバツクグラウンド）ビ
デオデータ入力（129）との間で切り換え接続する。こ
の動作は後に詳述する。
の制御によつて、データ出力端子（130）を、メモリデ
ータ出力（118）と別の（例えばバツクグラウンド）ビ
デオデータ入力（129）との間で切り換え接続する。こ
の動作は後に詳述する。
ビデオフイールドを書き込むのに先立ち、キーメモリ
プレーン（86）〜（101）は全てクリアされる。ライト
（不連続）の際には、ライトアドレス発生器（122）
は、ライトアドレスと所望の画素位置に対応するチヤン
ネル選択信号とを発生する。一たんアドレスとチヤンネ
ルが選択されると、ビジイフラグに従つて、即ちフラグ
メモリ（123）によつて供給されるコラム選択信号（COS
1）〜（COS4）の制御によつて、チヤンネル（Ａ）〜
（Ｄ）のうちと適当なチヤンネル内のデータ書き込みが
可能なRAM（54）〜（69）のうちの第１のRAMが選択され
る。
プレーン（86）〜（101）は全てクリアされる。ライト
（不連続）の際には、ライトアドレス発生器（122）
は、ライトアドレスと所望の画素位置に対応するチヤン
ネル選択信号とを発生する。一たんアドレスとチヤンネ
ルが選択されると、ビジイフラグに従つて、即ちフラグ
メモリ（123）によつて供給されるコラム選択信号（COS
1）〜（COS4）の制御によつて、チヤンネル（Ａ）〜
（Ｄ）のうちと適当なチヤンネル内のデータ書き込みが
可能なRAM（54）〜（69）のうちの第１のRAMが選択され
る。
データがRAM（54）〜（69）のうちの選択されたひと
つに書き込まれると、このRAMに対応したビジイフラグ
がフラグメモリ（123）内にセツトされる。更に、更
に、選択されたRAMに関連したキーメモリプレーンビツ
トがセツトされ、該RAM内に有効データが存在すること
を示す。各ビジイフラグは、セツトされて４サンプル期
間経過後にクリアされるので、コラム（１）〜（４）の
各々に於いて、RAM（54）〜（69）のうちの少なくとも
１つのRAMは、ビジイフラグがクリアされてデータの書
き込みが可能であることが保証される。例えば、画素デ
ータがチヤンネル（Ａ）に書き込まれるものとして、ビ
ジイフラグがRAM（54）に対してセツトされたとする
と、フラグメモリ（123）はチヤンネル（Ａ）内の次のR
AM（55）に進ませ、RAM（54）〜（57）のうちビジイフ
ラグをセツトされていない１つのRAMが検出されるま
で、この動作は続けられる。
つに書き込まれると、このRAMに対応したビジイフラグ
がフラグメモリ（123）内にセツトされる。更に、更
に、選択されたRAMに関連したキーメモリプレーンビツ
トがセツトされ、該RAM内に有効データが存在すること
を示す。各ビジイフラグは、セツトされて４サンプル期
間経過後にクリアされるので、コラム（１）〜（４）の
各々に於いて、RAM（54）〜（69）のうちの少なくとも
１つのRAMは、ビジイフラグがクリアされてデータの書
き込みが可能であることが保証される。例えば、画素デ
ータがチヤンネル（Ａ）に書き込まれるものとして、ビ
ジイフラグがRAM（54）に対してセツトされたとする
と、フラグメモリ（123）はチヤンネル（Ａ）内の次のR
AM（55）に進ませ、RAM（54）〜（57）のうちビジイフ
ラグをセツトされていない１つのRAMが検出されるま
で、この動作は続けられる。
勿論、この装置では、RAM（54）〜（69）のうちのど
こにデータが書き込まれたかを知る必要がある。従つ
て、RAM（54）〜（69）は、各々キーメモリプレーン（8
6）〜（101）内に付加キービツトを記憶させており、デ
ータが書き込まれたRAMの全てにセツトされる有効デー
タフラグを書き込むのに用いている。この有効データフ
ラグは、新たなフイールドに関するデータがRAM（54）
〜（69）のいずれかに書き込まれる前にクリアされる。
こにデータが書き込まれたかを知る必要がある。従つ
て、RAM（54）〜（69）は、各々キーメモリプレーン（8
6）〜（101）内に付加キービツトを記憶させており、デ
ータが書き込まれたRAMの全てにセツトされる有効デー
タフラグを書き込むのに用いている。この有効データフ
ラグは、新たなフイールドに関するデータがRAM（54）
〜（69）のいずれかに書き込まれる前にクリアされる。
データの読み出しの際には、リードアドレス発生器
（124）は、連続リードアドレスをカウンタによつて出
力に発生する。この連続リードアドレスは、下位２ビツ
トがチヤンネル選択信号として使われ、残りのビツトは
選択されたチヤンネル（Ａ）〜（Ｄ）のいずれかのRAM
とキーメモリプレーンに供給されるリードアドレスであ
る。
（124）は、連続リードアドレスをカウンタによつて出
力に発生する。この連続リードアドレスは、下位２ビツ
トがチヤンネル選択信号として使われ、残りのビツトは
選択されたチヤンネル（Ａ）〜（Ｄ）のいずれかのRAM
とキーメモリプレーンに供給されるリードアドレスであ
る。
あらゆるアドレスに対してチヤンネル（Ａ）〜（Ｄ）
のメモリプレーン（86）〜（101）のうちの１つしか該
メモリ位置に対応する有効データビツトを有することが
できない（ライトイネーブル・デマルチプレクサ（11
9）によりライトサイクルに於いて前述した通りであ
る。）キーメモリプレーン（86）〜（101）の１つから
出力されるこの信号は、チヤンネル選択信号（CHSA）〜
（CHSD）と一緒に、RAM（54）〜（69）のうちの１つだ
けにメモリデータ出力（118）に出力信号供給させるの
に用いられる。
のメモリプレーン（86）〜（101）のうちの１つしか該
メモリ位置に対応する有効データビツトを有することが
できない（ライトイネーブル・デマルチプレクサ（11
9）によりライトサイクルに於いて前述した通りであ
る。）キーメモリプレーン（86）〜（101）の１つから
出力されるこの信号は、チヤンネル選択信号（CHSA）〜
（CHSD）と一緒に、RAM（54）〜（69）のうちの１つだ
けにメモリデータ出力（118）に出力信号供給させるの
に用いられる。
リードイネーブルゲート（102）〜（117）の全出力
は、ORゲート（127）に供給され、ORゲート（127）の出
力側にキー信号を発生する。このキー信号は、特定の画
素位置にビデオデータが書き込まれているか否かを判別
する。多くのビデオ効果は、例えば画像の縮小のように
スクリーン全域には及ばないことは容易に想像されよ
う。キー選択信号は、更にメモリデータ出力（118）ま
たは別のビデオデータ入力（129）（例えばバツクグラ
ウンドデータ入力）のいずれかを、セレクト（128）を
通じて選択し、データ出力端子（130）に送出するのに
使われる。
は、ORゲート（127）に供給され、ORゲート（127）の出
力側にキー信号を発生する。このキー信号は、特定の画
素位置にビデオデータが書き込まれているか否かを判別
する。多くのビデオ効果は、例えば画像の縮小のように
スクリーン全域には及ばないことは容易に想像されよ
う。キー選択信号は、更にメモリデータ出力（118）ま
たは別のビデオデータ入力（129）（例えばバツクグラ
ウンドデータ入力）のいずれかを、セレクト（128）を
通じて選択し、データ出力端子（130）に送出するのに
使われる。
次に、第３の実施例を第３図を参照しながら説明す
る。この実施例は不連続ライト／不連続リードに用いて
好適なランダムアクセスメモリ装置を提供する。
る。この実施例は不連続ライト／不連続リードに用いて
好適なランダムアクセスメモリ装置を提供する。
基本的には、第３の実施例は、第１及び第２の実施例
を組み合わせたものである。そして、第３の実施例は複
雑なので、第１及び第２の実施例では４チヤンネル装置
として記述したのに対し、２チヤンネル装置として記述
する。第３の実施例は、大体第２の実施例に類似してい
るが、２つのチヤンネル（Ａ），（Ｂ）内の各ランダム
アクセスメモリは、夫々２つのRAM（136）と（137）、
（138）と（139）、（140）と（141）、（142）と（14
3）を含むメモリブロツク（174）〜（177）に置き換え
られ、更にリードイネーブルゲート（144）〜（151）
は、第１の実施例の構成と類似している。
を組み合わせたものである。そして、第３の実施例は複
雑なので、第１及び第２の実施例では４チヤンネル装置
として記述したのに対し、２チヤンネル装置として記述
する。第３の実施例は、大体第２の実施例に類似してい
るが、２つのチヤンネル（Ａ），（Ｂ）内の各ランダム
アクセスメモリは、夫々２つのRAM（136）と（137）、
（138）と（139）、（140）と（141）、（142）と（14
3）を含むメモリブロツク（174）〜（177）に置き換え
られ、更にリードイネーブルゲート（144）〜（151）
は、第１の実施例の構成と類似している。
入力データとして再び高解像がビデオシステムに関連
した画素データが入力端子（131）を通じて４つのメモ
リブロツク（174）〜（177）の各々に供給される。各メ
モリブロツクは、１ビデオフイールドの半分のデータを
記憶できる。メモリブロツク（174）〜（177）の出力
は、トライステート出力であると仮定し、これらは結合
されてリードイネーブルゲート（144）〜（151）及びリ
ードイネーブルゲート（152）〜（155）によつて制御さ
れる出力と共に、メモリデータ出力（169）に供給され
る。メモリブロツク（174）〜（177）の各々には、第２
の実施例で述べたような１ビツトキーメモリプレーン
（156）〜（159）が連接されており、これらの出力は、
選択的にリードイネーブルゲート（144）〜（155）を動
作させるために用いられる。これについては後に詳しく
述べる。
した画素データが入力端子（131）を通じて４つのメモ
リブロツク（174）〜（177）の各々に供給される。各メ
モリブロツクは、１ビデオフイールドの半分のデータを
記憶できる。メモリブロツク（174）〜（177）の出力
は、トライステート出力であると仮定し、これらは結合
されてリードイネーブルゲート（144）〜（151）及びリ
ードイネーブルゲート（152）〜（155）によつて制御さ
れる出力と共に、メモリデータ出力（169）に供給され
る。メモリブロツク（174）〜（177）の各々には、第２
の実施例で述べたような１ビツトキーメモリプレーン
（156）〜（159）が連接されており、これらの出力は、
選択的にリードイネーブルゲート（144）〜（155）を動
作させるために用いられる。これについては後に詳しく
述べる。
ライトイネーブル・デマルチプレクサ（161）は、ラ
イトアドレス発生器（163）から制御端子（162）に供給
されるチヤネル選択信号の制御によつて、入力端子（16
0）で受け取つたライトイネーブル信号をチヤンネル
（Ａ），（Ｂ）の各々に供給する動作を制御する。ライ
トアドレス発生器（163）には更にライトフラグメモリ
（164）と、４つのメモリブロツク（174）〜（177）へ
のライト動作を制御するために用いられる制御ロジツク
回路とが連接されている。メモリブロツク（174）〜（1
77）は、第２の実施例で述べたのと同様であるが、更に
詳しく後述する。
イトアドレス発生器（163）から制御端子（162）に供給
されるチヤネル選択信号の制御によつて、入力端子（16
0）で受け取つたライトイネーブル信号をチヤンネル
（Ａ），（Ｂ）の各々に供給する動作を制御する。ライ
トアドレス発生器（163）には更にライトフラグメモリ
（164）と、４つのメモリブロツク（174）〜（177）へ
のライト動作を制御するために用いられる制御ロジツク
回路とが連接されている。メモリブロツク（174）〜（1
77）は、第２の実施例で述べたのと同様であるが、更に
詳しく後述する。
この装置からデータを読み出す時、リードアドレス発
生器（165）はRAM（136）〜（143）にアドレス信号を送
り、リードイネーブル・デマルチプレクサ（168）の制
御端子（167）にチヤンネル選択信号を供給することに
より、チヤンネル（Ａ）または（Ｂ）のうちの適当なチ
ヤンネルを選択する。リードアドレス発生器（165）に
は、メモリ（136）〜（143）の各々と対応する８つのビ
ジイフラグを記憶するためのフラグメモリ（166）と、
それに関連する制御ロジツク回路とが連接されている。
生器（165）はRAM（136）〜（143）にアドレス信号を送
り、リードイネーブル・デマルチプレクサ（168）の制
御端子（167）にチヤンネル選択信号を供給することに
より、チヤンネル（Ａ）または（Ｂ）のうちの適当なチ
ヤンネルを選択する。リードアドレス発生器（165）に
は、メモリ（136）〜（143）の各々と対応する８つのビ
ジイフラグを記憶するためのフラグメモリ（166）と、
それに関連する制御ロジツク回路とが連接されている。
４本の入力端子を有するORゲート（170）が、メモリ
ブロツク（174）〜（177）のいずれかからの有効データ
が存在することを検出し、更にメモリデータ出力（16
9）かバツクグラウンドビデオデータ入力（171）のどち
らかを選択して、セレクタ（172）を介してデータ出力
端子（173）に接続するのに用いられる。
ブロツク（174）〜（177）のいずれかからの有効データ
が存在することを検出し、更にメモリデータ出力（16
9）かバツクグラウンドビデオデータ入力（171）のどち
らかを選択して、セレクタ（172）を介してデータ出力
端子（173）に接続するのに用いられる。
次に、本装置をより詳細に、動作が明確になるよう
に、具体例に参照しながら説明する。RAM（136）〜（14
3）にビデオデータを書き込む前に、キーメモリプレー
ン（156）〜（159）はクリアされている。
に、具体例に参照しながら説明する。RAM（136）〜（14
3）にビデオデータを書き込む前に、キーメモリプレー
ン（156）〜（159）はクリアされている。
データを書き込む時、ライトアドレス発生器（163）
は、RAM（136）〜（143）とキーメモリプレーン（156）
〜（159）との全ての共通のアドレスと、データの空間
位置（奇数または偶数画素）に従つてチヤンネル（Ａ）
または（Ｂ）のいずれかを選択するためのチヤンネル選
択信号と、を生成する。この動作は上述し、第２図の４
チヤンネル・デマルチプレクサに図示した通りである。
データは、フラグメモリ（164）に記録されているライ
トビジイフラグの状態に応じて選択されたチヤンネル
（Ａ）または（Ｂ）内のRAM（136）〜（143）のうちの
第１の使用可能なRAMに書き込まれる。又、ライトビジ
イフラグによつて、適当なライトコラム選択信号（WCS
1）または（WCS2）が、ライトイネーブルゲート（132）
〜（135）に供給される。データがメモリブロツク（17
4）〜（177）のいずれかに供給されると、ブロツク内の
両方のRAM,即ちRAM（136）と（137）、RAM（138）と（1
39）、RAM（140）と（141）、またはRA（142）と（14
3）、に書き込まれる。次に選択されたメモリブロツク
（174）〜（177）に対応したライトビジイフラグがセツ
トされ、データライトが完了して、２サンプル期間経過
後、このフラグはクリアされる。
は、RAM（136）〜（143）とキーメモリプレーン（156）
〜（159）との全ての共通のアドレスと、データの空間
位置（奇数または偶数画素）に従つてチヤンネル（Ａ）
または（Ｂ）のいずれかを選択するためのチヤンネル選
択信号と、を生成する。この動作は上述し、第２図の４
チヤンネル・デマルチプレクサに図示した通りである。
データは、フラグメモリ（164）に記録されているライ
トビジイフラグの状態に応じて選択されたチヤンネル
（Ａ）または（Ｂ）内のRAM（136）〜（143）のうちの
第１の使用可能なRAMに書き込まれる。又、ライトビジ
イフラグによつて、適当なライトコラム選択信号（WCS
1）または（WCS2）が、ライトイネーブルゲート（132）
〜（135）に供給される。データがメモリブロツク（17
4）〜（177）のいずれかに供給されると、ブロツク内の
両方のRAM,即ちRAM（136）と（137）、RAM（138）と（1
39）、RAM（140）と（141）、またはRA（142）と（14
3）、に書き込まれる。次に選択されたメモリブロツク
（174）〜（177）に対応したライトビジイフラグがセツ
トされ、データライトが完了して、２サンプル期間経過
後、このフラグはクリアされる。
従つて、例えば画素データが連続的に書き込まれると
すると、メモリブロツク（174），（176），（174），
（176）……というように書き込まれる。また、最も問
題となる画像を90゜回転させる場合では、データは例え
ばチヤンネル（Ａ）に連続的に書き込まれ、従つて、メ
モリブロツクの（174），（175），（174），（175）…
…と書き込まれて行く。
すると、メモリブロツク（174），（176），（174），
（176）……というように書き込まれる。また、最も問
題となる画像を90゜回転させる場合では、データは例え
ばチヤンネル（Ａ）に連続的に書き込まれ、従つて、メ
モリブロツクの（174），（175），（174），（175）…
…と書き込まれて行く。
リード動作の時、リードアドレス発生器（165）は、R
AM（136）〜（143）のキーメモリプレン（156）〜（15
9）との全てに共通のアドレスを生成する。メモリブロ
ツク（174），（175），（176），または（177）は、デ
マルチプレクサ（168）により供給されるリードチヤン
ネル選択信号と適当なキーメモリプレーン（156）〜（1
59）からの有効データ指示信号とに従つて、リードイネ
ーブルゲート（152）〜（155）によつてリード可能とな
る。この動作は、第２の実施例で述べたのと実質的に同
一である。アドレス発生器（165）に連接されたリード
フラグメモリ（166）は、RAM（136）〜（143）の各々に
対応した８個のビジイフラグを記憶する。メモリブロツ
ク（174）〜（177）のうちの特定の１つからデータを読
み出す時は、記憶されているビジイフラグの状態に応じ
てフラグメモリ（166）によつて供給されるリードコラ
ム選択信号（RCS1）または（RCS2）に従つて、選択され
た対のRAM、即ち（136）／（137），（138）／（13
9），（140）／（141），または（142）／（143），の
ビジイフラグがセツトされていない第１のRAMがアクセ
スされる。次に、メモリブロツク（174）〜（177）のう
ちの選択されたブロツクに対応するビジイフラグがセツ
トされ、このジビイフラグは２サンプル期間経過後、フ
ラグメモリ（166）に連接されている制御ロジツク回路
によつてクリアされる。
AM（136）〜（143）のキーメモリプレン（156）〜（15
9）との全てに共通のアドレスを生成する。メモリブロ
ツク（174），（175），（176），または（177）は、デ
マルチプレクサ（168）により供給されるリードチヤン
ネル選択信号と適当なキーメモリプレーン（156）〜（1
59）からの有効データ指示信号とに従つて、リードイネ
ーブルゲート（152）〜（155）によつてリード可能とな
る。この動作は、第２の実施例で述べたのと実質的に同
一である。アドレス発生器（165）に連接されたリード
フラグメモリ（166）は、RAM（136）〜（143）の各々に
対応した８個のビジイフラグを記憶する。メモリブロツ
ク（174）〜（177）のうちの特定の１つからデータを読
み出す時は、記憶されているビジイフラグの状態に応じ
てフラグメモリ（166）によつて供給されるリードコラ
ム選択信号（RCS1）または（RCS2）に従つて、選択され
た対のRAM、即ち（136）／（137），（138）／（13
9），（140）／（141），または（142）／（143），の
ビジイフラグがセツトされていない第１のRAMがアクセ
スされる。次に、メモリブロツク（174）〜（177）のう
ちの選択されたブロツクに対応するビジイフラグがセツ
トされ、このジビイフラグは２サンプル期間経過後、フ
ラグメモリ（166）に連接されている制御ロジツク回路
によつてクリアされる。
連続ライト／連続リードに対して、RAM（136）と（14
0）はライトとリードの間、交互にアクセスされること
がわかる。リードを於いても最も問題となるのは、メモ
リブロツク（174）〜（177）の１つから連続的に読み出
す時である。これは、例えば画像サイズを単純に1/2に
縮小する際に起き、データを縮小することにより、デー
タは１つのメモリブロツクのみから読み出される。例え
ば、メモリブロツク（174）であるとすると、データはR
AM（136）と（137）から交互に読み出される。他のより
複雑な効果の場合はRAM（136）〜（143）の全てを必要
としよう。
0）はライトとリードの間、交互にアクセスされること
がわかる。リードを於いても最も問題となるのは、メモ
リブロツク（174）〜（177）の１つから連続的に読み出
す時である。これは、例えば画像サイズを単純に1/2に
縮小する際に起き、データを縮小することにより、デー
タは１つのメモリブロツクのみから読み出される。例え
ば、メモリブロツク（174）であるとすると、データはR
AM（136）と（137）から交互に読み出される。他のより
複雑な効果の場合はRAM（136）〜（143）の全てを必要
としよう。
勿論、添付した特許請求の範囲に定義された本発明か
ら逸脱せずに、種々の変様が可能である。特にチヤンネ
ル数は変更が可能である。しかしながら、この点につい
ては、第１の実施例において、基本構成がＮチヤンネル
であるとすれば、容量が１フイールドの1/Nであるラン
ダムアクセスメモリの必要総数はN2個であることがわか
る、このように必要なメモリ総数はＮを乗数すればよ
い。言い換えれば、この実施例は処理速度とメモリ数と
間に交換を伴う。同様に第２の実施例も、Ｎ倍のメモリ
の増加を伴う。しかし、第３の実施例では、メモリ総数
の増加N2倍となるため、Ｎが２より大きい時、通常第３
の実施例は使用されない。
ら逸脱せずに、種々の変様が可能である。特にチヤンネ
ル数は変更が可能である。しかしながら、この点につい
ては、第１の実施例において、基本構成がＮチヤンネル
であるとすれば、容量が１フイールドの1/Nであるラン
ダムアクセスメモリの必要総数はN2個であることがわか
る、このように必要なメモリ総数はＮを乗数すればよ
い。言い換えれば、この実施例は処理速度とメモリ数と
間に交換を伴う。同様に第２の実施例も、Ｎ倍のメモリ
の増加を伴う。しかし、第３の実施例では、メモリ総数
の増加N2倍となるため、Ｎが２より大きい時、通常第３
の実施例は使用されない。
以上のように、添付図面を参照にしながら本発明の実
施例を説明したが、本発明はそれら実施例に厳密に限定
されるものではなく、当業者によつて本発明の範囲を逸
脱せずに、種々の変化変様が行われることは理解されよ
う。
施例を説明したが、本発明はそれら実施例に厳密に限定
されるものではなく、当業者によつて本発明の範囲を逸
脱せずに、種々の変化変様が行われることは理解されよ
う。
以上述べた本発明によれば、従来方法では問題の生じ
る、連続ライト／不連続リード，不連続ライト／連続リ
ード，不連続ライト／不連続リード，の３つの場合で
も、処理可能なランダムアクセスメモリ装置を得ること
ができる。
る、連続ライト／不連続リード，不連続ライト／連続リ
ード，不連続ライト／不連続リード，の３つの場合で
も、処理可能なランダムアクセスメモリ装置を得ること
ができる。
第１図〜第３図は夫々本発明に係るランダムアクセスメ
モリ装置の第１〜第３実施例を示す図、第４図は従来例
のランダムアクセスメモリ装置を示す図、第５図はテレ
ビ画像のフイールドの一部分における画素と画素データ
のランダムアクセスメモリ装置のチヤンネルへの分配を
示す図である。 図中、（11）はデータ入力、（12）〜（27）はRAM、（2
8）はデータ出力端子、（29）はライトイネーブル・デ
マルチプレクサ、（32）はライトアドレス発生器、（3
3）はリードアドレス発生器、（34）はフラグメモリ、
（35）はリードイネーブル・デマルチプレクサ、（37）
〜（52）はリードイネーブルゲートである。
モリ装置の第１〜第３実施例を示す図、第４図は従来例
のランダムアクセスメモリ装置を示す図、第５図はテレ
ビ画像のフイールドの一部分における画素と画素データ
のランダムアクセスメモリ装置のチヤンネルへの分配を
示す図である。 図中、（11）はデータ入力、（12）〜（27）はRAM、（2
8）はデータ出力端子、（29）はライトイネーブル・デ
マルチプレクサ、（32）はライトアドレス発生器、（3
3）はリードアドレス発生器、（34）はフラグメモリ、
（35）はリードイネーブル・デマルチプレクサ、（37）
〜（52）はリードイネーブルゲートである。
Claims (1)
- 【請求項１】Ｎ個のチヤンネル内の各々のＮ個のメモリ
と、該メモリに選択的にライトイネーブル信号を供給す
るライトイネーブル・デマルプレクサと、上記ライトイ
ネーブル信号の制御によつて上記チヤンネルのうちのい
ずれか１つ内の上記メモリの全てに入力データを書き込
むライトアドレス発生器と、上記チヤンネルのうちの１
つを選択するリードイネーブル・デマルチプレクサと、
選択されたチヤンネル内の上記メモリのいずれか１つか
ら記憶されたデータを読み出し、更に上記メモリからの
読み出しの際に上記メモリにビジイフラグをセツトする
リードアドレス発生器と、Ｎデータ期間後に上記ビジイ
フラグをクリアする手段と、上記読み出されるメモリが
ビジイフラグを有する時、上記選択された同一チヤンネ
ル内の上記メモリのうちの異なる１つにデータリードを
歩進させるように上記リードアドレス発生器を制御する
手段とを含む、メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8604594A GB2187006B (en) | 1986-02-25 | 1986-02-25 | Random access memory apparatus |
| GB8604594 | 1986-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202246A JPS62202246A (ja) | 1987-09-05 |
| JPH087711B2 true JPH087711B2 (ja) | 1996-01-29 |
Family
ID=10593608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042308A Expired - Fee Related JPH087711B2 (ja) | 1986-02-25 | 1987-02-25 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4794566A (ja) |
| EP (1) | EP0239224B1 (ja) |
| JP (1) | JPH087711B2 (ja) |
| DE (1) | DE3782756T2 (ja) |
| GB (1) | GB2187006B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2187006B (en) * | 1986-02-25 | 1990-01-10 | Sony Corp | Random access memory apparatus |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
| GB8907933D0 (en) * | 1989-04-08 | 1989-05-24 | Macdonald Neal H | Control system for an array of circuit modules |
| US5140436A (en) * | 1989-11-02 | 1992-08-18 | Eastman Kodak Company | Pre-event/post-event recording in a solid state fast frame recorder |
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| US5247644A (en) * | 1991-02-06 | 1993-09-21 | Advanced Micro Devices, Inc. | Processing system with improved sequential memory accessing |
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| DE10253918A1 (de) * | 2002-11-19 | 2004-06-17 | Infineon Technologies Ag | Speichersystem, insbesondere für Netzwerk-Broadcasting-Anwendungen wie Video-/Audio-Anwendungen, sowie Verfahren zum Betrieb eines Speichersystems |
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| US10878646B2 (en) | 2005-12-08 | 2020-12-29 | Smartdrive Systems, Inc. | Vehicle event recorder systems |
| US20070150138A1 (en) | 2005-12-08 | 2007-06-28 | James Plante | Memory management in event recording systems |
| US8996240B2 (en) | 2006-03-16 | 2015-03-31 | Smartdrive Systems, Inc. | Vehicle event recorders with integrated web server |
| US9201842B2 (en) | 2006-03-16 | 2015-12-01 | Smartdrive Systems, Inc. | Vehicle event recorder systems and networks having integrated cellular wireless communications systems |
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| US7536457B2 (en) | 2006-05-08 | 2009-05-19 | Drivecam, Inc. | System and method for wireless delivery of event data |
| US9836716B2 (en) | 2006-05-09 | 2017-12-05 | Lytx, Inc. | System and method for reducing driving risk with hindsight |
| US8314708B2 (en) | 2006-05-08 | 2012-11-20 | Drivecam, Inc. | System and method for reducing driving risk with foresight |
| US7804426B2 (en) | 2006-05-08 | 2010-09-28 | Drivecam, Inc. | System and method for selective review of event data |
| US8373567B2 (en) | 2006-05-08 | 2013-02-12 | Drivecam, Inc. | System and method for identifying non-event profiles |
| US8989959B2 (en) | 2006-11-07 | 2015-03-24 | Smartdrive Systems, Inc. | Vehicle operator performance history recording, scoring and reporting systems |
| US8649933B2 (en) | 2006-11-07 | 2014-02-11 | Smartdrive Systems Inc. | Power management systems for automotive video event recorders |
| US8868288B2 (en) | 2006-11-09 | 2014-10-21 | Smartdrive Systems, Inc. | Vehicle exception event management systems |
| US8239092B2 (en) | 2007-05-08 | 2012-08-07 | Smartdrive Systems Inc. | Distributed vehicle event recorder systems having a portable memory data transfer system |
| KR100921694B1 (ko) * | 2007-11-20 | 2009-10-15 | 고려대학교 산학협력단 | 무선 주파수 식별 태그를 위한 데이터 스트리밍 장치 |
| US9728228B2 (en) | 2012-08-10 | 2017-08-08 | Smartdrive Systems, Inc. | Vehicle event playback apparatus and methods |
| US9501878B2 (en) | 2013-10-16 | 2016-11-22 | Smartdrive Systems, Inc. | Vehicle event playback apparatus and methods |
| US9610955B2 (en) | 2013-11-11 | 2017-04-04 | Smartdrive Systems, Inc. | Vehicle fuel consumption monitor and feedback systems |
| US8892310B1 (en) | 2014-02-21 | 2014-11-18 | Smartdrive Systems, Inc. | System and method to detect execution of driving maneuvers |
| US9663127B2 (en) | 2014-10-28 | 2017-05-30 | Smartdrive Systems, Inc. | Rail vehicle event detection and recording system |
| US11069257B2 (en) | 2014-11-13 | 2021-07-20 | Smartdrive Systems, Inc. | System and method for detecting a vehicle event and generating review criteria |
| US9679420B2 (en) | 2015-04-01 | 2017-06-13 | Smartdrive Systems, Inc. | Vehicle event recording system and method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7313573A (nl) * | 1973-10-03 | 1975-04-07 | Philips Nv | Geheugeninrichting. |
| GB2073988B (en) * | 1980-04-10 | 1984-09-26 | Micro Consultants Ltd | Video picture processing |
| JPS57210495A (en) * | 1981-06-10 | 1982-12-24 | Nec Corp | Block access memory |
| JPS57212690A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Dynamic mos memory device |
| GB2187006B (en) * | 1986-02-25 | 1990-01-10 | Sony Corp | Random access memory apparatus |
-
1986
- 1986-02-25 GB GB8604594A patent/GB2187006B/en not_active Expired - Lifetime
-
1987
- 1987-02-10 US US07/013,233 patent/US4794566A/en not_active Expired - Fee Related
- 1987-02-17 DE DE8787301356T patent/DE3782756T2/de not_active Expired - Fee Related
- 1987-02-17 EP EP87301356A patent/EP0239224B1/en not_active Expired
- 1987-02-25 JP JP62042308A patent/JPH087711B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0239224B1 (en) | 1992-11-25 |
| DE3782756T2 (de) | 1993-04-01 |
| EP0239224A2 (en) | 1987-09-30 |
| GB8604594D0 (en) | 1986-04-03 |
| JPS62202246A (ja) | 1987-09-05 |
| GB2187006A (en) | 1987-08-26 |
| GB2187006B (en) | 1990-01-10 |
| EP0239224A3 (en) | 1991-01-02 |
| DE3782756D1 (de) | 1993-01-07 |
| US4794566A (en) | 1988-12-27 |
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