KR960006497B1 - 디지탈 비데오 신호의 기억 장치 및 그 방법 - Google Patents

Abstract

내용 없음.

Description

디지탈 비데오 신호의 기억 장치 및 그 방법

제1A도 내지 1C도는 비데오 신호의 필드를 비트 평면 및 비트 평면의 그룹으로 배열한 것을 나타낸 개략도.

제 2 도는 본 발명에 따라 디지탈 비데오 신호의 기억을 위한 장치의 실시예의 블럭선도.

제 3 도는 8비트 워드로 이루어지는 비데오 신호가 제 2 도의 장치내의 기억되는 방법의 도시도.

제 4 및 5도는 5비트 워드로 구성되는 비데오 신호가 제 2 도의 장치내에 기억되는 방법의 도시도.

* 도면의 주요부분에 대한 부호의 설명

24 : 기억제어기 26 : 회전회로

27 : 디멀티플렉서회로 28 : 스위칭회로

31 : 멀티플렉서회로

본 발명은 디지탈 비데오 신호를 기억하는 장치 및 방법에 관한 것이다.

예로서 랜덤 억세스 메모리내에 디지탈 비데오 신호를 약 1초 동안 기억하기 위해서는 고속의 비데오 신호 프로세서에 있어서 상기 방법 및 장치가 요구된다. 포함되는 디지탈 데이타의 양이 매우 많고 따라서 대량의 랜덤 억세스 메모리를 요구한다. 요구되는 랜덤 억세스 메모리의 양을 감소시키거나(또는 양자 택일적으로 기억될 비데오 신호의 지속 시간을 증가시키는) 한 방법은 차분펄스 코드 변조를 이용하여 디지탈 데이타를 형성하는 워드의 길이를 줄이는 것이다. 상기 기술로, 예로서 디지탈 데이타의 각 워드의 길이를 이후에 재생된 화상의 질을 크게 떨어뜨림 없이 통상의 8비트로부터 5비트로 줄이는 것이 가능하다.

그러나 상기 워드 길이의 감소는 언제나 필수적으로 요구되는 것은 아니며 이는 효율적으로 디지탈 비데오 신호를 기억할 수 있는 비데오 신호의 기억 장치를 제공하는 문제를 초래하며, 상기 워드의 길이가 변화하기도 한다. 표준적인 워드의 길이가 8비트인 경우, 그때 통상의 비데오 신호의 기억 장치는 물론, 각 입력 워드의 8비트를 기억하기 위한 수단을 갖고 있다. 그러나 입력 워드의 길이가 때때로 상기 5비트로 줄어드는 경우 통상의 비데오 신호의 기억 장치는 각 입력워드의 5비트를 기억하기 위해 배열될 수 있지만, 즉시 나타나지는 않는, 나머지 3비트에 대한 빈 기억 영역을 남길 것이다. 다른 말로 많은 기억 영역이 사용되지 않을 것이며 기억될 수 있는 비데오 신호의 지속 시간이 증가하지 않을 것이다.

본 발명의 한 목적은 디지탈 비데오 신호의 대부분의 필드를 기억하는 개량된 방법을 제공하는 것이다.

본 발명의 또다른 목적은 디지탈 비데오 신호의 다수 필드를 기억하는 개량된 장치를 제공하는 것이다.

본 발명의 또다른 목적은 디지탈 비데오 신호의 워드 길이가 변화할지도 모르는 디지탈 비데오 신흐의 워드 길이가 변화할지도 모르는 디지탈 비데오 신호의 디수 필드를 기억하는 개량된 장치에 관한 것이다.

본 발명에 따르면 각 필드가 다수의 n비트 워드로 구성되고 n은 최대값에서부터 더 작은 값으로 변할 수있는 디지탈 비데오 신호의 다수 필드를 기억하는 방법이 제공되는데 상기 방법은, n비트 평면내에 각 입력 필드의 n비트 워드를 배열하는 단계와, 상기 각 비트 평면은 상기 각 n비트 워드로부터의 각 단일비트를 포함하며, 상기 비트 평면의 비트를 기억할 수 있는 다수의 메모리를 구비하는 비데오 신호 기억 장치를 제공하는 단계와, 상기 메모리로의 공통 데이타 버스 전체에 걸쳐 상기 비트 평면을 제공하는 단계와 제1필드가 상기 메모리의 제1n내에 기록되고 다음 필드가 상기 메모리의 제2n내에 기록되고, 그러한 방식으로 모든 상기 메모리내에 기록되도록, 상기 메모리내의 상기 비트 평면의 기록을 제어하는 단계로 이루어진다.

본 발명에 따르면, 각 필드가 다수의 n비트 워드로 이루어지고 n은 최대값으로부터 더 작은 값으로 변화하기도 할 수 있는 디지탈 비데오 신호의 다수의 필드를 기억하는 장치가 또한 제공되는데, 상기 장치는, n비트 평면내로 각 입력 필드의 n비트 워드를 배열하는 수단과, 상기 각각의 비트 평면은 상기 각각의 n비트 워드의 각각의 단일 비트를 포함하며, 상기 비트 평면의 비트를 각각 기억할 수 있는 다수의 메모리를구비하는 비데오 신호 기억 장치와, 상기 비트 평면을 상기 메모리에 공급하는 공통 데이타 버스와, 그리고 제1필드가 상기 메모리의 제1n내에 기록되고 다음 필드는 상기 메모리의 제2n내에 기록되고 그러한 방식으로 상기 모든 메모리내에 기록이 되도록 상기 메모리내에 상기 비트 평면의 기록을 제어하는 수단을 구비한다.

이하 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.

설명될 실시예는 디지탈 비데오 신호의 약 1초를 기억할 수 있는 비데오 신호 기억 장치를 제공하기 위해 요구되는 느린 이동의 비데오 신호 프로세서에서 이용된다. 상기 비데오 신호는 초당 50필드의 625라인 텔레비젼 시스템이나 초당 60필드의 525라인 시스템에 관한 것인데, 어느 한 경우에 있어서 최초의 아나로그비데오 신호가 13.5MHz에서 샘플되고 그 결과로서 생기는 샘플은 보통, 표준 길이 워드로 일컬어지는 8비트 워드로 부호화된 펄스 코드 변조이다. 느린 이동 비데오 신호 프로세서는, 비데오 신호의 마지막의 1초 또는 몇초가 요구되는 경우에 느린 이동의 처리에 언제라도 이용될 수 있도록, 비데오 신호 기억 장치내로 들어오는 디지탈 비데오 데이타를 계속적으로 겹쳐 쓴다. 기억될 수 있는 비데오 신호의 지속 시간을 증가시키기 위해 상이한 펄스 코드 변조 부호화가 사용되는데, 상기 경우에 있어서 각각의 샘플은 짧은 길이의 워드로 간주되는 5비트 워드가 된다. 그러나, 기억될 비데오 신호의 지속 시간에 대해 요구되는 증가분은, 비데오 신호 기억 장치가 짧은 길이의 워드를 효율적으로 기억할 수 있는 경우에 분명하게 인식된다.

제1A도는 들어오는 디지탈 비데오 신호의 N-1, N 및 N+1의 연속된 세개의 필드름 도식적으로 나타낸다. 각각의 필드는 입력 비데오 신호의 회도성분이나 색도 성분에 관계되어 있고, 두 경우에 있어서의 과정은 동일하므로, 간략화를 위해 휘도 성분만을 고려하기로 한다. 기억 용량의 절약을 위해 능동 비데오만이 기억된다. 초당 50필드의 625 라인 텔레비젼 시스템에서, 라인 i당 능동 샘플의 수는 720이고 필드당 능동라인 j의 수는 288이며, 반면에 초당 60필드의 525라인 텔레비젼 시스템에서 라인당 능동 샘플 i의 수는 720이고 필드당 능동 라인 j의 수는 243이다. 따라서 표준길이 워드를 사용하면, 필드당 기억되는 비트의 수는 각각 20736×8 또는 174960×8이 된다.

그러나, 각각의 필드를 8비트 워드의 2차원 배열로 생각하는 대신, 8개의 1비트 워드의 2차원 배열로서 생각될 수도 있다. 또는 보다 일반적으로, 각각의 필드를 n비트 워드의 2차원 배열로 생각하는 대신 n개의 1비트 워드의 2차원 배열로 생각될 수 있다. 이는 제1B도에 나타나 있으며, 제1B도에서 필드 N은 0에서 7까지의 8비트 평면으로 도시된다. 이때 비트 평면 7은 필드 N으로부터의 각각의 표준 길이 워드의 제1비트 또는 최상위 비트로 이루어진다. 디지탈 비데오 신호는 상기 비트 평면의 연속으로서 상상될 수 있으며, o'I형태에 있어서 디지탈 비데오 신호는 위드 길이 n에는 무관하다.

단지 기억 용량만을 고려하면, 256K의 랜덤 억세스 메모리(RAM)나 256K의 다이나믹(dynamic) 랜덤 억세스 메모리(DRAM)가 각각의 비트 평면을 기억하기 위해 사용될 수 있지만, 억세스 타임이 포함하는 사실상의 동작은 제1C도에서 나타난 바와같이 각각의 비트평면이 4방식 디멀티플렉스되는 것을 요구하는데 이는 제1C도에서 도시된 바와같이 제1B도의 각각의 비트평면이 4개의 디멀티플렉스된 비트 플레인의 그룹(이하 그룹 평면이라 일컫는다)이 되도록 하기 위해서이다. 4개의 디멀티플렉스된 비트 평면의 상기 그룹은 64K×4DRAM내에 쉽게 기억될 수 있다. n의 최대값은 비데오 신호 기억 장치로부터 및 상기 장치로의 비데오 데이타 버스의 폭을 결정한다. 이때 n비트 워드 및 4방식 디멀티플렉스에 대해서 4n 비트 버스는 필수적이다. 간단히 설명된 실시예에서, 짧은 워드를 구비하는 디지탈 비데오 데이타의 효율적인 기억은, 상기 데이타가 4n비트 버스를 통해 공급될때 인접한 기억에 대해 바르게 위치되도록 비트 평면을 재배열함으로써 성취된다

제 2 도는 디지탈 비데오 신호의 신호의 기억을 위한 장치의 실시예를 블럭 다이아그램의 형태로 도시한다. 상기 장치는 그룹 평면 기억 장치(21)의 연속으로 형성된 비데오 신호 기억 장치(20)을 포함하는데, 그중 12개가 상기 도면에서 도시되었으며, 사용되는 실제 수는 물론 비데오 신호 기억 장치(20)의 전체 크기에 의해 좌우된다. 각각의 그룹 평면 기억 장치(21)는 54K×4DRAM(또는 RAM)이므로 디멀티플렉스된 4개의 비트 평면으로 이루어진 그룹으로 기억할 수 있다. 기록 인에이블(enable) 발생기(22) 및 출력 인에이블 발생기(23)는 제각기 그룹 평면 기억 장치(21)와 관련되는데, 상기 도면에서는 간략화를 위해 하나씩만이 도시되었다. 모든 기록 인에이블 발생기(22) 및 출력 인에이블 발생기(23)는, 기록 인에이블 및 출력 인에이블 신호가, 적절한 시간에 그룹 평면 기억 장치(21)를 형성하는 각각의 DRAM으로 인가되도록 마이크로 프로세서를 구비하기도 하는 기억 제어기(24)에 의해 제어된다.

펄스 코드 변조 부호기 또는 상이한 펄스 코드 변조 부호기일 수도 있는 입력 장치(25)는 공지된 배럴(barrel)회전 회로 또는 비트 위치 회전 회로(26)로 디지탈 비데오 데이타를 공급하고(상기 동작은 아래에서 설명된다), 상기 회로(26)의 출력은 4방식 디멀티플렉서 회로(27)에 의해 스위칭 회로(28)의 입력에 접속된다. 스위칭 회로(28)는 주 데이타 버스(29)에 접속되는네, 주 데이타 버스(29)는 상술한 바와같이 32(8×4)비트의 폭을 가진다. 그룹 평면 기억 장치(21)는 최대 워드 길이에 사용하는 8개로서 그룹을 이루며, 보조 데이타 버스(30)는 각각의 그룹 평면 기억 장치(21)와 연관되어 있다. 보고 데이다 버스(30)는 마찬가지로 8개로 하나의 그룹이 되며 주 데이타 버스(29)의 각각의 지로(branch) 29a,29b,···로 접속이 된다.

스위칭 회로(28)는 또한, 4방식 멀티플렉서 회로(31)에 접속된 출력 단자를 가지는데 상기 회로(31)의 출력은, 역 배럴(inverse barrel)회전 회로 또는 비트 위치 회전 회로(32)에 의해, 디코더일 수도 있는 출력장치(33)에 접속된다. 스위칭 회로(28)는 회전 회로(26) 및 (32)에서와 마찬가지로 기억 제어기(24)에 의해 제어된다.

먼저 제 3 도를 참조로 하여 상기 동작이 설명되는데, 제 3 도에서 기억될 디지탈 비데오 데이타는 표준 길이 위드인 8비트 워드로 가정된다. 상기 도면의 맨 읫부분에서, 입력 장치(25)로부터 공급되어 들어오는 연속된 일련의 워드들이 나타나 있는데, 상기 워드들은 합쳐져서, 들어오는 디지탈 비데오 신호의 하나의 완전한 필드를 만들고(상기 도면에서는 제일 처음의 12워드만이 도시되었음), 각각으로는 8개의 능동 비트 D를 병렬로 구성한다. 상기 워드는 변화되지 않고 회전 회로(26)를 통과하고, 제 3 도에서 도시된 바와같이 32비트 데이타 워드의 연속된 형태를 만들기 위해 디멀티플렉서 회로(27)에 의해서 4방식 디멀티플렉서 된다. 상기 32비트 데이타 워드는 스위치 회로(28)에 의해 주 데이타 버스(28)로 공급되고, 따라서 기록 인에이블 발생기(22)로 부터의 기록 인에이블 신호의 제어하에 적절한 비트 기억 위치에 상기 32비트 데이타 워드가 기억되는 제일 처음의 8개의 그룹 평면 기억 장치(21)로의 공급을 위한 8개의 보조 데이타 버스(30)의 제1그룹으로 공급된다. 하나의 그룹 평면 기억 장치(21)에 기억되는 비트는 제 3 도에서 점선으로 묶여져 있다.

제 3 도의 맨 아래 부분은, 제1필드가 사실상 모든 그룹 평면 기억 장치(21)로 공급되지만 제1 및 연속되는 필드의 32비트 데이타 워드가, 기억 제어기(24)의 제어하에 발생되는 기록 인에이블 신호에 의해 결정되어지는, 8개의 그룹 평면 기억 장치(21)중에 적절한 그룹에 단지 기록만이 되는 것을 도시한다. 8개의 그룹평면 기억 장치(21)의 제1그룹에 하나의 필드의 모든 32비트 데이타 워드가 기록되면, 다음 필드의 기록이 8개의 그룹 평면 기억 장치(21)의 바로 다음의 그룹으로 행해진다. 상기 과정은 모든 그룹 평면 기억장치(21)가 기억된 데이타를 가질 때까지 계속되며, 그 다음의 기록은 최초로 기억된 데이타를 가지는 제1그룹에 겹쳐서 행해진다. 이때 기록은 순환하며 행해진다. 공지된 방식으로, 필요한 경우에 기억된 데이타를 재충전하기 위한 설비가 만들어진다.

기억된 디지탈 비데오 데이타가 판독되려 할때의 동작은 실제적으로 기록의 역 동작이다. 출력 인에이블 발생기(23)는 출력 인에이블 신호의 그룹을 8개의 그룹평면 기억 장치(21)의 그룹에 공급하는데, 예로서, 필수적이지는 않지만, 기억 제어기(24)의 전체적인 제어하에 연속적으로 공급한다. 판독된 비트는 보조데이타 버스(30), 주 데이타 버스(29) 및 스위칭 회로(28)을 통해서, 데이타가 처음의 8비트 병렬 워드의 형태로 멀티플렉스되는 멀티플렉서 회로(31)로 공급된다. 상기 8비트 데이타 워드는 변화되지 않고 역 회전 회로(32)에 의해 출력 장치(33)로 공급된다. 8개의 그룹 평면 기억 장치(21)의 그룹으로부터 한 필드가 완전히 판독되면, 예로서 그룹 평면 기억 장치(21)의 다음 그룹에서 다음 필드로 판독이 진행되는데, 출력 인에이블 신호의 제어하에서 비데오 신호 기억 장치(20)에 기억된 모든 필드가 판독될 때까지 계속된다.

제 4 도는 기억될 디지탈 비데오 데이타가 짧은 워드로 구성되는, 즉, 입력 장치(25)가 예로서 상이한 펄스 코드 변조의 선택의 결과인 5비트 워드를 공급하는 제1필드를 기억하기 위한 동작을 도시한다. 상기 도면의 맨 윗부분은 입력 장치(25)로부터 공급된 일련의 워드의 연속을 나타내는데, 상기 위드는 합쳐져서 들어오는 비데오 신호의 완전한 하나의 필드를 만들고(상기 도면에서는 처음의 12워드만이 도시되었음), 각각으로는 다섯개의 능동 비트 D를 병렬로 구성한다. 다른 말로 각각의 워드는 단지 다섯개의 상위 비트 위치만을 차지하며, 사용되지 않는 비트 위치는 X로 표시된다. 상기 각각의 필드의 경우에 있어서, 상기 비트는 변화되지 않고 회전 회로(26)를 통과하며, 제 4 도에 도시된 바와같이 20개의 상위 비트만이 기억되는 32비트 데이타 워드의 연속된 형태를 만들기 위해 디멀티플렉서 회로(27)에 의해 4방식 디멀티플렉스된다. 상기 32비트 데이타 워드는, 상술한 20비트가, 기록 인에이블 발생기(22)로부터의 적절한 기록 인에이블 신호와 동기되어 처음의 그룹 평면 기억 장치(21)로 공급하기 위한 5개의 보조 데이타 버스(30)의 제1그룹으로 공급되도록 스위칭 회로(28)에 의해 주 데이타 버스(29)로 공급된다.

제 4 도의 맨 아랫 부분은, 지시된 바와같이 제1필드는 또한 연속된 그룹 평면 기억 장치(21)로 공급되지만, 기억 제어기(24)의 전체적인 제어하에서 발생되는 기록 인에이블 신호에 의해 결정되는 5개의 그룹 평면 기억 장치(21)의 적절한 제1그룹에 단지 기억되기만 하는 것을 나타낸다. 기록 인에이블 발생기(22)는 기록 인에이블 신호의 완전한 세트를 발생하고, 어느 시각에서 요구되는 신호만이 각각의 DRAM으로의 공급을 위해 선택된다.

제 4 도의 맨 아랫 부분으로부터, 디지탈 비데오 신호의 다음 필드를 이루는 5비트 데이타 워드의 기억이 같은 방식으로 진행되는 경우, 그때 5개의 가득찬 그룹 평면 기억 장치(21)의 연속된 그룹 사이에 세개의 가득차지 않은 그룹 평면 기억 장치(2l)의 갭이 존재할 것이다. 비데오 신호 기억 장치(20)의 상기 비효율적 사용을 피하기 위해, 회전 회로(26)(및 역 회전 회로 32)가 사용된다.

이는 다음 필드의 기억을 도시하는 제 5 도와 관련하여 상세히 설명될 것이다. 제 4 도의 맨 윗부분에서와같이, 제 5 도의 맨 윗부분은 입력 장치(25)로부터 공급된 들어오는 워드의 연속을 나타내고, 상기 워드는 들어오는 비데오 신호의 다음의 완전한 필드를 이루며(상기 도면에서는 처음의 12워드만이 도시되었음) 각각으로는 5개의 능동 비트 D를 병렬로 구성한다. 상기 데이타 워드는 회전 회로(26)을 통과하여 지나가는데, 제 5 도에서 그 다음에 도시된 바와같이 상기 워드는 회전되거나 재 배열된 포맷을 가지게 된다. 이때 각 워드의 비트는, 최상위 비트가 6번째 비트 위치로 이동하고, 연속되는 비트가 7번째, 8번째, 첫번째 및 두번째 비트 위치를 차지하도록 5번 비트 위치가 이동된다. 상기 동작을 실행하기 위해, 회전 회로(26)는 프로그래머블 어레이 로직(PAL)장치 및 회전 각도 즉, 비트 변위에 의해 형성되고, 기억 제어기(24)에 의해 그 영향이 제어된다.

결과적으로 5비트 워드는, 제 5 도의 그 다음에 도시된 바와같이, X로 표시되지 않은 20개의 비트가 기억되는 32비트의 병렬 데이타 워드의 연속된 형태를 만들기 위해 디멀티플렉서 회로(27)에 의해 4방식 디멀티플렉스된다. 상기 32비트 데이타 워드는 스위칭 회로(28)에 의해 주 데이타 버스(29)로 공급되는데, 이는 상기 20개의 비트가 기록 인에이블 발생기(22)로부터의 적절한 기록 인에이블 신호와 동기되어 5개의 그룹 평면 기억 장치(21)의 제 2 그룹으로 공급되도록 하기 위해서이다.

제 5 도의 맨 아래 부분은, 연속된 필드의 디지탈 비데오 데이타가 비데오 신호 기억 장치(20)의 기억 용량이 모두 사용될 수 있도록, 연속된 필드의 들어오는 데이타 워드의 적절한 회전에 의해 다섯개의 그룹 평면 기억 장치(21)의 연속된 그룹내에 기억될 수 있는 것을 도시한다.

상술한 바와같이 판독은 사실상 기록의 역 동작이며, 각각의 판독 데이타 워드의 비트를 처음 다섯개의 최상의 비트 위치로 되돌리기 위한 역 회전에 영향을 주며, 기억 제어기(24)에 의해 제어되는 PAL 장치와 같은 역 회전 회로(32)로서 실행된다. 출력 인에이블 발생기(23)은 출력 인에이블 신호의 완전한 세트를 발생하고, 어느 시각에서 요구되는 상기 신호만이, 기억 제어기(24)의 전체적인 제어하에 각각의 DRAM으로의 공급을 위해 선택된다.

다양한 변형이, 부가된 청구범위에 의해 정의된 바와같이 본 발명의 범위로부터 벗어남이 없이 이루어질수 있다. 특히, 제 2 도의 실시예의 동작은 5가 아닌 8보다 적은 비트의 짧은 워드의 경우로 쉽게 변형될 수있다. 또한 상기 실시예는, 표준 워드 및 다른 길이의 짧은 워드를 수용하도록 변화될 수 있으며, 일반적으로 기억될 비데오 신호의 상이한 지속 시간 및 샘플링 비율과 같은 다른 변화를 수용하도록 변화될 수 있다·더우기, 비트 평면의 멀티플렉싱은, 비데오 신호 기억 장치(20)의 메모리의 억세스 시간이 충분히 짧은 경우에는 반드시 필요하지는 않을 것이다.

Claims (12)

1. 각각의 필드가 다수의 n비트 워드로 구성되고 n은 최대값으로부터 그 이하로 변화할 수 있는 디지탈비데오 신호의 다수 필드를 기억하는 방법으로서, n비트 워드의 각각의 비트를 포함하는 n비트 평면내에 각각의 입력 필드의 n비트 워드를 배열하는 단계와, 상기 비트 평면의 비트를 기억할 수 있는 다수의 메모리를 구비한 비데오 신호 기억 장치를 제공하는 단계와, 상기 메모리로에 공동 데이타 버스에 의해 상기 비트 평면을 공급하는 단계와, 제1필드가 상기 메모리의 제1n내에 기록되고, 다음 필드가 상기 메모리의 제2n내에 기록되는 식으로 모든 상기 메모리가 기록될 때까지 상기 과정이 진행되도록 상기 메모리내에 상기비트 평면의 기록을 제어하는 단계를 구비하는 것을 특징으로 하는 필드 기억 방법
2. 제1항에 있어서, 상기 기록의 상기 제어는 연속된 각각의 필드의 상기 비트 평면의 비트의 상기 공동 데이타 버스상에 위치를 재 배열하는 단계를 포함하는 것을 특징으로 하는 필드 기억 방법.
3. 제1항에 있어서, 각각의 상기 비트 평면은 m개의 디멀티플렉스된 비트 평면의 한 그룹을 형성하기 위해 m방식 디멀티플렉스되고, 상기 공통 데이타 버스는 n×m 비트 폭을 가지며 각각의 상기 메모리는 m개의 디멀티플렉스된 비트 평면의 한 그룹을 기억할 수 있는 것을 특징으로 하는 필드 기억 방법.
4. 각각의 필드 대부분 n비트 워드로 구성되고, n을 최대값으로부터 그 이하로 변화할 수 있는 디지탈 비데오 신호의 다수 필드를 기억하는 장치로서, 상기 각각의 n비트 워드의 각각의 비트를 포함하는 n비트 평면에 각각의 입력 필드의 n비트 워드를 배열하는 수돤과, 상기 비트 평면의 비트를 기억할 수 있는 다수의 메모리를 구비한 비데오 신호 기억 장치와, 상기 메모리로 상기 비트 평면을 공급하기 위한 공통 데이타버스와, 제1필드가 상기 메모리의 제1n내에 기록되고 그 다음 필드가 상기 메모리의 제2n내에 기록되는식으로 상기 모든 메모리가 기록되도록, 상기 메모리내에 상기. 비트 평면의 기록을 제어하는 수난을 구비하는 것을 특징으로 하는 필드 기억 장치
5. 제 4 항에 있어서, 기록을 제어하는 상기 수단은, 연속된 각각의 필드의 상기 비트 평면의 비트의 상기 공통 데이타 버스상에 위치를 재배열하기 위한 비트 위치 회전 회로를 구비하는 것을 특징으로 하는 필드 기억 장치
6. 제 5 항에 있어서, 상기 메모리의 비트 평면의 판독을 제어하기 위한 수단을 구비하는데, 상기 수단은 판독된 비트의 위치를 원래의 위치로 재배열하기 위한 비트 위치 회전 회로를 구비하는 것을 특징으로 하는 필드 기억 장치.
7. 제 6 항에 있어서, 각각의 상기 비트 위치 회전 회로는 프로그래머블어레이 논리 장치를 구비하는 것을 특징으로 하는 필드 기억 장치.
8. 제 4 항에 있어서, 상기 각 비트 평면을 m개의 디멀티플렉스된 비트 평면의 그룹으로 디멀티플렉싱하기 위한 m방식 디멀티플렉서를 구비하고, 상기 공통 데이타 버스는 n×m 비트의 폭을 가지고 각각의 상기 메모리는 m개의 디멀티플렉스된 비트 평면의 그룹을 기억할 수 있는 것을 특징으로 하는 장치.
9. 제 8 항에 있어서, 상기 공통 데이타 버스는 분기되그, 각각의 지로는 n×m 비트의 폭을 가지면서 n개의 보조 데이타 버스에 접속되며, 상기 보조 데이타 버스는 m비트의 폭을 가지면서 각각의 상기 메모리에 접속되는 것을 특징으로 하는 필드 기억 장치.
10. 제 8 항에 있어서, m은 4인 것을 특징으로 하는 필드 기억 장치.
11. 제 4 항에 있어서, n은 8인 것을 특징으로 하는 필드 기억 장치.
12. 제 4 항에 있어서, 각각의 상기 메모리는 랜덤 억세스 메모리이거나 다이나믹 랜덤 억세스 메모리인것을 특징으로 하는 필드 기억 장치.

Images