KR0157448B1 - 영상데이타의 블록포매팅어드레스 발생장치 - Google Patents
영상데이타의 블록포매팅어드레스 발생장치Info
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Abstract
본 발명은 영상데이타를 압축하는 장치에서 영상데이타를 저장하는 메모리로 SRAM을 사용하고, 이 메모리에 저장된 영상데이타를 소정크기의 블록으로 포매팅하기 위한 어드레스신호를 발생하는 장치에 관한 것으로, 상기 영상데이타의 한 라인에 대한 전체 픽셀수 또는 상기 블록의 픽셀수를 반복적으로 카운팅하기 위한 핏셀카운터와, 상기 영상데이타의 라인수 또는 상기 블록의 라인수를 카운팅하기 위한 라인카운터와, 상기 픽셀카운터의 카운팅값이 소정값으로 될 때 상기 라인 카운터에 카운팅클록을 공급하기 위한 논리회로와, 읽기동작 또는 쓰기동작에 따라 상기 픽셀카운터와 라인카운터의 카운팅동작이 적절히 변화되도록 소정의 읽기/쓰기제어신호에 의해 스위칭되는 스위치부를 구비하여, 종래의 블록포매팅어드레스발생장치보다 간단하게 회로를 구현할 수 있다.
Description
제1도는 종래의 블록포매팅어드레스 발생장치의 일 예를 나타내는 블록도.
제2도는 본 발명에 의한 블록포매팅어드레스 발생장치의 일실시예를 나타내는 블록도.
* 도면의 주요부분에 대한 부호의 설명
12 : DRAM메모리 14 : 로우어드레스발생부
16 :칼럼어드레스발생부 22 : 제1카운터
24 : 제2카운터 26 : 라인카운터
28 : 앤드게이트
본 발명은 디지탈 영상데이타 압축장치에 있어서, 영상데이타를 소정 크기의 데이타처리 불록으로 포매팅하기 위한 어드레스신호를 발생하는 장치에 관한 것으로, 특히 영상데이타 저장용 메머리로서 SRAM(Static Random Access Memory;이하SRAM이라 함)을 사용하여 회로를 최대한 간략화한 블록포매팅어드레스 발생장치에 관한 것이다.
일반적으로 영상데이타의 압축에 있어서, DCT(Discrete Cosine Transform)를 이용한 부호화방식에서는 한 화면의 영상데이타 전체를 한꺼번에 변환처리하지 않고, 영상데이타를 소정 크기의 블록으로 나누어 데이타처리를 행한다. 블록의 크기는 예를 들면, '8×8' 또는 '16×16' 등의 크기를 갖는다. 이러한 소정 크기의 블록단위로 영상데이타를 포매팅하기 위한 메모리어드레스신호를 발생하는 장치에서, 종래에는 영상데이타를 저장 및 독출하기 위한 메모리로서 DRAM(Dynamic Fandom Access Memory)을 사용하고 있다.
이와 같이, DRAM을 사용하여 영상데이타를 소정 크기의 블록으로 포매팅하기 위한 종래의 장치가 제1도에 간략히 도시되어 있다. 종래의 블록포매팅장치는 개략적으로 영상데이타를 저장하는 DRAM메모리(12)와, DRAM메모리(12)의 가로측 번지를 지정하기 위한 로우어드레스(Row Address)를 발생하는 로우어드레스발생부(14)와, DRAM메모리(12)의 세로측 번지를 지정하기 위한 칼럼어드레스(Column Address)를 발생하는 칼럼어드레스발생부(16)를 구비한다, DRAM메머리(12)의 데이타 저장영역이 로우어드레스발생부(14) 및 칼럼어드레스발생부(16)에서 각각 발생되는 로우 및 칼럼어드레스신호에 의해 소정 크기의 데이타영역으로 구분되어 지정된다. 이에 따라 DRAM메모리(12)에 저장된 영상데이타는 데이타처리를 위한 소정크기의 블록으로 포매팅된다.
그러나. 이와 같은 종래의 영상데이타의 블록포매팅장치는 DRAM메모리를 사용하므로 데이타리프레쉬를 위한 어드레스를 발생하여야 하며, 칼럼 및 로우어드레스를 멀티플렉싱하여 제어함으로써 회로가 복잡하고 사용하기에도 어려운 점이 있었다.
또한, 영상데이타를 크기가 다른 블록단위로 포매팅할 필요가 있을 시에는 회로전체를 재설계해야 하는 번거로움이 있었다.
따라서, 본 발명의 목적은 영상데이타의 저장수단으로 DRAM대신 SRAM을 사용하여 영상데이타를 소정 크기의 블록단위로 포매팅하는 어드레스신호를 발생하기 위한 회로를 최대한 간략히 구성함과 아울러 블록의 크기를 임의로 변환가능한 블록포매팅 어드레스 발생장치를 제공함에 있다.
이와 같은 본 발명의 목적은, 디지탈 영상데이타를 압축하는 장치에서, 데이타처리를 위해 연상데이타를 소정 크기의 '라인×픽셀' 블록으로 포매팅하기 위한 장치에 있어서, 소정의 쓰기어드레스신호에 맞춰 상기 영상데이타를 저장하고, 이 저장된 영상데이타를 소정의 읽기어드레스신호에 의해 독출하는 메모리, 상기 쓰기어드레스신호 및 읽기어드레스신호중 영상데이타의 '픽셀'을 어드레싱하기 위한 픽셀어드레스신호를 발생하는 픽셀카운터, 상기 쓰기어드레스신호 및 읽기어드레스신호중 영상데이타의 '라인'을 어드레싱하기 위한 라인어드레스신호를 발생하는 라인카운터, 상기 픽셀어드레스 신호를 공급받아 이 어드레스값이 소동값이 될 때마다 상기 라인카운터에 카운팅클록을 공급하기 위한 논리회로, 및 상기 쓰기어드레스신호 또는 읽기어드레스신호를 발생할 때 상기 픽셀카운터 및 라인카운터에 적절한 카운터클록을 공급하기 위해 쓰기 또는 읽기동작에 따라 스위칭되는 스위치수단을 포함하는 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치에 의하여 달성된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
제2도는 본 발명에 의한 영상데이타의 블록포매팅어드레스 발생장치의 일 실시예를 나타내는 블록도이다. 제2도의 장치는 유효화상영역의 영상데이타를 SRAM(도시되지 않음)에 저장하고, 이 저장된 영상데이타를 소정 크기의 블록단위로 독출하기 위한 어드레스를 발생하기 위한 픽셀카우터(22, 24) 및 라인카운터(26)와, 일정갯수의 픽셀이 카운팅되면 다음 라인을 지정하기 위한 AND게이트로 이루어진다.
제2도의 실시예는 화면의 유효화상 영역이 ''8라인×720픽셀'이고, 영상데이타의 블록의 크기가 '8×8'인 경우를 나타낸다. 먼저, SRAM에 '8×720'인 유효화상영역의 영상데이트를 저장하는 경우에 대해 살펴본다. 제1스위치(SW1) 및 제2스위치(SW2)는 시스템 제어부(도시되지 않음)에서 공급되는 쓰기/읽기제어신호(CTL)에 의해 쓰기단자(W)로 각각 접속된다. 제1카운터(22)와 제2카운터(24)는 픽셀카운터로서 '720'개의 픽셀을 카운트한다. 제1카운터(22)는 모듈로 '8'인 카운터로서 클록단자로 인가되는 클록신호(CLK)에 맞춰 카운팅되는 카운팅값을 어드레스출력단자(A0, A1, A2)를 통해 출력한다. '8'까지 카운팅되면, 즉 8개의 픽셀이 카운팅되면, 제1카운터(22)는 'Q'단자를 통해 하이신호를 출력하고, 이 하이신호는 제1스위치(SW1)를 거쳐 제2카운터(24)의 클록으로 인가 된다, 제2카운터(24)는 클록단자로 하이신호가 인가될 때마다 업카운팅되는 카운터로서,어드레스출력단자(A3∼A9)를 통해 픽셀을 지정하는 10비트 어드레스신호중 상위 7비트 데이타를 출력한다. 이와 같이, 제1카운터(22) 및 제2카운터(24)에서 출력되는 10비트 어드레스신호가 '720'이 되면 앤드게이트(28)는 하이신호를 출력한다. 이때, 앤드게이트(28)는 10개의 입력단자로 '720'에 해당하는 10비트 2진 데이타가 입력되면 하이신호가 출력되도록 세팅된다. 엔드게이트(28)에서 출력도는 하이신호는 제2스위치(SW2)를 거쳐 라인카운터(26)에 클록으로 인가된다. 라인카운터(26)는 클럭단자로 하이신호가 인가될 때마다 업카운팅되는 카운터로서, 어드레스출력단자(A10∼A12)를 통해 라인을 지정하는 3비트 어드레스데이타를 출력한다. 이 3비트 데이타와 제1카운터(22) 및 제2카운터(24)에서 출럭되는 10비트 데이타가 합하여서 SRAM을 액세스하는 13비트어드레스데이타가 된다. 라인카운터(26)는 모듈로 '8'인 카운터로서 전술한 유효화상영역의 영상데이타의 8라인을 순차적으로 지정한다. 이와 같이, 픽셀카운터에 해당하는 제1카운터(22) 및 제2카운터(24)에 의해 720개의 픽셀이 어드레싱되면 라인카운터인 라인카운터(26) 증가하여 라인이 어드레싱되는 일련의 과정이 반복되므로서, '8라인×720픽셀'인 유효화상영역의 영상데이타가 메모리에 저장된다.
다음에는 SRAM에 저장된 '8라인×720픽셀'의 영상데이타를 '8라인×8픽셀'의 블록으로 포매팅하기 위한 포매팅어드레스를 발생하는 과정을 설명한다. 제1스위치(SW1) 및 제2스위치(SW2)는 ,쓰기/읽기제어신호(CTL)에 의해 읽기단자(R)로 각각 접속된다. 제1카운터(22)는 8개의 픽셀을 카운팅한 다음 'Q'단자를 통해 하이신호를 출력한다. 이 하이신호는 제2스위치(SW2)를 거쳐 라인카운터(26)에 클록으로 인가된다. 라인카운터(26)는 전술한 바와 마찬가지로 하이신호가 입력될 때마다 업카운팅되는 모듈로 '8'인 카운터로서 메모리에 저장된 영상데이타의 라인을 차례로 어드레싱한다. 이와 같이, 제1카운터(22)의 카운팅값이 '8'이 될 때마다 라인카운터(26)의 카운팅값이 증가하는 과정이 반복되어 라인카운터(26)의 카운팅값이 '8'이되면, 즉 '8×8'의 블록이 어드레싱되면, 라인카운터(26)는 'Q'단자를 통해 하이신호를 출력한다. 그러면, 이 하이신호는 제1스위치(SW1)를 거쳐 제2카운터(24)에 클록으로 인가되고, 제2카운터(24)는 이 클록신호가 입력될 때마다 증가하게 된다. 제2카운터(24)의 출력어드레스신호가 '1' 증가하면, 다음 '8×8' 블록이 어드레싱되기 시작한다. 이와 같이, 제1카운터(22)에 의해 8개의 픽셀이 어드레싱되고, 라인카운터(26)에 의해 8개의 라인이 어드레싱되며, 제2카운터(24)에 의해 각 블록이 수차적으로 지정되는 일련의 과정이 반복적으로 수행되므로서, 메모리에 저장된 영상데이타는 '8라인×8픽셀' 의 블록들로 포매팅된다.
제2도의 실시예에서는 SRAM에 '8라인×720필셀'인 유효화상영역의 영상데이타를 저장하고, 이 영상데이타를 '8라인×8픽셀'의 블록들로 포매팅하는 포매팅어드레스를 발생하는 장치에 대해 설명하였으나, 본 발명에 의한 블록포매팅어드레스 발생장치는 임의의 크기를 갖는 유효화상영역의 영상데이타를 SRAM에 저장하는 메모리 어드레싱이 가능할 뿐만아니라 이와 같이 저장된 영상데이타를 임의의 크기의 블록들로 포매팅하는 포매팅어드레스를 발생할 수 있다. 예를 들면, 제1카운터(22) 및 라인카운터(26)로 모듈로-16 카운터를 사용하여 각 카운터의 출력어드레스를 4비트 데이타로 하면, 영상데이타를 '16×16'의 블록들로 포매팅할 수 있다.
상술한 바와 같이, 본 발명에 의한 영상데이타의 블록포매팅어드레스 발생장치는 소정 갯수의 픽셀을 반복적으로 카운팅하는 픽셀카운터와, 소정 개수의 라인을 반복적으로 카운팅하는 라인카운터를 구비하여, 소정 크기의 유효화상영역의 영상데이타를 SRAM에 저장하고, 이 저장된 영상데이타를 소정 크기의 블록단위로 포매팅하기 위한 어드레스신호를 발생함으로써, 종래의 영상데이타의 블록포매팅어드레스 발생장치보다 간단하게 회로를 구현할 수 있다.
Claims (6)
- 디지탈 영상데이타를 압축하는 장치에서, 데이타처리를 위해 영상데이타를 소정 크기의 '라인×픽셀' 블록으로 포매팅하기 위한 장치에 있어서, 소정의 쓰기어드레스신호에 맞춰 상기 영상데이타를 저장하고, 이 저장된 영상데이타를 소정의 읽기어드레스신호에 의해 독출하는 메모리; 상기 쓰기어드레스신호 및 읽기어드레스신호등 영상데이타의 '픽셀'을 어드레싱하기 위한 픽셀어드레스신호를 발생하는 픽셀카운터; 상기 쓰기어드레스신호 및 읽기어드레스신호중 영상데이타의 '라인'을 어드레싱하기 위한 라인어드레스신호를 발생하는 라인카운터; 상기 픽셀어드레스신호를 공급받아 이 어드레스값이 소정 값이 될 때마다 상기 라인카운터레 카운팅클록을 공급하기 위한 논리회로; 및 상기 쓰기어드레스신호 또는 읽기어드레스신호를 발생할 때 상기 픽셀카운터 및 라인카운터에 적절한 카운터 클록을 공급하기 위해 쓰기 또는 읽기동작에 따라 스위칭되는 스위치수단을 포함하는 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치.
- 제1항에 있어서, 상기 메모리는 SRAM(Static Random Access Memory)인 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치.
- 제1항에 있어서, 상기 픽셀카운터는 소정의 클록에 맞춰 상기 블록의 '픽셀'수만큼을 반복적으로 카운팅하기 위한 제1카운터; 및 쓰기동작에서는 상기 제1카운터에서 출력되는 어드레스데이타의 최상위 비트데이타를 클록으로 공급받고, 읽기동작에서는 상기라인카운터에서 출력되는 어드레스데이터의 최상위 비트데이타를 클록으로 공급받아 상기 영상데이타의 한 라인에 대한 전체 '픽셀'수만큼을 반복적으로 카운팅하기 위한 제2카운터를 포함하는 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치.
- 제1항 또는 제3항에 있어서, 상기 라인카운터는 쓰기동작에서는 상기 논리회로의 출력신호를 클록으로 공급받고, 읽기동작에서는 상기 제1카운터에서 출력되는 어드레스데이타의 최상위 비트데이타를 클록으로 공급받아 상기 영상데이타의 '라인'수만큼을 반복적으로 카운팅하는 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치.
- 제1항에 있어서, 상기 논리회로는 쓰기동작에서 상기 픽셀카운터에서 공급되는 어드레스데이타의 값이 상기 영상데이타의 한 라인의 전체 '픽셀'수와 일치할 때 상기 라인카운터로 카운팅클록을 인가하도록 세팅된 논리곱회로인 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치.
- 제1항 또는 제3항에 있어서, 상기 스위칭수단은 일측단자는 상기 제2카운터의 클록단자에 연결되고, 타측의 제1단자는 상기 제1카운터의 어드레스출력단자중 최상위 비트 출력단자에 연결되고, 타측의 제2단자는 상기 라인카운터의 어드레스 출력단자중 최상위 비트 출력단자에 연결되어, 소정의 쓰기/읽기제어신호에 의해 쓰기동작시 상기 일측단자는 상기 타측의 제1단자와 접속되고, 읽기동작시 상기 일측단자는 상기 타측의 제2단자와 접속되는 제1스위치; 및 일측단자는 상기 라인카운터의 클록단자에 연결되고, 타측의 제1단자는 상기 논리회로의 출력단자에 연결되고, 타측의 제2단자는 상기 제1카운터의 어드레스출럭단자중 최상위 비트 출력단자에 연결되어, 소정의 쓰기/읽기제어신호에 의해 쓰시동작시 상기 일측단자는 상기 타측의 제1단자와 접속되고, 읽기동작시 상기 일측단자는 상기 타측의 제2단자와 접속되는 제1스위치를 포함하는 것을 특징으로 하는 영상데이타의 블록포매팅어드레스 발생장치.
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| KR1019920015115A KR0157448B1 (ko) | 1992-08-22 | 1992-08-22 | 영상데이타의 블록포매팅어드레스 발생장치 |
Publications (2)
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| KR940004433A KR940004433A (ko) | 1994-03-15 |
| KR0157448B1 true KR0157448B1 (ko) | 1998-11-16 |
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Family Applications (1)
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| KR1019920015115A KR0157448B1 (ko) | 1992-08-22 | 1992-08-22 | 영상데이타의 블록포매팅어드레스 발생장치 |
Country Status (1)
| Country | Link |
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| KR (1) | KR0157448B1 (ko) |
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1992
- 1992-08-22 KR KR1019920015115A patent/KR0157448B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR940004433A (ko) | 1994-03-15 |
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