JP2684368B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、画像メモリとして用いられるデュアル・ポート・メ
モリ等に利用して有効な技術に関するものである。 〔従来の技術〕 ランダム・アクセス・ポートとシリアル・アクセル・
ポートをあわせ持ち、例えば、文字あるいは図形等をCR
T（陰極線管）ディスプレイに表示するための画像メモ
リ（画像用フレームバッファメモリ）として用いられる
デュアル・ポート・メモリがある。このデュアル・ポー
ト・メモリのランダム・アクセス・ポート及びシリアル
・アクセス・ポートには、例えば４ビット単位で記憶デ
ータを入出力するために、同数のデータ入出力端子及び
入出力回路がそれぞれ設けられる。 このようなデュアル・ポート・メモリについては、例
えば、日経マグロウヒル社発行の1986年３月24日付『日
経エレクトロニクス』243頁〜264頁に記載されている。 〔発明が解決しようとする問題点〕 第４図には、上記に記載されるような従来のデュアル
・ポート・メモリによって構成される画像メモリVRAMの
メモリ構成図の一例が示されている。同図において、デ
ュアル・ポート・メモリRAM1〜RAM8は、それぞれ１メガ
ビットの記憶容量を持つように設計され、例えば256キ
ロワード×４ビットのワード構成とされる。画像メモリ
VRAMは、例えば32ビットのデータバスを介してビットマ
ッププロセッサBMPに接続される。したがって、画像メ
モリVRAMは、８個のデュアル・ポート・メモリRAM1〜RA
M8によって構成される。ビットマッププロセッサBMPに
よる画像データの入出力動作は、各デュアル・ポート・
メモリのランダム・アクセル・ポートを介してパラレル
に行われる。画像メモリVRAMに格納された画像データ
は、各デュアル・ポート・メモリのシリアル・アクセス
・ポートから図示されない外部の直並列変換用シフトレ
ジスタを介してCRTディスプレイにシリアルに出力され
る。 ところが、このような画像メモリVRAMにおいて実際に
使用されるメモリエリアは、例えば1024×1280ドットと
される高精彩のCRTディスプレイを用いた場合でも、高
だか40キロワード分のみであり、その利用効率は約15.6
％に過ぎない。また、画像メモリVRAMを構成するために
８個のデュアル・ポート・メモリが必要とされることか
ら、システムの実装効率が低下し、その低コスト化が妨
げられる。これに対処するため、デュアル・ポート・メ
モリのランダム・アクセス・ポート及びシリアル・アク
セス・ポートのデータ入出力端子数を増やすことが考え
られる。しかし、各デュアル・ポート・メモリの外部端
子数は物理的な制約を受けるため、データ入出力端子の
増設数は制限される。 一方、上記デュアル・ポート・メモリのシリアル・ア
クセス・ポートには、それぞれのビットがメモリアレイ
の各データ線に対応されるデータレジスタが設けられ、
またこのデータレジスタの各ビットを共通データ線及び
シリアル入出力回路に選択的に接続するためのデータセ
レクタが設けられる。データセレクタを構成する各スイ
ッチMOSFETには、シフトレジスタを基本構成とするポイ
ンタからデータレジスタ選択信号が順次択一的に供給さ
れる。デュアル・ポート・メモリには、記憶データのシ
リアル入出力動作を同期化するためのシリアルクロック
信号SCが供給され、このシリアルクロック信号SCによっ
て上記ポインタのシフト動作が制御される。 例えば、デュアル・ポート・メモリがシリアル読み出
し動作モードとされる場合、第５図に示されるように、
選択されたワード線に結合される複数のメモリセルの記
憶データは、データ転送制御信号▲▼／▲▼が
ロウレベルからハイレジスタに変化されタイミング信号
φtrが一時的にハイレベルとされることによってデータ
レジスタにパラレルに転送される。したがって、各デュ
アル・ポート・メモリには、選択されたワード線に結合
されるメモリセルのうち最終カラムアドレスceに対応す
るメモリセルの読み出しデータ（r1・ce）が出力された
時点で、ロウレベルからハイレベルに変化されなくては
ならない。また、このとき、シリアルクロック信号SCに
対して所定のセットアップ時間ts及びホールド時間t_Hが
確保されなくてはならない。CRTディスプレイのデータ
レートが高速化されシリアルクロック信号SCの周期が短
縮されるに従って、上記データ転送制御信号▲▼／
▲▼のタイミング条件を満足することが困難となっ
てきた。 この発明の目的は、メモリエリアの利用効率の向上と
データ転送時におけるタイミング条件の緩和を図ったデ
ュアル・ポート・メモリ等の半導体記憶装置を提供する
ことにある。この発明の他の目的は、低コスト化を図っ
た画像処理システム等を提供することにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される実施例のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。すなわ
ち、デュアル・ポート・メモリのシリアル・アクセス・
ポートのデータ入出力端子数をランダム・アクセス・ポ
ートのデータ入出力端子数の２のべき乗分の一とし、シ
リアル・アクセス・ポートの各データ入出力端子に対応
してそれぞれ対応する複数の共通データ線を介して入出
力される記憶データを保持するためのシフトレジスタを
設けるものである。 〔作用〕 上記手段によれば、シリアル・アクセス・ポートのデ
ータ入出力端子を増設することなくランダム・アクセス
・ポートのデータ入出力端子を増設することができ、シ
ステムの実装効率を向上してシステムの低コスト化を図
ることができるとともに、データ転送時におけるタイミ
ング条件を緩和し、システムのデータレートを高速化す
ることができる。 〔実施例〕 第１図には、この発明が適用されたデュアル・ポート
・メモリの一実施例のブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。 この実施例のデュアル・ポート・メモリには、特に制
限されないが、４個のメモリアレイM-ARY1〜M-ARY4が設
けられ、これらのメモリアレイをはさんでランダム・ア
クセル・ポートとシリアル・アクセル・ポートが設けら
れる。このうち、ランダム・アクセル・ポートには16個
のデータ入出力端子IO1〜IO16が設けられ、またこれら
のデータ入出力端子に対応して16組の相補共通データ線
CD1〜CD16（ここで、例えば非反転信号線CD1と反転信号
線▲▼をあわせて相補共通データ線CD1のように
表す。以下同じ）が設けられる。相補共通データCD1〜C
D16は、それぞれ４組ずつ群分割され、対応するカラム
スイッチCSW1〜CSW4を介して対応するメモリアレイM-AR
Y1〜M-ARY4にそれぞれ結合される。 一方、この実施例のデュアル・ポート・メモリのシリ
アル・アクセス・ポートには、特に制限されないが、４
個のデータ入出力端子SIO1〜SIO4が設けられ、上記相補
共通データ線CD1〜CD16に対応する形で16組のシリアル
入出力用相補共通データ線CDS1〜CDS16が設けられる。
これらのシリアル入出力用相補共通データ線CDS1〜CDS1
6は、同様にそれぞれ４組ずつ群分割され、上記データ
入出力端子SIO1〜SIO4に対応付けられるとともに、デー
タセレクタDSL1〜DSL4及びデータレジスタDR1〜DR4を介
して対応するメモリアレイM-ARY1〜M-ARY4に結合され
る。 この実施例のデュアル・ポート・メモリには、外部の
メモリ制御装置から、第１のシリアルクロック信号SE及
び第２のシリアルクロック信号SCが供給される。このう
ち、シリアルクロック信号SEの周波数は、シリアルクロ
ック信号SCの周波数の1/4とされる。シリアル・アクセ
ス・ポートのシリアル入出力回路SIOには、各データ入
出力端子SIO1〜SIO4に対応して４ビットのシフトレジス
タが設けられる。これらのシフトレジスタは、シリアル
クロック信号SCに従って外部に設けられるメモリ制御装
置との間で記憶データをシリアルに入出力するととも
に、シリアルクロック信号SEに従って対応する４組のシ
リアル入出力用相補共通データ線CDS1〜CDS4ないしCDS1
3〜CDS16との間で記憶データをパラレルに入出力する。
つまり、シリアル入出力回路SIOに設けられる４組のシ
フトレジスタは、入出力端子SIO1〜SIO4と対応するシリ
アル入出力用相補共通データ線CDS1〜CDS4ないしCDS13
〜CDS16との間で入出力される記憶データの直並列変換
を行う機能を持つ。 これらのことから、この実施例のデュアル・ポート・
メモリは、単独で又は２個組み合わされることによっ
て、16ビット又は32ビットとされるデータバスに適合す
ることができるため、画像メモリVRAM等のメモリエリア
の利用効率を向上できるとともに、このような画像メモ
リVRAM等を含むシステムの実装効率を向上し、低コスト
化を実現できる。また、シリアル入出力回路SIOに４組
のシフトレジスタが設けられることによって、シリアル
クロック信号SEの１周期間すなわちシリアルクロック信
号SCの４周期間の任意のタイミングでデータ転送を実行
すればよい。このため、データ転送時におけるタイミン
グ条件が緩和され、システムのデータレートを高速化で
きるものである。 この実施例のデュアル・ポート・メモリのランダム・
アクセル・ポートには、特に制限されないが、上記４組
のメモリアレイM-ARY1〜M-ARY4に対応してセンスアンプ
SA1〜SA4及びカラムスイッチCSW1〜CSW4が設けられる。
また、メモリアレイM-ARY1〜M-ARY4に共通に、ランダム
・アクセス・ポート用カラムアドレスデコーダRCD及び
ロウアドレスデコーダRDが設けられる。これらのアドレ
スデコーダは、半導体基板上のメモリアレイの配置に応
じて、複数個設けられることもある。第１図には、メモ
リアレイM-ARY1とこれに対応する周辺回路が例示的に示
されている。 第１図において、メモリアレイM-ARY1は、同図の垂直
方向に配置されるｍ＋１本のワード線と同図の水平方向
に配置されるｎ＋１組の相補データ線及びこれらのワー
ド線と相補データ線の交点に配置される（ｍ＋１）×
（ｎ＋１）個のダイナミック型メモリセルにより構成さ
れる。 それぞれのメモリセルは、特に制限されないが、情報
蓄積用キャパシタとＮチャンネル型のアドレス選択用MO
SFETにより構成される。メモリアレイM-ARY1の同一の行
に配置されるｎ＋１個のメモリセルのアドレス選択用MO
SFETのゲートは、対応するワード線に共通結合される。
また、メモリアレイM-ARY1の同一の列に配置されるｍ＋
１個のメモリセルのアドレス選択用MOSFETのドレイン
は、メモリセルの入出力ノードとして、対応する相補デ
ータ線に所定の規則性をもって交互に結合される。 メモリアレイM-ARY1を構成する各ワード線は、ロウア
ドレスデコーダRDに結合され、そのうちＸアドレス信号
AX0〜AXiによって指定される一本のワード線が択一的に
選択状態とされる。 ロウアドレスデコーダRDは、ロウアドレスバッファRA
DBから供給される相補内部アドレス信号ax0〜axi（ここ
で、例えば非反転内部アドレスax0と反転内部アドレス
信号ax0をあわせて相補内部アドレス信号ax0のように表
す。以下同じ）をデコードし、指定される一本のワード
線をハイレベルの選択状態とする。ロウアドレスデコー
ダRDによるワード線の選択動作は、タイミング制御回路
TCから供給されるワード線選択タイミング信号φｘのハ
イレベルに同期して行われる。 ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから供給されるロウアドレス信号を受け、上記相
補内部アドレス信号ax0〜axiを形成し、上記ロウアドレ
スデコーダRDに供給する。 この実施例のデュアル・ポート・メモリは、ロウアド
レスを指定するＸアドレス信号AX0〜AXiとカラムアドレ
スを指定するＹアドレス信号AY0〜AYiが同一の外部端子
A0〜Aiを介して時分割されて供給されるいわゆるアドレ
スマルチプレクス方式を採っている。つまり、外部端子
A0〜Aiには、ロウアドレスストローブ信号▲▼の
立ち下がりに同期してＸアドレス信号AX0〜AXiが供給さ
れ、カラムアドレスストローブ信号▲▼の立ち下
がりに同期してＹアドレス信号AY0〜AYiが供給される。
また、この実施例のデュアル・ポート・メモリには、メ
モリセルの記憶データを所定の周期内に読み出し・再書
き込みするための自動リフレッシュモードが設けられ、
この自動リフレッシュモードにおいてリフレッシュすべ
きワード線を順次指定するためのリフレッシュアドレス
カウンタREFCが設けられる。また、上記リフレッシュア
ドレスカウンタREFCによって形成されるリフレッシュア
ドレス信号rx0〜rxiと上記Ｘアドレス信号AX0〜AXiを選
択的にロウアドレスバッファRADBに伝達するためのアド
レスマルチプレクサAMXが設けられる。 アドレスマルチプレクサAMXは、タイミング制御回路T
Cから供給されるタイミング信号φrefがロウレベルとさ
れる通常のメモリアクセスモードにおいて、外部端子A0
〜Aiを介して供給されるＸアドレス信号AX0〜AXiを選択
し、ロウアドレス信号としてロウアドレスバッファRADB
に伝達する。また、上記タイミング信号φrefがハイレ
ベルとされる自動リフレッシュモードにおいて、リフレ
ッシュアドレスカウンタREFCから出力されるリフレッシ
ュアドレス信号rx0〜rxiを選択し、ロウアドレス信号と
してロウアドレスバッファRADBに伝達する。 前述のように、Ｘアドレス信号AX0〜AXiはロウアドレ
スストローブ信号▲▼の立ち下がりに同期して供
給される。このため、ロウアドレスバッファRADBによる
ロウアドレス信号の取り込みは、タイミング制御回路TC
においてロウアドレスストローブ信号▲▼の立ち
下がりを検出することによって形成されるタイミング信
号φarに従って行われる。 一方、メモリアレイM-ARY1を構成する相補データ線
は、特に制限されないが、４組ずつ群分割される。これ
らの相補データ線は、その一方において、カラムスイッ
チCSW1の対応するスイッチMOSFETに結合され、各群ごと
に４組ずつが同時に選択状態とされる。 カラムスイッチCSW1は、ｎ＋１対のスイッチMOSFETに
よって構成される。これらのスイッチMOSFETの一方の端
子はそれぞれ対応する相補データ線に結合され、他方の
端子は相補共通データ線CD1〜CD4にそれぞれ共通接続さ
れる。これらのスイッチMOSFETは、上記各群に対応して
４組ずつ群分割される。各群のスイッチMOSFETのゲート
はそれぞれ共通接続され、ランダム・アクセス・ポート
用カラムアドレスデコーダRCDから対応するデコーダ線
群選択信号がそれぞれ供給される。これにより、カラム
スイッチCSW1は指定された４組の相補データ線と共通相
補データ線CD1〜CD4とを選択的に接続する。 ランダム・アクセル・ポート用カラムアドレスデコー
ダRCDには、カラムアドレスバッファCADBから相補内部
アドレス信号ay0〜ayiが供給され、タイミング制御回路
TCからタイミング信号φyrが供給される。このタイミン
グ信号φyrは、通常ロウレベルとされ、デュアル・ポー
ト・メモリが選択状態とされデータ線の選択動作を開始
しうる時点でハイレベルとされる。ランダム・アクセル
・ポート用カラムアドレスデコーダRCDは、カラムアド
レスバッファCADBから供給される相補内部アドレス信号
ay0〜ayiをデコードし、上記タイミング信号φyrに従っ
て対応する上記データ線群選択信号を択一的にハイレベ
ルとする。 カラムアドレスバッファCADBには、タイミング制御回
路TCからタイミング信号φacが供給される。このタイミ
ング信号φacは、カラムアドレスストローブ信号▲
▼がハイレベルからロウレベルに変化されるとき一時
的にハイレベルとされる。カラムアドレスバッファCADB
は、タイミング信号φacに従って外部端子A0〜Aiを介し
て供給されるＹアドレス信号AY0〜AYiを取り込み、保持
する。また、これらのＹアドレス信号AY0〜AYiをもとに
上記相補内部アドレス信号ay0〜ayiを形成し、上記ラン
ダム・アクセス・ポート用カラムアドレスデコーダRCD
に供給する。 メモリアレイM-ARY1を構成する相補データ線は、その
他方において、センスアンプSA1の対応する単位増幅回
路に結合され、さらにシリアル・アクセス・ポートに設
けられるデータレジスタDR1の対応する単位回路に結合
される。 センスアンプSA1の各単位増幅回路は、特に制限され
ないが、交差接続される二組のCMOSインバータ回路から
なるラッチをその基本構成とする。これらの単位増幅回
路は、タイミング制御回路TCから供給されるタイミング
信号φpaに従って一斉に動作状態とされる。この動作状
態において、各単位増幅回路は、それぞれ対応する相補
データ線に出力されるメモリセルの微小読み出し信号を
増幅し、ハイレベル／ロウレベルの２値読み出し信号と
する。 相補共通データ線CD1〜CD4は、ランダム入出力回路RI
Oに結合される。このランダム入出力回路RIOには、メモ
リアレイM-ARY2〜M-ARY4に対応して設けられる相補共通
データ線CD5〜CD8ないしCD13〜CD16が同様に結合され
る。 ランダム入出力回路RIOは、相補共通データ線CD1〜CD
16に対応して設けられるライトアンプ及びリードアンプ
を含み、またこれらのライトアンプ及びリードアンプに
対応して設けられる入力バッファ及び出力バッファを含
む。このうち、ライトアンプにはタイミング制御回路TC
からタイミング信号φrwが供給され、出力バッファには
タイミング信号φrrが供給される。 ランダム入出力回路RIOのライトアンプは、デュアル
・ポート・メモリの書き込み動作モードにおいて、タイ
ミング信号φrwに従って選択的に動作状態とされる。こ
の動作状態において、ライトアンプは、対応する入出力
端子IO1〜IO16から入力バッファを介して供給される書
き込みデータを相補書き込み信号とし、対応する相補共
通データ線CD1〜CD16に伝達する。同様に、ランダム入
出力回路RIOの出力バッファは、デュアル・ポート・メ
モリの読み出し動作モードにおいて、タイミング信号φ
rrに従って選択的に動作状態とされる。この動作状態に
おいて、出力バッファは、対応する相補共通データ線CD
1〜CD16からリードアンプを介して出力される読み出し
データを、対応する入出力端子IO1〜IO16を介して外部
に送出する。 ランダム入出力回路RIOは、特に制限されないが、さ
らにラスタ演算等を行うための各種演算機能を持つ演算
論理回路とこの演算論理回路の演算モードを設定するた
めの機能制御回路を含む。しかし、これらの回路は、こ
の発明と直接関連しないので、その構成と動作の説明を
割愛する。 一方、この実施例のデュアル・ポート・メモリのシリ
アル・アクセス・ポートは、上記４組のメモリアレイM-
ARY1〜M-ARY4に対応して設けられるデータレジスタDR1
〜DR4とデータセレクタDSL1〜DSL4及びこれらのデータ
レジスタとデータセレクタに共通に設けられるポインタ
PNT,シリアル・アクセス・ポート用カラムアドレスデコ
ーダSCD及びシリアル入出力回路SIOを含む。なお、ポイ
ンタPNT及びシリアル・アクセス・ポート用カラムアド
レスデコーダSCDは、半導体基板上におけるメモリアレ
イの配置の関係で複数個設けられることもある。第１図
には、メモリアレイM-ARY1に対応するデータレジスタDR
1及びデータセレクタDSL1が例示的に示されている。 第１図において、データレジスタDR1は、メモリアレ
イM-ARY1の各相補データ線に対応して設けられるｎ＋１
個のラッチを含む。これらのラッチの入出力ノードと対
応する相補データ線との間には、データ転送用のｎ＋１
対のスイッチMOSFETがそれぞれ設けられる。これらのス
イッチMOSFETのゲートは、すべて共通接続され、タイミ
ング制御回路TCからデータ転送用のタイミング信号φtr
が供給される。このタイミング信号φtrは、通常ロウレ
ベルとされ、デュアル・ポート・メモリが書き込みデー
タ転送サイクルで選択状態とされワード線の選択動作が
終了した時点又はデュアル・ポート・メモリが読み出し
データ転送サイクルで選択状態とされ選択されたワード
線に結合されるメモリセルの２値読み出し信号が対応す
る相補データ線において確立される時点で一時的にハイ
レベルとされる。データレジスタDR1のデータ転送用ス
イッチMOSFETは、タイミング信号φtrが一時的にハイレ
ベルとされることによって、一斉にオン状態とされる。
これにより、選択されたワード線に結合される複数のメ
モリセルとデータレジスタDR1との間で、記憶データの
パラレル転送が行われる。 データレジスタDR1を構成する各ラッチの入出力ノー
ドは、さらにデータセレクタDSL1の対応するスイッチMO
SFETを介して、対応するシリアル入出力用相補共通デー
タ線CDS1〜CDS4に選択的に接続される。 データセレクタDSL1は、上述のカラムスイッチCSW1と
同様に、ｎ＋１対のスイッチMOSFETによって構成され
る。これらのスイッチMOSFETは、上記データ群に対応し
て４組ずつ群分割される。データセレクタDSL1のスイッ
チMOSFETは、その一方が上記データレジスタDR1の対応
するビットにそれぞれ結合され、その他方は対応するシ
リアル入出力用相補共通データ線CDS1〜CDS4にそれぞれ
共通接続される。各群の４組のスイッチMOSFETのゲート
はそれぞれ共通接続され、ポインタPNTから対応する群
選択信号が供給される。 ポインタPNTは、相補データ線及びデータセレクタDSL
1のスイッチMOSFETが分割されてなる各データ線群にそ
れぞれ対応して設けられる（ｎ＋１）/4ビットのシフト
レジスタ及びアドレスラッチを含む。 ポインタPNTのシフトレジスタの最終ビットの出力信
号sbは、その先頭ビットの入力端子に供給される。ポイ
ンタPNTのシフトレジスタには、タイミング制御回路TC
からシフトクロック用のタイミング信号φseが供給され
る。このタイミング信号φseは、外部から供給される第
１のシリアルクロック信号SEに従って形成される。ポイ
ンタPNTのシフトレジスタは、上記タイミング信号φse
に従ってループ状のシフト動作を行い、上記群選択信号
を順次形成する。これらの群選択信号は、データセレク
タDSL1の対応する群の４組のスイッチMOSFETの共通接続
されたゲートにそれぞれ供給される。 ポインタPNTのシフトレジスタの各ビットは、さらに
対応するスイッチMOSFETを介してアドレスラッチの対応
するビットにそれぞれ結合される。これらのスイッチMO
SFETのゲートはすべて共通接続され、タイミング制御回
路TCからタイミング信号φpsが供給される。このタイミ
ング信号φpsは、デュアル・ポート・メモリが読み出し
データ転送サイクル又は書き込みデータ転送サイクルで
選択状態とされ、シリアル・アクセス・ポート用のカラ
ムアドレスデコーダSCDによるカラムアドレスのデコー
ド動作が終了し、さらにデータ転送制御信号▲▼／
▲▼がロウレベルからハイレベルに戻された時点で
一時的にハイレベルとされる。ポインタPNTのこれらの
スイッチMOSFETは、タイミング信号φpsが一時的にハイ
レベルとされることで一斉にオン状態とされる。これに
より、ポインタPNTのアドレスラッチに保持される論理
“1"の選択信号が、シフトレジスタの対応するビットに
シフト信号としてセットされる。 ポインタPNTのアドレスラッチの各ビットの入出力ノ
ードは、さらにシリアル・アクセス・ポート用カラムア
ドレスデコーダSCDの対応するスイッチMOSFETを介し
て、シリアル・アクセス・ポート用カラムアドレスデコ
ーダSCDのデコーダの対応する出力端子にそれぞれ接続
される。これらのスイッチMOSFETのゲートはすべて共通
接続され、タイミング制御回路TCからタイミング信号φ
ysが供給される。このタイミング信号φysは、デュアル
・ポート・メモリが読み出しデータ転送サイクル又は書
き込みデータ転送サイクルで選択状態とされ、シリアル
・アクセス・ポート用カラムアドレスデコーダSCDによ
るカラムアドレスのデコード動作が終了した時点で一時
的にハイレベルとされる。 シリアル・アクセス・ポート用カラムアドレスデコー
ダSCDのスイッチMOSFETは、タイミング信号φysがハイ
レベルとされることによって、一斉にオン状態とされ
る。これにより、ポインタPNTのアドレスラッチのＹア
ドレス信号AY0〜AYiによって指定される先頭データ線群
対応するビットに、上記論理“1"の選択信号が択一的に
入力される。 シリアル・アクセス・ポート用カラムアドレスデコー
ダSCDには、カラムアドレスバッファCADBから、相補内
部アドレス信号ay0〜ayiが供給される。シリアル・アク
セス・ポート用カラムアドレスデコーダSCDは、これら
の相補内部アドレス信号ay0〜ayiをデコードし、Ｙアド
レス信号AY0〜AYiによって指定される１組のデータ線群
に対応する出力信号を択一的にハイレベルとする。 このハイレベルの出力信号は、上述のように、タイミ
ング信号φysが一時的にハイレベルとされることによっ
てポインタPNTのアドレスラッチの対応するビットに取
り込まれ、またタイミング信号φpsが一時的にハイレベ
ルとされることによってポインタPNTの対応するビット
に論理“1"のシフト信号としてセットされる。ポインタ
PNTのシフトレジスタにセットされたシフト信号は、特
に制限されないが、上記タイミング信号φseの立ち上が
りエッジに同期してポインタPNT内をループ状にシフト
される。 つまり、デュアル・ポート・メモリのシリアル・アク
セル・ポートのシリアル入出力動作モードにおいては、
最初に選択すべきデータ線群が相補内部アドレス信号ay
0〜ayi（Ｙアドレス信号AY0〜AYi）によって指定され
る。これらの相補内部アドレス信号ay0〜ayiはシリアル
・アクセス・ポート用カラムアドレスデコーダSCDによ
ってデコードされ、その結果はタイミング信号φysに従
ってポインタPNTのアドレスラッチの対応するビットに
論理“1"の選択信号として入力される。この選択信号
は、タイミング信号φpsが一時的にハイレベルとされる
ことで、さらにポインタPNTのシフトレジスタの対応す
るビットに入力され、シフト信号とされる。 記憶データのシリアル入出力動作が開始されると、ポ
インタPNTのシフトレジスタにはシフトクロック用のタ
イミング信号φseが供給される。ポインタPNTの指定さ
れたビットにセットされた論理“1"のシフト信号はこの
タイミング信号φseの立ち上がりエッジに同期してポイ
ンタPNT内をループ状にシフトされ、上記群選択信号が
順次形成される。これにより、データセレクタDSL1のス
イッチMOSFETが４組ずつ順次オン状態とされ、データレ
ジスタDR1の各ビットが先頭データ線群に対応する４ビ
ットから順に対応するシリアル入出力用相補共通データ
線CDS1〜CDS4に４ビットずつ接続される。シリアル入出
力用相補共通データ線CDS1〜CDS4を介して伝達される記
憶データは、上記タイミング信号φseに従ってデータレ
ジスタDR1又はシリアル入出力回路SIOの対応するシフト
レジスタに取り込まれる。 シリアル入出力用相補共通データ線CDS1〜CDS4は、シ
リアル入出力回路SIOに結合される。このシリアル入出
力回路SIOには、メモリアレイM-ARY2〜M-ARY4に対応し
て設けられるシリアル入出力用相補共通データ線CDS5〜
CDS8ないしCDS13〜CDS16が同様に結合される。 シリアル入出力回路SIOは、シリアル入出力用相補共
通データ線CDS1〜CDS16に対応して設けられる16組のメ
インアンプ及びライトアンプと、シリアル入出力端子SI
O1〜SIO4に対応して設けられる４組のデータ入力バッフ
ァ及びデータ出力バッファを含む。また、これらのメイ
ンアンプとデータ出力バッファ及びライトアンプとデー
タ入力バッファとの間には、４ビットからなるシフトレ
ジスタがそれぞれ設けられる。これらのシフトレジスタ
には、タイミング制御回路TCから上記タイミング信号φ
seが供給されるとともに、タイミング信号φscが供給さ
れる。また、シリアル入出力回路SIOのデータ出力バッ
ファ及びデータ入力バッファには、タイミング制御回路
TCからタイミング信号φrs及びφwsがそれぞれ共通に供
給される。このうち、タイミング信号φscは、外部から
供給される第２のシリアルクロック信号SCに従って形成
される。また、タイミング信号φrs及びφwsは、通常ロ
ウレベルとされ、デュアル・ポート・メモリがシリアル
出力モード又はシリアル入力モードとされるとき、それ
ぞれ選択的にハイレベルとされる。 シリアル入出力回路SIOのデータ入力バッファは、デ
ュアル・ポート・メモリのシリアル入力モードにおい
て、タイミング信号φwsがハイレベルとされることによ
って選択的に動作状態とされる。この選択状態におい
て、データ入力バッファは、対応するシリアル入出力端
子SIO1〜SIO4を介して供給される書き込みデータを取り
込み、シリアル入出力回路SIOの対応するシフトレジス
タに伝達する。このとき、シリアル入出力回路SIOのシ
フトレジスタは、タイミング制御回路TCから供給される
上記タイミング信号φscに従ってこれらの書き込みデー
タを順次取り込み、保持する。これらのシフトレジスタ
に保持された書き込みデータは、タイミング信号φseに
従って、さらに対応するデータレジスタDR1〜DR4の対応
する群の４ビットのラッチにそれぞれ取り込まれる。 一方、デュアル・ポート・メモリがシリアル出力モー
ドとされるとき、シリアル入出力用相補共通データ線CD
S1〜CDS16から対応するメインアンプを介して出力され
る読み出しデータは、タイミング信号φseに従ってシリ
アル入出力回路SIOの対応するシフトレジスタに取り込
まれ、保持される。これらの読み出しデータは、タイミ
ング信号φscに従って順次対応するデータ出力バッファ
に伝達される。シリアル入出力回路SIOのデータ入力バ
ッファは、タイミング信号φrsがハイレベルとされるこ
とによって選択的に動作状態とされる。この動作状態に
おいて、シリアル入出力回路SIOのデータ出力バッファ
は、対応するシフトレジスタから出力される読み出しデ
ータを、対応するシリアル入出力端子SIO1〜SIO4を介し
て外部に送出する。 タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼，データ転送制御信号▲▼／▲
▼及びシリアル出力制御信号▲▼をもとに上記各
種のタイミング信号を形成し、各回路に供給する。ま
た、タイミング制御回路TCは、外部から供給される第１
のシリアルクロック信号SEをもとにタイミング信号φse
を形成し、ポインタPNT及びシリアル入出力回路SIOに供
給するとともに、第２のシリアルクロック信号SCをもと
にタイミング信号φscを形成し、シリアル入出力回路SI
Oに供給する。 リフレッシュアドレスカウンタREFCは、タイミング制
御回路TCから供給されるタイミング信号φrcに従って歩
進され、リフレッシュ動作モードにおいてリフレッシュ
すべきワード線を指定するためのリフレッシュアドレス
信号rx0〜rxiを形成する。これらのリフレッシュアドレ
ス信号rx0〜rxiは、上記アドレスマルチプレクサAMXを
介して、選択的に上記ロウアドレスバッファRADBに伝達
される。 第２図には、第１図のデュアル・ポート・メモリの読
み出しデータ転送サイクルの一実施例のタイミング図が
示されている。同図では、すでにデュアル・ポート・メ
モリのシリアル出力モードが開始され、さらに所定のタ
イミングで読み出しデータ転送サイクルが実行される場
合の動作が例示的に示されている。 第２図において、デュアル・ポート・メモリはシリア
ル出力モードとされ、すでに各メモリアレイM-ARY1〜M-
ARY4においてロウアドレスrn-1に対応するワード線が選
択状態とされている。これらのワード線に結合されるメ
モリセルの記憶データは、前回の読み出しデータ転送サ
イクルにおいて対応するデータレジスタDR1〜DR4にそれ
ぞれ取り込まれ、保持されている。各データレジスタに
保持された記憶データは、第１のシリアルクロック信号
SEすなわちタイミング信号φseの立ち上がりエッジに同
期して、各データレジスタからそれぞれ４ビットずつ合
計16ビットずつ選択され、第２図の読み出しデータda1
〜da16ないしdc1〜dc16として、対応するシリアル入出
力用相補共通データ線CDS1〜CDS16に伝達される。これ
らの読み出しデータda1〜da16ないしdc1〜dc16は、さら
に上記タイミング信号φseに従ってシリアル入出力回路
SIOの対応するシフトレジスタに取り込まれる。 シリアル入出力回路SIOでは、各メモリアレイ及び各
シリアル入出力端子に対応して設けられるシフトレジス
タが、第２のシリアルクロック信号SCすなわちタイミン
グ信号φscに従ってシフト動作を行う。これにより、各
シフトレジスタから対応するシリアル入出力端子SIO1〜
SIO4を介して、取り込まれた読み出しデータが順次シリ
アルに出力される。すなわち、例えばシリアル入出力端
子SIO1には、シリアル入出力回路SIOの対応するシフト
レジスタに新しい読み出しデータが取り込まれると同時
に、まずメモリアレイM-ARY1のシリアル相補共通データ
線CDS1に対応する読み出しデータda1,db1又はdc1が出力
される。このシフトレジスタは、タイミング信号φscの
立ち上がりエッジに同期してシフト動作を行う。このた
め、シリアル入出力端子SIO1には、タイミング信号φsc
の次の立ち上がりエッジに同期して、シリアル相補共通
データ線CDS2に対応する読み出しデータda2,db2又はdc2
が出力される。以下、タイミング信号φscの立ち上がり
エッジに同期して、シリアル相補共通データ線CDS3及び
CDS4に対応する読み出しデータda3,db3又はdc3及びda4,
db4又はdc4が順次出力される。同様に、シリアル入出力
端子SIO2〜SIO4には、メモリアレイM-ARY2〜M-ARY4に結
合されるシリアル相補共通データ線CDS5〜CDS8ないしCD
S13〜CDS16に対応する読み出しデータda5,db5又はdc5な
いしda16,db16又はdc16が順次シリアルに出力される。 デュアル・ポート・メモリは、外部から制御信号とし
て供給されるロウアドレスストローブ信号▲▼が
ハイレベルからロウレベルに変化されることによって、
読み出しデータ転送サイクルを開始する。この読み出し
データ転送サイクルは、前回の読み出しデータ転送サイ
クルによって読み出された記憶データのシリアル出力動
作が終了するタイミングを見計らって実行される。すな
わち、デュアル・ポート・メモリは、ロウアドレススト
ローブ信号▲▼の立ち下がり変化に先立ってデー
タ転送制御信号▲▼／▲▼がロウレベルとされ
た後所定の時間を置いてハイレベルに戻されることによ
って、新しく選択状態とされたワード線に結合されるメ
モリセルの記憶データをデータレジスタDR1〜DR4に転送
する。したがって、データ転送制御信号▲▼／▲
▼は、最終データ線群に対応するメモリセルの読み出
しデータ（rn-1・ce）すなわち読み出しデータdb1〜db1
6のシリアル出力動作が行われている間に、ロウレベル
からハイレベルに戻される。このため、デュアル・ポー
ト・メモリの外部に設けられるメモリ制御装置には、シ
リアルクロック信号SE又はSCを計数することによってデ
ュアル・ポート・メモリのシリアル出力動作の進行状態
を識別するためのカウンタ回路等が設けられる。 第２図において、ロウアドレスストローブ信号▲
▼の立ち下がり変化に先立って、ライトイネーブル信
号▲▼がハイレベルとされ、上記データ転送制御信
号▲▼／▲▼がロウレベルとされる。これによ
り、このメモリアクセスが読み出しデータ転送サイクル
であることが指定される。外部端子A0〜Aiには、まずＸ
アドレス信号AX0〜AXiが次のワード線のロウアドレスrn
を指定する組み合わせで供給される。 デュアル・ポート・メモリでは、ロウアドレスストロ
ーブ信号▲▼がハイレベルからロウレベルに変化
されることで、まず図示されないタイミング信号φarが
一時的にハイレベルとされ、Ｘアドレス信号AX0〜AXiが
ロウアドレスバッファRADBに取り込まれる。これらのＸ
アドレス信号AX0〜AXiは、相補内部アドレス信号ax0〜a
xiとしてロウアドレスデコーダRDに伝達される。次に、
タイミング信号φarにやや遅れて、タイミング信号φｘ
がハイレベルとされ、続いてタイミング信号φpaがハイ
レベルとされる。タイミング信号φｘがハイレベルとさ
れることで、ロウアドレスデコーダRDが動作状態とさ
れ、各メモリアレイM-ARY1〜M-ARY4ではロウアドレスrn
に対応するワード線が択一的にハイレベルの選択状態と
される。また、タイミング信号φpaがやや遅れてハイレ
ベルとされることで、センスアンプSA1〜SA4が一斉に動
作状態とされ、ロウアドレスrnに対応するワード線に結
合されるメモリセルから出力された微小読み出し信号が
増幅され、ハイレベル／ロウレベルの２値読み出し信号
とされる。 次に、カラムアドレスストローブ信号▲▼が、
ハイレベルからロウレベルに変化される。また、このカ
ラムアドレスストローブ信号▲▼の立ち下がり変
化に先立って、外部端子A0〜AiにはＹアドレス信号AY0
〜AYiが先頭データ線群csを指定する組み合わせで供給
される。 デュアル・ポート・メモリでは、カラムアドレススト
ローブ信号▲▼がハイレベルからロウレベルに変
化されることで、まず図示されないタイミング信号φac
が一時的にハイレベルとされ、やや遅れてタイミング信
号φysが一時的にハイレベルとされる。タイミング信号
φacが一時的にハイレベルとされることで、Ｙアドレス
信号AY0〜AYiがカラムアドレスバッファCADBに取り込ま
れ、さらに相補内部アドレス信号ay0〜ayiとしてシリア
ル・アクセス・ポート用カラムアドレスデコーダSCDに
伝達される。また、タイミング信号φysがやや遅れてハ
イレベルとされることで、シリアル・アクセス・ポート
用カラムアドレスデコーダSCDのデコード結果が、論理
“1"の選択信号として、ポインタPNTのアドレスラッチ
の対応するビットに入出力される。 デュアル・ポート・メモリにおいてロウアドレスrn-1
に対応するワード線の最終データ線群ceに対応するメモ
リセルの読み出しデータ（rn-1・ce）のシリアル出力動
作が行われている間を見計らって、データ転送制御信号
▲▼／▲▼がロウレベルからハイレベルに戻さ
れる。このデータ転送制御信号▲▼／▲▼の立
ち上がり変化は、第１のシリアルクロック信号SCの立ち
上がりエッジに対してセットアップ時間ts及びホールド
時間t_Hを満足するように設定される。 デュアル・ポート・メモリでは、データ転送制御信号
▲▼／▲▼がハイレベルに戻されることによっ
て、タイミング信号φpa及びφtrが一時的にハイレベル
とされる。タイミング信号φpaが一時的にハイレベルと
されることで、ポインタPNTのスイッチMOSFETが一斉に
オン状態となる。これにより、ポインタPNTのアドレス
ラッチの所定のビットに保持される論理“1"の選択信号
が、ポインタPNTのシフトレジスタの対応するビットに
シフト信号としてセットされる。このシフト信号は、シ
リアルクロック信号SEの立ち上がりエッジに同期してポ
インタPNTのシフトレジスタ内をループ状にシフトさ
れ、上述のデータ線群選択信号が順次択一的に形成され
る。一方、タイミング信号φtrが一時的にハイレベルと
されること、データレジスタDR1〜DR4のデータ転送用ス
イッチMOSFETが一斉にオン状態となる。これにより、メ
モリアレイM-ARY1〜M-ARY4において２値読み出し信号と
されたロウアドレスrnに対応するワード線に結合される
メモリセルの読み出しデータが、対応するデータレジス
タDR1〜DR4に取り込まれ、保持される。このとき、前回
の読み出しデータ転送サイクルにおいて読み出された最
終データ線群の記憶データは、すでにシリアル入出力回
路SIOの対応するシフトレジスタに取り込まれている。 以後、前述のように、データレジスタDR1〜DR4に取り
込まれた読み出しデータは、第１のシリアルクロック信
号SEの立ち上がりエッジに同期して16ビットずつ選択さ
れ、シリアル入出力回路SIOの対応するシフトレジスタ
に転送された後、第２のシリアルクロック信号SCの立ち
上がりエッジに同期して、対応するシリアル入出力端子
SIO1〜SIO4からシリアルに外部の装置に送出される。 以上のように、この実施例のデュアル・ポート・メモ
リでは、データレジスタDR1〜DR4に取り込まれ保持され
る読み出しデータが、各データレジスタから４ビットず
つ選択され、第１のシリアルクロック信号SEの立ち上が
りエッジに同期してシリアル入出力回路SIOの対応する
シフトレジスタに転送される。シリアル入出力回路SIO
のシフトレジスタに取り込まれた読み出しデータは、さ
らに第２のシリアルクロック信号SCの立ち上がりエッジ
に同期して、対応するシリアル入出力端子SIO1〜SIO4か
ら外部の装置に送出される。したがって、新しく読み出
される記憶データをデータレジスタDR1〜DR4に転送する
タイミングすなわちデータ転送制御信号▲▼／▲
▼をハイレベルに戻すタイミングは、第１のシリアル
クロック信号SEに対して所定のセットアップ時間ts及び
ホールド時間t_Hを確保すれば良い。このデータ転送制御
信号▲▼／▲▼に対するタイミング条件は、従
来のデュアル・ポート・メモリにおいて第２のシリアル
クロック信号SCに相当するシリアルクロック信号SCの立
ち上がりエッジに対して所定のセットアップ時間及びホ
ールド時間を確保しなければならなかったことと比較す
ると、約４倍の期間に拡大されたものとなる。このよう
にタイミング条件が緩和されることで、第２のシリアル
クロック信号SCの周波数をさらに高くし、システムのデ
ータレートを高速化できるものである。 第３図には、この実施例のデュアル・ポート・メモリ
を用いた画像メモリVRAMの一実施例のメモリ構成図が示
されている。 この実施例の画像メモリVRAMは、高精彩のCRTディス
プレイに接続され、その表示画面は、特に制限されない
が、1024×1280ドットとされる。また、この実施例の画
像メモリVRAMは、４プレーン構成とされ、第３図には、
その１プレーン分が例示的に示されている。 第３図において、画像メモリVRAMは、特に制限されな
いが、32ビットのデータバスを介してビットマッププロ
セッサBMPに接続される。このため、画像メモリVRAM
は、２個のデュアル・ポート・メモリRAM1及びRAM2によ
って構成される。したがって、デュアル・ポート・メモ
リRAM1のランダム・アクセル・ポートのデータ入出力端
子IO1〜IO16は、データバスの第１ビット〜第16ビット
に対応され、デュアル・ポート・メモリRAM2のランダム
・アクセル・ポートのデータ入出力端子IO1〜IO16は、
データバスの第17ビット〜第32ビットに対応される。 画像メモリVRAMでは、１プレーンの1024×1280ドット
の画素に対して、各デュアル・ポート・メモリRAM1及び
RAM2の約40キロワード分すなわち２×16×40960ビット
が対応される。つまり、第４図に示した従来のデュアル
・ポート・メモリを用いた画像メモリVRAMのメモリエリ
アの利用効率が約15.6％であったのに比較して、この実
施例の画像メモリVRAMのメモリエリアの利用効率は、6
2.5％となる。 以上のように、この実施例のデュアル・ポート・メモ
リでは、ランダム・アクセス・ポートに16個のデータ入
出力端子が設けられ、シリアル・アクセス・ポートにそ
の２の２乗分の一に相当する４個のシリアル入出力端子
が設けられる。各メモリアレイを構成する相補データ線
は４組ずつ群分割され、群ごとに同時に選択状態とされ
る。このため、シリアル・アクセス・ポートのポインタ
PNTのシフトレジスタの各ビットはこれらのデータ線群
にそれぞれ対応され、第２のシリアルクロック信号SCの
1/4の周波数とされる第１のシリアルクロック信号SEに
従ってシフトされる。また、シリアル入出力回路SIOに
は、各メモリアレイ及び各シリアル入出力端子に対応し
て４ビットのシフトレジスタが設けられ、各メモリアレ
イから同時に選択状態とされる４組のデータ線に対応す
る読み出しデータがこれらのシフトレジスタに取り込ま
れ、保持される。これらの読み出しデータは、上記第２
のシリアルクロック信号SCに従って、それぞれ対応する
シリアル入出力端子を介して送出される。したがって、
この実施例のデュアル・ポート・メモリを用いた場合、
１プレーン分の画像メモリVRAMを、16ビットのデータバ
スに対しては１個、また32ビットのデータバスに対して
は２個のデュアル・ポート・メモリによって構成するこ
とができる。これにより、画像メモリVRAMのメモリエリ
アの利用効率を向上できるとともに、システムの実装効
率を向上しその低コスト化を図ることができる。また、
シリアル入出力回路SIOに直並列変換用のシフトレジス
タが設けられることによってデータ転送時におけるタイ
ミング条件が緩和されるため、メモリ制御装置の回路を
簡略化できるとともに、システムのデータレートをさら
に高速化しその処理能力を向上できるものである。 以上の本実施例に示されるように、この発明を画像メ
モリとして用いられるデュアル・ポート・メモリに適用
した場合、次のような効果が得られる。すなわち、 （１）デュアル・ポート・メモリのシリアル・アクセス
・ポートのデータ入出力端子数をランダム・アクセス・
ポートのデータ入出力端子数の２のべき乗分の一とし、
シリアル・アクセス・ポートの各データ入出力端子に対
応してそれぞれ対応する複数の共通データ線を介して入
出力される記憶データを保持するためのシフトレジスタ
を設けることで、シリアル・アクセス・ポートのデータ
入出力端子を増設することなくランダム・アクセス・ポ
ートのデータ入出力端子を増設することができ、比較的
多ビットのデータバスに結合される画像メモリ等を少数
のデュアル・ポート・メモリによって構成できるという
効果が得られる。 （２）上記（１）項により、画像メモリのメモリエリア
の利用効率を向上できるという効果が得られる。 （３）上記（１）項により、画像メモリを含むシステム
の実装効率を向上できるとともに、デュアル・ポート・
メモリの外部に設けられる直並列変換用のシフトレジス
タのビット数を削減できるという効果が得られる。 （４）上記（１）項により、データ転送時におけるタイ
ミング条件を緩和することができ、シリアルクロック信
号の周波数を高くしてシステムのデータレートを高速化
できるという効果が得られる。 （５）上記（１）項〜（４）項により、画像メモリを含
むシステムの処理能力の向上と低コスト化を図ることが
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の実
施例では、デュアル・ポート・メモリのランダム・アク
セス・ポートに16個のデータ入出力端子を設けている
が、このデータ入出力端子数は８個又はそれ以外の数で
あってもよい。また、デュアル・ポート・メモリのシリ
アル・アクセス・ポートに設けられるシリアル入出力端
子も、例えば２個又は８個設けられるものであってもよ
い。第１図においてシリアル入出力回路SIOに設けられ
た４ビットのシフトレジスタは、例えばこれをデータセ
レクタ側に設けることによってシリアル入出力用相補共
通データ線の数を削減するものであってもよい。また、
ポインタPNT及びシリアル・アクセス・ポート用カラム
アドレスデコーダSCDからなるシリアル・アクセス・ポ
ートのカラムアドレス選択回路は、カラムアドレスを計
数するカウンタ回路とその出力信号をデコードするアド
レスデコーダによって構成されるものであってもよい。
メモリアレイM-ARY1〜M-ARY4は一つのメモリアレイのデ
ータ線を16ビットずつ同時に選択状態とすることによっ
て実現されるものであってもよい。さらに、第１図に示
されるデュアル・ポート・メモリのブロック構成及び第
２図に示される制御信号やアドレス信号等の組み合わせ
など、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である画像メモリとして
用いられるデュアル・ポート・メモリに適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、他の各種の用途に用いられるデュアル・ポート・
メモリや同様なマルチポートメモリにも適用できる。本
発明は、少なくともランダム・アクセス・ポートとシリ
アル・アクセス・ポートをあわせ持つ半導体記憶装置又
はこのような半導体記憶装置を内蔵するディジタル装置
に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。すなわち、デュアル・ポート・メモリのシリアル・
アクセス・ポートのデータ入出力端子数をランダム・ア
クセス・ポートのデータ入出力端子数の２のべき乗分の
一とし、シリアル・アクセス・ポートの各データ入出力
端子に対応してそれぞれ対応する複数の共通データ線を
介して入出力される記憶データを保持するためのシフト
レジスタを設けることで、比較的多ビットのデータバス
に結合される画像メモリ等を少数のデュアル・ポート・
メモリによって構成することができ画像メモリを含むシ
ステムの実装効率を向上できるとともに、データ転送時
におけるタイミング条件が緩和されシステムのデータレ
ートを高速化できるため、画像メモリを含むシステムの
処理能力を向上させその低コスト化を図ることができる
ものである。

【図面の簡単な説明】 第１図は、この発明が適用されたデュアル・ポート・メ
モリの一実施例を示すブロック図 第２図は、第１図のデュアル・ポート・メモリの読み出
しデータ転送サイクルの一実施例を示すタイミング図、 第３図は、第１図のデュアル・ポート・メモリを用いた
画像メモリの一実施例を示すメモリ構成図、 第４図は、従来のデュアル・ポート・メモリを用いた画
像メモリの一例を示すメモリ構成図、 第５図は、従来のデュアル・ポート・メモリの読み出し
データ転送サイクルの一例を示すタイミング図である。 M-ARY1……メモリアレイ、SA1……センスアンプ、CSW1
……カラムスイッチ、RCD……ランダム・アクセル・ポ
ート用カラムアドレスデコーダ、RD……ロウアドレスデ
コーダ、RIO……ランダム入出力回路、DR1……データレ
ジスタ、DSL1……データセレクタ、PNT……ポインタ、S
CD……シリアル・アクセル・ポート用カラムアドレスデ
コーダ、SIO……シリアル入出力回路、CADB……カラム
アドレスバッファ、RADB……ロウアドレスバッファ、AM
X……アドレスマルチプレクサ、REFC……リフレッシュ
アドレスカウンタ、TC……タイミング制御回路。BMP…
…ビットマッププロセッサ、VRAM……画像メモリ、RAM1
〜RAM8……デュアル・ポート・メモリ。

Claims (1)

1. (57)【特許請求の範囲】 １．複数からなるメモリセルが複数のワード線と複数の
   データ線との交点にマトリックス配置されてなるメモリ
   アレイと、 Ｎビットのデータを並列に入出力するためのシリアルア
   クセス用の第１の入出力端子と、 Ｘアドレス信号に従って選択されたワード線に設けられ
   た複数のメモリセルとの間でパラレルにデータ転送が行
   われるデータレジスタと、 上記データレジスタをクロック信号に同期して上記Ｎビ
   ットの単位で選択するシリアルアクセス用の第１のアド
   レス選択回路と、 上記第１の入出力端子と上記データレジスタとの間で上
   記Ｎビットの単位でシリアルにデータの書き込みと読み
   出しが可能とされるシリアル・アクセス・ポートと、 上記Ｎビットより大きく、上記Ｎビットの２のべき乗倍
   であるＭビットのデータを並列に入出力するためのラン
   ダムアクセス用の第２の入出力端子と、 上記Ｘアドレス信号に従って上記ワード線を選択し、Ｙ
   アドレス信号に従って上記複数のデータ線のうち上記Ｍ
   ビットに対応するデータ線の選択を行い、上記Ｍビット
   に対応するメモリセルを選択する第２のアドレス選択回
   路と、 上記第２の入出力端子から上記選択されたＭビットの単
   位のメモリセルに対して書き込みと読み出しが可能され
   るランダム・アクセス・ポートとを備えてなることを特
   徴とする半導体記憶装置。 ２．上記第１のアドレス選択回路は、第１のクロック信
   号に同期して上記データレジスタとＮ個のシフトレジス
   タとの間でパラレルにＭビットからなるデータを転送さ
   せる第１の選択回路と、上記シフトレジスタを第１のク
   ロック信号の２のべき乗分の１の周期を持つ第２のクロ
   ック信号によりシフト動作させる第２の選択回路からな
   り、かかるシフトレジスタのシフト動作により上記第１
   の入出力端子から上記Ｎビットの単位でのシリアルなデ
   ータの書き込みと読み出しとが行われることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。