JPS63293792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像メモリとして用いられるデュアル・ポート・メモリ
等に利用して有効な技術に関するものである。

〔従来の技術〕

ランダム・アクセス・ボートとシリアル・アクセス・ボ
ートをあわせ持ち、例えば、文字あるいは図形等をＣＲ
Ｔ　（陰極線管）ディスプレイに表示するための画像メ
モリ　（画像用フレームバッファメモリ）として用いら
れるデュアル・ボート・メモリがある。このデュアル・
ボート・メモリのランダム・アクセス・ボート及びシリ
アル・アクセス・ボートには、例えば４ピント単位で記
憶データを入出力するために、同数のデータ入出力端子
及び入出力回路がそれぞれ設けられる。

このようなデュアル・ボート・メモリについては、例え
ば、日経マグロウヒル社発行の１９８６年３月２４日付
「日経エレクトロニクス１２４３頁〜２６４頁に記載さ
れている。

〔発明が解決しようとする問題点〕

第４図には、上記に記載されるような従来のデュアル・
ボート・メモリによりて構成される画像メモリＶＲＡＭ
のメモリ構成図の一例が示されている。同図において、
デュアル・ボート・メモリＲＡＭＩ〜ＲＡＭ８は、それ
ぞれ１メガビツトの記憶容量を持つように設計され、例
えば２５６キロワード×４ビツトのワード構成とされる
０画像メモリＶＲＡＭは、例えば３２ビツトのデータバ
スを介してビットマツププロセッサＢＭＰに接線される
。したがって、画像メモリＶＲＡＭは、８個のデュアル
・ボート・メモリＲＡＭＩ〜ＲＡＭ８によって構成され
る。ビットマツププロセッサＢＭＰによる画像データの
入出力動作は、各デュアル・ボート・メモリのランダム
・アクセス・ボートを介してパラレルに行われる０画像
メモリＶＲＡＭに格納された画像データは、各デュアル
・ボート・メモリのシリアル・アクセス・ボートから図
示されない外部の直並列変換用シフトレジスタを介して
ＣＲＴディスプレイにシリアルに出力される。

ところが、このような画像メモリＶＲＡＭにおいて実際
に使用されるメモリエリアは、例えば１０２４Ｘ１２８
０ドツトとされる高精彩のＣＲＴディスプレイを用いた
場合でも、高だか４０キロワ一ド分のみであり、その利
用効率は約１５．６％に過ぎない、また、画像メモリＶ
ＲＡＭを構成するために８個のデュアル・ボート・メモ
リが必要とされることから、システムの実装効率が低下
し、その低コスト化が妨げられる。これに対処するため
、デュアル・ボート・メモリのランダム・アクセス・ボ
ート及びシリアル・アクセス・ボートのデータ入出力端
子数を増やすことが考えられる。

しかし、各デュアル・ボート・メモリの外部端子数は物
理的な制約を受けるため、データ入出力端子の増設数は
制限される。

一方、上記デュアル・ボート・メモリのシリアル・アク
セス・ボートには、それぞれのビットがメモリアレイの
各データ線に対応されるデータレジスタが設けられ、ま
たこのデータレジスタの各ビットを共通データ線及びシ
リアル入出力回路に選択的に接線するためのデータセレ
クタが設けられる。データセレクタを構成する各スイッ
チＭＯ３ＦＥＴには、シフトレジスタを基本構成とする
ポインタからデータレジスタ選択信号が順次択一的に供
給される。デュアル・ボート・メモリには、記憶データ
のシリアル入出力動作を同期化するためのシリアルクロ
ック信号ＳＣが供給され、このシリアルクロック信号Ｓ
Ｃによって上記ポインタのシフト動作が制御される。

例えば、デュアル・ボート・メモリがシリアル読み出し
動作モードとされる場合、第５図に示されるように、選
択されたワード線に結合される複数のメモリセルの記憶
データは、データ転送制御信号■〒／汀がロウレベルか
らハイレベルに変化されタイミング信号φｔｒが一時的
にハイレベルとされることによってデータレジスタにパ
ラレルに転送される。したがって、各デュアル・ボート
・メモリには、選択されたワード線に結合されるメモリ
セルのうち最終カラムアドレスｃｅに対応するメモリセ
ルの読み出しデータ（ｒｌ・ｃｅ）が出力された時点で
、ロウレベルからハイレベルに変化されなくてはならな
い、また、このとき、シリアルクロック信号ＳＣに対し
て所定のセントアップ時間ｔｓ及びホールド時間ｔＨが
確保されなくてはならない、ＣＲＴディスプレイのデー
タレートが高速化されシリアルクロック信号ｓｃの周期
が短縮されるに従って、上記データ転送制御信号ＤＴ１
０Ｒのタイミング条件を満足することが困難となってき
た。

この発明の目的は、メモリエリアの利用効率の向上とデ
ータ転送時におけるタイミング条件の緩和を図ったデュ
アル・ボート・メモリ等の半導体記憶装置を提供するこ
とにある。この発明の他の目的は、低コスト化を図った
画像処理システム等を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
デュアル・ボート・メモリのシリアル・アクセス・ボー
トのデータ入出力端子数をランダム・アクセス・ボート
のデータ入出力端子数の２のべき乗分の−とし、シリア
ル・アクセス・ボートの各データ入出力端子に対応して
それぞれ対応する複数の共通データ線を介して入出力さ
れる記憶データを保持するためのシフトレジスタを設け
るものである。

〔作　　用〕

上記手段によれば、シリアル・アクセス・ボートのデー
タ入出力端子を増設することなくランダム・アクセス・
ボートのデータ入出力端子を増設することができ、シス
テムの実装効率を向上してシステムの低コスト化を図る
ことができるとともに、データ転送時におけるタイミン
グ条件を緩和し、システムのデータレートを高速化する
ことができる。

〔実施例〕

第１図には、この発明が通用されたデュアル・ボート・
メモリの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

この実施例のデュアル・ボート・メモリには、特に制限
されないが、４組のメモリアレイＭ−ＡＲＹＩ〜Ｍ−Ａ
ＲＹ４が設けられ、これらのメモリアレイをはさんでラ
ンダム・アクセス・ボートとシリアル・アクセス・ボー
トが設けられる。このうち、ランダム・アクセス・ボー
トには１６ｍのデータ入出力端子１０１〜１０１６が設
けられ、またこれらのデータ入出力端子に対応して１６
組の相補共通データ線ＣＤＩ〜ＣＤ１６（ここで、例え
ば非反転信号線ＣＤＩと反転信号線ＣＤＩをあわせて相
補共通データ線ＣＤＩのように表す。

以下同じ）が設けられる。相補共通データ線−ＣＤ１〜
ＣＤｌ６は、それぞれ４組ずつ群分割され、対応するカ
ラムスイッチＣ３ＷＩ〜Ｃ３Ｗ４を介して対応するメモ
リアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４にそれぞれ結合さ
れる。

一方、この実施例のデュアル・ボート・メモリのシリア
ル・アクセス・ボートには、特に制限されないが、４個
のデータ入出力端子Ｓ■０１〜５Ｉ０４が設けられ、上
記相補共通データ線ＣＤＩ〜−ＣＤ１６に対応する形で
１６組のシリアル入出力用相補共通データ線旦ＤＳＩ〜
旦ＤＳ１６が設けられる。これらのシリアル入出力用相
補共通データ線ＣＤＳ　ＩＡ一旦ＤＳ１６は、同様にそ
れぞれ４組ずつ群分割され、上記データ入出力端子５１
０１−３Ｉ０４に対応付けられるとともに、データセレ
クタＤＳＬ　１〜ＤＳＬ４及びデータレジスタＤＲＩ〜
ＤＲ４を介して対応するメモリアレイＭ−ＡＲＹＩ−Ｍ
−ＡＲＹ４に結合される。

この実施例のデュアル・ボート・メモリには、外部のメ
モリ制御装置から、第１のシリアルクロック信号ＳＲ及
び第２のシリアルクロック信号ＳＣが供給される。この
うち、シリアルクロック信号ＳＥの周波数は、シリアル
クロック信号ＳＣの周波数の１／４とされる。シリアル
・アクセス・ボートのシリアル入出力回路ＳＩＯには、
各データ入出力端子５ＩＯＩ〜５１０４に対応して４ビ
ツトのシフトレジスタが設けられる。これらのシフトレ
ジスタは、シリアルクロック信号ＳＣに従って外部に設
けられるメモリ制御装置との間で記憶データをシリアル
に入出力するとともに、シリアルクロック信号ＳＥに従
って対応する４組のシリアル入出力用相補共通データ線
ＣＤ５Ｉ〜ＣＤ５４ないしΩＤＳ１３〜ＣＤ５１６との
間で記憶データをパラレルに入出力する。つまり、シリ
アル入出力回路ＳＩＯに設けられる４組のシフトレジス
タは、入出力端子Ｓ！０１〜５ＩＯ４と対応するシリア
ル入出力用相補共通データ線ＣＤ５Ｉ〜旦ＤＳ４ないし
−ＣＤＳ１３〜旦ＤＳ１６との間で入出力される記憶デ
ータの直並列変換を行う機能を持つ。

これらのことから、この実施例のデュアル・ボート・メ
モリは、単独で又は２個組み合わされることによって、
１６ビツト又は３２ビツトとされるデータバスに適合す
ることができるため、画像メモリＶＲＡＭ等のメモリエ
リアの利用効率を向上できるとともに、このような画像
メモリＶＲＡＭ等を含むシステムの実装効率を向上し、
低コスト化を実現できる。また、シリアル入出力回路Ｓ
１０に４組のシフトレジスタが設けられることによって
、シリアルクロック信号ＳＥの１周期間すなわちシリア
ルクロック信号ＳＣの４周期間の任意のタイミングでデ
ータ転送を実行すればよい。

このため、データ転送時におけるタイミング条件が緩和
され、システムのデータレートを高速化できるものであ
る。

この実施例のデュアル・ボート・メモリのランダム・ア
クセス・ボートには、特に制限されないが、上記４組の
メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４に対応してセ
ンスアンプＳＡＩ〜ＳＡ４及びカラムスイッチＣ３ＷＩ
〜Ｃ３Ｗ４が設けられる。また、メモリアレイＭ−ＡＲ
ＹＩ〜Ｍ−ＡＲＹ４に共通に、ランダム・アクセス・ボ
ート用カラムアドレスデコーダＲＣＤ及びロウアドレス
デコーダＲＤが設けられる。これらのアドレスデコーダ
は、半導体基板上のメモリアレイの配置に応じて、複数
個設けられることもある。第１図には、メモリアレイＭ
−ＡＲＹ１とこれに対応する周辺回路が例示的に示され
ている。

第１図において、メモリアレイＭ−ＡＲＹ１は、同図の
垂直方向に配置されるｍ＋１本のワード線と同図の水平
方向に配置されるｆｉ＋１組の相補データ線及びこれら
のワード線と相補データ線の交点に配置される（ｍ＋ｌ
）Ｘ　（ｎ＋１）個のダイナミック型メモリセルにより
構成される。

それぞれのメモリセルは、特に制限されないが、情報蓄
積用キャパシタとＮチャンネル型のアドレス選択用ＭＯ
Ｓ　Ｆ　ＥＴにより構成される。メモリアレイＭ−ＡＲ
ＹＩの同一の行に配置されるｎ＋１（囚のメモリセルの
アドレス選択用ＭＯＳ　Ｆ　ＥＴのゲートは、対応する
ワード線に共通結合される。

また、メモリアレイＭ−ＡＲＹ１の同一の列に配置され
るｍ＋ｉ個のメモリセルのアドレス選択用ＭＯＳ　Ｆ　
ＥＴのドレインは、メモリセルの入出力ノードとして、
対応する相補データ線に所定の規則性をもって交互に結
合される。

メモリアレイＭ−ＡＲＹ１を構成する各ワード線は、ロ
ウアドレスデコーダＲＤに結合され、そのうちＸアドレ
ス信号ＡＸＯ〜ＡＸｉによって指定される一本のワード
線が択一的に選択状態とされる。

ロウアドレスデコーダＲＤは、ロウアドレスバッファＲ
ＡＤＢから供給される相補内部アドレス信号ａｘ（１〜
ａｘｔ（ここで、例えば非反転内部アドレス信号ａｘＱ
と反転内部アドレス信号ａｘＯをあわせて相補内部アド
レス信号ａｘＯのように表す、以下同じ）をデコードし
、指定される一本のワード線をハイレベルの選択状態と
する。ロウアドレスデコーダＲＤによるワード線の選択
動作は、タイミング制御回路ＴＣから供給されるワード
線選択タイミング信号φＸのハイレベルに同期して行わ
れる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、上
記相補内部アドレス信号ａｘＱ〜ａｘｉを形成し、上記
ロウアドレスデコーダＲＤに供給する。

この実施例のデュアル・ボート・メモリは、ロウアドレ
スを指定するＸアドレス信号ＡＸＯ〜ＡＸｔとカラムア
ドレスを指定するＹアドレス信号ＡＹＯ〜ＡＹｉが同一
の外部端子ＡＯ〜Ａｔを介して時分割されて供給される
いわゆるアドレスマルチプレクス方式を採っている。つ
まり、外部端子ＡＯ−ｗＡｉには、ロウアドレスストロ
ーブ信号ＲＡＳの立ち下がりに同期してＸアドレス信号
ＡＸＯ〜ＡＸｉが供給され、カラムアドレスストローブ
信号でズ１の立ち下がりに同期してＹアドレス信号ＡＹ
Ｏ〜ＡＹｉが供給される。また、この実施例のデュアル
・ボート・メモリには、メモリセルの記憶データを所定
の周期内に読み出し・再書き込みするための自動リフレ
ッシュモードが設けられ、この自動リフレッシュモード
においてリフレッシユすべきワード線を順次指定するた
めのリフレッシュアドレスカウンタＲＥＦＣが設けられ
る。また、上記リフレッシュアドレスカウンタＲＥＦＣ
によって形成されるリフレッシュアドレス信号ｒｘＱ〜
ｒｘｋと上記Ｘアドレス信号ＡＸＯ〜ＡＸｉを選択的に
ロウアドレスバッファＲＡＤＢに伝達するためのアドレ
スマルチプレクサＡＭＸが設けられる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆがロウレベ
ルとされる通常のメモリアクセスモードにおいて、外部
端子ＡＯ−Ａｉを介して供給されるＸアドレス信号ＡＸ
Ｏ〜ＡＸｉを選択し、ロウアドレス信号としてロウアド
レスバッファＲＡＤＢに伝達する。また、上記タイミン
グ信号φｒｅｆがハイレベルとされる自動リフレッシュ
モードにおいて、リフレッシュアドレスカウンタＲＥＦ
Ｃから出力されるリフレッシュアドレス信号ｒｘＯ〜ｒ
ｘｉを選択し、ロウアドレス信号としてロウアドレスバ
ッファＲＡＤＢに伝達する。

前述のように、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウア
ドレスストローブ信号にτゴの立ち下がりに同期して供
給される。このため、ロウアドレスバッファＲＡＤＢに
よるロウアドレス信号の取り込みは、タイミング制御回
路ＴＣにおいてロウアドレスストローブ信号ＲＡＳの立
ち下がりを検出することによって形成されるタイミング
信号φａｒに従って行われる。

一方、メモリアレイＭ−ＡＲＹＩを構成する相補データ
線は、特に制限されないが、４組ずつ群分割される。こ
れらの相補データ線は、その一方において、カラムスイ
ッチＣ３ＷＩの対応するスイッチＭＯ３ＦＥＴに結合さ
れ、各群ごとに４組ずつが同時に選択状態とされる。

カラムスイッチｃｓｗｉは、ｆｉ＋ｌ対のスイッチＭＯ
３ＦＥＴによって構成される。これらのスイッチＭＯＳ
ＦＥＴの一方の端子はそれぞれ対応する相補データ線に
結合され、他方の端子は相補共通データ線ＣＤＩ〜ＣＤ
４にそれぞれ共通接線される。これらのスイッチＭＯ３
ＦＥＴは、上記各群に対応して４組ずつ群分割される。

各群のスイッチＭＯ５ＦＥＴのゲートはそれぞれ共通接
線され、ランダム・アクセス・ボート用カラムアドレス
デコーダＲＣＤから対応するデータ線群選択信号がそれ
ぞれ供給される。これにより、カラムスイッチＣ３ＷＩ
は指定された４組の相補データ線と共通相補データ線旦
Ｄ１〜旦Ｄ４とを選択的に接線する。

ランダム・アクセス・ボート用カラムアドレスデコーダ
ＲＣＤには、カラムアドレスバッファＣＡＤＢから相補
内部アドレス信号ａｙＱ〜ｉｙｉが供給され、タイミン
グ制御回路ＴＣからタイミング信号φｙｒが供給される
。このタイミング信号φｙｒは、通常ロウレベルとされ
、デュアル・ボート・メモリが選択状態とされデータ線
の選択動作を開始しうる時点でハイレベルとされる。ラ
ンダム・アクセス・ボート用カラムアドレスデコーダＲ
ＣＤは、カラムアドレスバッファＣＡＤＢから供給され
る相補内部アドレス信号ａｙＱ〜ａｙｔをデコードし、
上記タイミング信号φｙｒに従って対応する上記データ
線群選択信号を択一的にハイレベルとする。

カラムアドレスバッファＣＡＤＢには、タイミング制御
回路ＴＣからタイミング信号φａｃが供給される。この
タイミング信号φａＣは、カラムアドレスストローブ信
号ＣＡＳがハイレベルからロウレベルに変化されるとき
一時的にハイレベルとされる。カラムアドレスバッファ
ＣＡＤＢは、タイミング信号φａｃに従って外部端子Ａ
Ｏ〜Ａｉを介して供給されるＹアドレス信号ＡＹＯ−Ａ
Ｙｉを取り込み、保持する。また、これらのＹアドレス
信号ＡＹＯ〜ＡＹｉをもとに上記相補内部アドレス信号
ａｙＱ〜ａｙｌを形成し、上記ランダム・アクセス・ポ
ート用カラムアドレスデコーダＲＣＤに供給する。

メモリアレイＭ−ＡＲＹＩを構成する相補データ線は、
その他方において、センスアンプＳＡＩの対応する単位
増幅回路に結合され、さらにシリアル・アクセス・ポー
トに設けられるデータレジスタＤＲＩの対応する単位回
路に結合される。

センスアンプＳＡＩの各単位増幅回路は、特に制限され
ないが、交差接線される二組のＣＭＯＳインバータ回路
からなるラッチをその基本構成とする。これらの単位増
幅回路は、タイミング制御回路ＴＣから供給されるタイ
ミング信号φｐａに従って一斉に動作状態とされる。こ
の動作状態において、各単位増幅回路は、それぞれ対応
する相補データ線に出力されるメモリセルの微小読み出
し信号を増幅し、ハイレベル／ロウレベルの２値読み出
し信号とする。

相補共通データ線−〇Ｄ１〜−〇〇４は、ランダム入出
力回路ＲＩＯに結合される。このランダム入出力回路Ｒ
ＩＯには、メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ４に
対応して設けられる相補共通データ縁立Ｄ５〜ＣＤＢな
いし立Ｄ１３〜旦Ｄ１６が同様に結合される。

ランダム入出力回路ＲＩＯは、相補共通データ線ＣＤＩ
〜ＣＤ１６に対応して設けられるライトアンプ及びリー
ドアンプを含み、またこれらのライトアンプ及びリード
アンプに対応して設けられる入カバンファ及び出カバソ
ファを含む、このうち、ライトアンプにはタイミング８
１１ｍ回路ＴＣからタイミング信号φｒ−が供給され、
出カバソファにはタイミング信号φｒｒが供給される。

ランダム入出力回路ＲＩＯのライトアンプは、デュアル
・ポート・メモリの書き込み動作モードにおいて、タイ
ミング信号φｒ御に従って選択的に動作状態とされる。

この動作状態において、ライトアンプは、対応する入出
力端子ｌ０ｌ−１０１６から入カバソファを介して供給
される書き込みデータを相補書き込み信号とし、対応す
る相補共通データ縁立Ｄ１〜−〇Ｄ１６に伝達する。同
様に、ランダム入出力回路ＲＩＯの出力バッファは、デ
ユアルーポート・メモリの読み出し動作モードにおいて
、タイミング信号φｒｒに従って選択的に動作状態とさ
れる。この動作状態において、出カバソファは、対応す
る相補共通データ縁立Ｄｉ−Ｃ−Ｄ１６からリードアン
プを介して出力される読み出しデータを、対応する入出
力端子１０１〜■０１６を介して外部に送出する。

ランダム入出力回路ＲＩＯは、特に制限されないが、さ
らにラスク演算等を行うための各種演算機能を持つ演算
論理回路とこの演算論理回路の演算モードを設定するた
めの機部制御回路を含む。

しかし、これらの回路は、この発明と直接関連しないの
で、その構成と動作の説明を割愛する。

一方、この実施例のデュアル・ポート・メモリのシリア
ル・アクセス・ポートは、上記４組のメモリアレイＭ−
ＡＲＹＩ〜Ｍ−ＡＲＹ４に対応して設けられるデータレ
ジスタＤＲＩ〜ＤＲ４とデータセレクタＤＳＬ　１〜Ｄ
ＳＬ４及びこれらのデータレジスタとデータセレクタに
共通に設けられるポインタＰＮＴ、　シリアル・アクセ
ス・ポート用カラムアドレスデコーダＳＣＤ及びシリア
ル入出力回路ＳＩＯを含む、なお、ポインタＰＮＴ及び
シリアル・アクセス・ポート用カラムアドレスデコーダ
ＳＣＤは、半導体基板上におけるメモリアレイの配置の
関係で複数価設けられることもある。第１図には、メモ
リアレイＭ−ＡＲＹ１に対応するデータレジスタＤＲＩ
及びデータセレクタＤＳＬＩが例示的に示されている。

第１図において、データレジスタＤＲＩは、メモリアレ
イＭ−ＡＲＹ１の各相補データ線に対応して設けられる
ｆｉ＋１個のラッチを含む、これらのラッチの入出力ノ
ードと対応する相補データ線との間には、データ転送用
のｎ＋１対のスイッチＭＯ３ＦＥＴがそれぞれ設けられ
る。これらのスイッチＭＯＳ　Ｆ　ＥＴのゲートは、す
べて共通接線され、タイミング制御回路ＴＣからデータ
転送用のタイミング信号φｔｒが供給される。このタイ
ミング信号φｔｒは、通常ロウレベルとされ、デュアル
・ボート・メモリが書き込みデータ転送サイクルで選択
状態とされワード線の選択動作が終了した時点又はデュ
アル・ボート・メモリが読み出しデータ転送サイクルで
選択状態とされ選択されたワード線に結合されるメモリ
セルの２億読み出し信号が対応する相補データ線におい
て確立される時点で一時的にハイレベルとされる。デー
タレジスタＤＲＩのデータ転送用スイッチＭＯ３ＦＥＴ
は、タイミング信号φｔｒが一時的にハイレベルとされ
ることによって、−斉にオン状態とされる。

これにより、選択されたワード線に結合される複数のメ
モリセルとデータレジスタＤＲＩとの間で、記憶データ
のパラレル転送が行われる。

データレジスタＤＲＩを構成する各ラッチの入出力ノー
ドは、さらにデータセレクタＤＳＬＩの対応するスイッ
チＭＯ３ＦＥＴを介して、対応するシリアル入出力用相
補共通データ線ＣＤ５Ｉ〜ＣＤ５４に選択的に接線され
る。

データセレクタＤＳＬ　１は、上述のカラムスイッチＣ
３ＷＩと同様に、ｎ＋１対のスイッチＭＯ３ＦＥＴによ
って構成される。これらのスイッチＭＯ３ＦＥＴは、上
記データ群に対応して４組ずつ群分割される。データセ
レクタＤＳＬＩのスイッチＭＯＳ　Ｆ　ＥＴは、その一
方が上記データレジスタＤＲＩの対応するビットにそれ
ぞれ結合され、その他方は対応するシリアル入出力用相
補共通データｕＡｃＤｓｔ　〜ＣＤ５４にそれぞれ共通
接線される。各群の４組のスイッチＭＯＳ　Ｆ　ＥＴの
ゲートはそれぞれ共通接線され、ポインタＰＮＴから対
応する群選択信号が供給される。

ポインタＰＮＴは、相補データ線及びデータセレクタＤ
ＳＬ　１のスイッチＭＯＳ　Ｆ　ＥＴが分割されてなる
各データ線群にそれぞれ対応して設けられる（ｎ＋１）
／４ビットのシフトレジスタ及びアドレスランチを含む
。

ポインタＰＮＴのシフトレジスタの最終ビットの出力信
号声すは、その先頭ビットの入力端子に供給される。ポ
インタＰＮＴのシフトレジスタには、タイミング制御回
路ＴＣからシフトクロ７り用のタイミング信号φｓｅが
供給される。このタイミング信号φｓｅは、外部から供
給される第１のシリアルクロック信号ＳＥに従って形成
される。ポインタＰＮＴのシフトレジスタは、上記タイ
ミング信号φｓｏに従ってループ状のシフト動作を行い
、上記群選択信号を順次形成する。これらの群選択信号
は、データセレクタＤＳＬＩの対応する群の４組のスイ
ッチＭＯＳ　Ｆ　ＥＴの共通接線されたゲートにそれぞ
れ供給される。

ポインタＰＮＴのシフトレジスタの各ビットは、さらに
対応するスイッチＭＯ３ＦＥＴを介してアドレスランチ
の対応するビットにそれぞれ結合される。これらのスイ
ッチＭＯ３ＦＥＴのゲートはすべて共通接線され、タイ
ミング制御回路ＴＣからタイミング信号φｐｓが供給さ
れる。このタイミング信号φｐｓは、デュアル・ボート
・メモリが読み出しデータ転送サイクル又は書き込みデ
ータ転送サイクルで選択状態とされ、シリアル・アクセ
ス・ボート用カラムアドレスデコーダＳＣＤによるカラ
ムアドレスのデコード動作が終了し、さらにデータ転送
制御信号ＤＴ１０Ｅがロウレベルからハイレベルに戻さ
れた時点で一時的にハイレベルとされる。ポインタＰＮ
ＴのこれらのスイッチＭＯ３ＦＥＴは、タイミング信号
φρＳが一時的にハイレベルとされることで一斉にオン
状態とされる。これにより、ポインタＰＮＴのアドレス
ランチに保持される論理“１°の選択信号が、シフトレ
ジスタの対応するビットにシフト信号としてセントされ
る。

ポインタＰＮＴのアドレスラッチの各ビットの入出力ノ
ードは、さらにシリアル・アクセス・ボート用カラムア
ドレスデコーダＳＣＤの対応するスイッチＭＯ３ＦＥＴ
を介して、シリアル・アクセス・ボート用カラムアドレ
スデコーダＳＣＤのデコーダの対応する出力端子にそれ
ぞれ接線される。これらのスイッチＭＯ３ＦＥＴのゲー
トはすべて共通接線され、タイミング制御回路ＴＣから
タイミング信号φｙ３が供給される。このタイミング信
号φｙｓは、デュアル・ポート・メモリが読み出しデー
タ転送サイクル又は書き込みデータ転送サイクルで選択
状態とされ、シリアル・アクセス・ポート用カラムアド
レスデコーダＳＣＤによるカラムアドレスのデコード動
作が終了した時点で一時的にハイレベルとサレル。

シリアル・アクセス・ポート用カラムアドレスデコーダ
ＳＣＤのスイッチＭＯ５ＦＥＴは、タイミング信号φｙ
ａがハイレベルとされることによって、−斉にオン状態
とされる。これにより、ポインタＰＮＴのアドレスラッ
チのＹアドレス信号ＡＹＯ〜ＡＹｉによって指定される
先頭データ線群対応するピントに、上記論理“ｌ”の選
択信号が択一的に入力される。

シリアル・アクセス・ポート用カラムアドレスデコーダ
ＳＣＤには、カラムアドレスバッファＣＡＤＢから、相
補内部アドレス信号ａｙＱ〜１ｙｉが供給される。シリ
アル・アクセス・ポート用カラムアドレスデコーダＳＣ
Ｄは、これらの相補内部アドレス信号ａｙＱ〜ａｙｉを
デコードし、Ｙアドレス信号ＡＹＯ〜ＡＹｉによって指
定される１組のデータ線群に対応する出力信号を択一的
にハイレベルとする。

このハイレベルの出力信号は、上述のように、タイミン
グ信号φｙｓが一時的にハイレベルとされることによっ
てポインタＰＮＴのアドレスラッチの対応するビットに
取り込まれ、またタイミング信号φｐｓが一時的にハイ
レベルとされることによってポインタＰＮＴの対応する
ビットに論理“１”のシフト信号としてセットされる。

ポインタＰＮＴのシフトレジスタにセントされたシフト
信号は、特に制限されないが、上記タイミング信号φ３
ｅの立ち上がりエツジに同期してポインタＰＮＴ内をル
ープ状にシフトされる。

つまり、デュアル・ポート・メモリのシリアル・アクセ
ス・ポートのシリアル入出力動作モードにおいては、最
初に選択すべきデータ線群が相補内部アドレス信号ａｙ
Ｑ−ａｙｉ（Ｙアドレス信号ＡＹＯ〜ＡＹｉ）によって
指定される。これらの相補内部アドレス信号ａｙＱ〜ａ
ｙｉはツリアル・アクセス・ポート用カラムアドレスデ
コーダＳＣＤによってデコードされ、その結果はタイミ
ング信号φｙ３に従ってポインタＰＮＴのアドレスラッ
チの対応するピントに論理“１”の選択信号として入力
される。この選択信号は、タイミング信号φｐｓが一時
的にハイレベルとされることで、さらにポインタＰＮＴ
のシフトレジスタの対応するビットに入力され、シフト
信号とされる。

記憶データのシリアル入出力動作が開始されると、ポイ
ンタＰＮＴのシフトレジスタにはシフトクロック用のタ
イミング信号φａｓが供給される。

ポインタＰＮＴの指定されたビットにセットされた論理
“１′″のシフト信号はこのタイミング信号φ３ｅの立
ち上がりエツジに同期してポインタＰＮＴ内をループ状
にシフトされ、上記群選択信号が順次形成される。これ
により、データセレクタＤＳＬＩのスイッチＭＯ３ＦＥ
Ｔが４組ずつ順次オン状態とされ、データレジスタＤＲ
Ｉの各ピントが先頭データ線群に対応する４ビツトから
順に対応するシリアル入出力用相補共通データ線ＣＤ５
１〜ＣＤ５４に４ビツトずつ接線される。シリアル入出
力用相補共通データ線ＣＤ３１〜ＣＤ５４を介して伝達
される記憶データは、上記タイミング信号φｓｅに従っ
てデータレジスタＤＲＩ又はシリアル入出力回路ＳＩＯ
の対応するシフトレジスタに取り込まれる。

シリアル入出力用相補共通データ線ＣＤ５Ｉ〜ＣＤ５４
は、シリアル入出力回路ＳＩＯに結合される。このシリ
アル入出力回路ＳＩＯには、メモリアレイＭ−ＡＲＹ２
〜Ｍ−ＡＲＹ４に対応して設けられるシリアル入出力用
相補共通データ線且Ｄ３５〜立ＤＳ８ないし旦Ｄ３１３
〜−〇ＤＳ１６が同様に結合される。

シリアル入出力回路３１０は、シリアル入出力用相補共
通データ線ＣＤ３１〜ＣＤＳ　１６に対応して設けられ
る１６組のメインアンプ及びライトアンプと、シリアル
入出力端子５ＩＯＩ〜５ＩＯ４に対応して設けられる４
組のデータ人力バッファ及びデータ出カバソファを含む
、また、これらのメインアンプとデータ出カバソファ及
びライトアンプとデータ人力バッファとの間には、４ビ
ツトからなるシフトレジスタがそれぞれ設けられる。

これらのシフトレジスタには、タイミング制御回路ＴＣ
から上記タイミング信号φ３ｅが供給されるとともに、
タイミング信号φｓｃが供給される。また、シリアル入
出力回路３１０のデータ出カバソファ及びデータ人力バ
ッファには、タイミング制御回路ＴＣからタイミング信
号φｒａ及びφＨａがそれぞれ共通に供給される。この
うち、タイミング信号φｓｃは、外部から供給される第
２のシリアルクロック信号ＳＣに従って形成される。ま
た、タイミング信号φｒｓ及びφ１１１ｓは、通常ロウ
レベルとされ、デュアル・ポート・メモリがシリアル出
力モード又はシリアル入力モードとされるとき、それぞ
れ選択的にハイレベルとされる。

シリアル入出力回路３１０のデータ人力バッファは、デ
ュアル・ボート・メモリのシリアル入力モードにおいて
、タイミング信号φｗｓがハイレベルとされることによ
って選択的に動作状態とされる。この選択状態において
、データ人力バッファは、対応するシリアル入出力端子
５１０１〜５１０４を介して供給される書き込みデータ
を取り込み、シリアル入出力回路３１０の対応するシフ
トレジスタに伝達する。このとき、シリアル入出力回路
３１０のシフトレジスタは、タイミング制御回路ＴＣか
ら供給される上記タイミング信号φｓｃに従ってこれら
の書き込みデータを順次取り込み、保持する。これらの
シフトレジスタに保持された書き込みデータは、タイミ
ング信号φｓｅに従って、さらに対応するデータレジス
タＤＲＩ〜ＤＲ４の対応する群の４ビツトのラッチにそ
れぞれ取り込まれる。

一方、デュアル・ボート・メモリがシリアル出力モード
とされるとき、シリアル入出力用相補共通データ縁立Ｄ
３１〜−〇ＤＳ　ｌ　６から対応するメインアンプを介
して出力される読み出しデータは、タイミング信号φｓ
ｏに従ってシリアル入出力回路３１０の対応するシフト
レジスタに取り込まれ、保持される。これらの読み出し
データは、タイミング信号φｓｃに従って順次対応する
データ出カバソファに伝達される。シリアル入出力回路
５１０のデータ入カバ７フアは、タイミング信号φｒ３
がハイレベルとされることによって選択的に動作状態と
される。この動作状態において、シリアル入出力回路Ｓ
ＩＯのデータ出カバソファは、対応するシフトレジスタ
から出力される読み出しデータを、対応するシリアル入
出力端子５ｌｏｔ〜３１０４を介して外部に送出する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、　ライトイネーブル信号
ＷＥ、データ転送制御信号百〒／σ１及びシリアル出力
制御信号子方Ｉをもとに上記各種のタイミング信号を形
成し、各回路に供給する。また、タイミング制御回路Ｔ
Ｃは、外部から供給される第１のシリアルクロック信号
ＳＥをもとにタイミング信号φｓｅを形成し、ポインタ
ＰＮＴ及びシリアル入出力回路ＳＩｏに供給するととも
に、第２のシリアルクロック信号ＳＣをもとにタイミン
グ信号φＳＣを形成し、シリアル入出力回路ＳＩＯに供
給する。

リフレッシュアドレスカウンタＲＥＦＣは、タイミング
制御回路ＴＣから供給されるタイミング信号φｒｃに従
って歩進され、リフレッシュ動作モードにおいてリフレ
ッシュすべきワード線を指定するためのリフレッシュア
ドレス信号ｒ　ｘ　Ｑ　ｗ　ｒｘｉを形成する。これら
のリフレッシュアドレス信号ｒｘＯ〜ｒｘｉは、上記ア
ドレスマルチプレクサＡＭＸを介して、選択的に上記ロ
ウアドレスバッファＲＡＤＢに伝達される。

第２図には、第１図のデュアル・ポート・メモリの読み
出しデータ転送サイクルの一実施例のタイミング図が示
されている。同図では、すでにデュアル・ボート・メモ
リのシリアル出力モードが開始され、さらに所定のタイ
ミングで読み出しデータ転送サイクルが実行される場合
の動作が例示的に示されている。

第２図において、デュアル・ポート・メモリはシリアル
出力モードとされ、すでに各メモリアレイＭ−ＡＲＹＩ
〜Ｍ−ＡＲＹ４においてロウアドレスｒｎ−１に対応す
るワード線が選択状態とされている。これらのワード線
に結合されるメモリセルの記憶データは、前回の読み出
しデータ転送サイクルにおいて対応するデータレジスタ
ＤＲＩ〜ＤＲ４にそれぞれ取り込まれ、保持されている
。

各データレジスタに保持された記憶データは、第１のシ
リアルクロック信号ＳＥすなわちタイミング信号φｓｅ
の立ち上がりエツジに同期して、各データレジスタから
それぞれ４ビツトずつ合計１６ビツトずつ選択され、第
２図の読み出しデータｄａｌ〜ｄａ１５ないしｄｃｌ〜
ｄｃ１５として、対応するシリアル入出力用相補共通デ
ータ線ＣＤ５１〜ＣＤＳ　１６に伝達される。これらの
読み出しデータｄａｌ−ｄａ１５ないしｄｃｌ−ｗｄｃ
１６は、さらに上記タイミング信号φｓｅに従ってシリ
アル入出力回路３１０の対応するシフトレジスタに取り
込まれる。

シリアル入出力回路ＳＩＯでは、各メモリアレイ及び各
シリアル入出力端子に対応して設けられるシフトレジス
タが、第２のシリアルクロック信号ＳＣすなわちタイミ
ング信号φｓｃに従ってシフト動作を行う、これにより
、各シフトレジスタから対応するシリアル入出力端子５
ＩＯＩ〜３１０４を介して、取り込まれた読み出しデー
タが順次シリアルに出力される。すなわち、例えばシリ
アル入出力端子５ＩＯＩには、シリアル入出力回路５１
０の対応するシフトレジスタに新しい読み出しデータが
取り込まれると同時に、まずメモリアレイＭ−ＡＲＹＩ
のシリアル相補共通データ線−Ｃ−ＤＳＩに対応する読
み出しデータｄａｌ、ｄｂｌ又はｄｃｌが出力される。

このシフトレジスタは、タイミング信号φｓｃの立ち上
がりエツジに同期してシフト動作を行う、このため、シ
リアル入出力端子５ｌｏｔには、タイミング信号φｓｃ
の次の立ち上がりエツジに同期して、シリアル相補共通
データ線ＣＤ５２に対応する読み出しデータｄａ２゜ｄ
ｂ２又はｄｃ２が出力される。以下、タイミング信号φ
ｓｃの立ち上がりエツジに同期して、シリアル相補共通
データ線−ＣＤＳ３及びＣＤ５４に対応する読み出しデ
ータｄａ３．ｄｂ３又はｄｃ３及びｄａ４．ｄｂ４又は
ｄｃ４が順次出力される。

同様に、シリアル入出力端子５ＩＯ２〜３１０４には、
メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ４に結合される
シリアル相補共通データ線ＣＤ３５〜旦ＤＳ８ないし旦
Ｄ３１３〜旦ＤＳ１６に対応する読み出しデータｄａ５
．ｄｂ５又はｄｃ５ないしｄｃｌ５．ａｂ１６又はｄｃ
ｌ６が順次シリアルに出力される。

デュアル・ボート・メモリは、外部から制御信号として
供給されるロウアドレスストローブ信号ＲＡＳがハイレ
ベルからロウレベルに変化されることによって、読み出
しデータ転送サイクルを開始する。この読み出しデータ
転送サイクルは、前回の読み出しデータ転送サイクルに
よって読み出された記憶データのシリアル出力動作が終
了するタイミングを見計らって実行される。すなわち、
デュアル・ボート・メモリは、ロウアドレスストローブ
信号ＲＡＳの立ち下がり変化に先立ってデータ転送制御
信号ＤＴ１０Ｅがロウレベルとされた後所定の時間を置
い°Ｃハイレベルに戻されることによって、新しく選択
状態とされたワード線に結合されるメモリセルの記憶デ
ータをデータレジスタＤＲＩ〜ＤＲ４に転送する。した
がって、データ転送制御信号丁子／了ては、最終データ
線群に対応するメモリセルの読み出しデータ（ｒｎ−１
・ｃｅ）すなわち読み出しデータｄｂｌ〜ｄｂ１６のシ
リアル出力動作が行われている間に、ロウレベルからハ
イレベルに戻される。このため、デュアル・ボート・メ
モリの外部に設けられるメモリ制御装置には、シリアル
クロック信号ＳＥ又はＳＣを計数することによってデュ
アル・ボート・メモリのシリアル出力動作の進行状態を
識別するためのカウンタ回路等が設けられる。

第２図において、ロウアドレスストローブ信号ττ医の
立ち下がり変化に先立って、ライトイネーブル信号ＷＥ
がハイレベルとされ、上記データ転送制御信号ＤＴ１０
Ｅがロウレベルとされる。

これにより、このメモリアクセスが読み出しデータ転送
サイクルであることが指定される。外部端子ＡＯ〜Ａｔ
には、まずＸアドレス信号ＡＸＯ〜ＡＸｉが次のワード
線のロウアドレスｒｎを指定する組み合わせで供給され
る。

デュアル・ポート・メモリでは、ロウアドレスストロー
ブ信Ｍ、　Ｒτ１がハイレベルからロウレベルに変化さ
れることで、まず図示されないタイミング信号φａｒが
一時的にハイレベルとされ、Ｘアドレス信号ＡＸＯ〜Ａ
ＸｉがロウアドレスバッファＲＡＤＢに取り込まれる。

これらのＸアドレス信号ＡＸＯ〜ＡＸｉは、相捕内部ア
ドレス信号１ｘＯ〜ａｘｋとしてロウアドレスデコーダ
ＲＤに伝達される０次に、タイミング信号φａｒにやや
遅れて、タイミング信号φＸがハイレベルとされ、続い
てタイミング信号φｐａがハイレベルとされる。

タイミング信号φＸがハイレベルとされることで、ロウ
アドレスデコーダＲＤが動作状態とされ、各メモリアレ
イＭ−ＡＲＹＩ　ＮＭ−ＡＲＹ４ではロウアドレスｒｎ
に対応するワード線が択一的にハイレベルの選択状態と
される。また、タイミング信号φｐａがやや遅れてハイ
レベルとされることで、センスアンプＳＡＩ〜ＳＡ４が
一斉に動作状態とされ、ロウアドレスｒｎに対応するワ
ード線に結合されるメモリセルから出力された微小読み
出し信号が増幅され、ハイレベル／ロウレベルの２値読
み出し信号とされる。

次に、カラムアドレスストローブ信号ττｌが、ハイレ
ベルからロウレベルに変化される。また、このカラムア
ドレスストローブ信号ＣＡＳの立ち下がり変化に先立っ
て、外部端子ＡＯｘＡｉにはＹアドレス信号ＡＹＯ〜Ａ
Ｙｉが先頭データ線群ｃａを指定する組み合わせで供給
される。

デュアル・ポート・メモリでは、カラムアドレスストロ
ーブ［号ＣＡＳがハイレベルからロウレベルに変化され
ることで、まず図示されないタイミング信号φａｃが一
時的にハイレベルとされ、やや遅れてタイミング信号φ
ｙ３が一時的にバーダレベルとされる。タイミング信号
ｐａｃが一時的にハイレベルとされることで、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｉがカラムアドレスバッファＣＡＤ
Ｂに取り込まれ、さらに相補内部アドレス信号ａｙｏ〜
ｉｙｔとしてシリアル・アクセス・ポート用カラムアド
レスデコーダＳＣＤに伝達される。また、タイミング信
号φｙｓがやや遅れてハイレベルとされることで、シリ
アル・アクセス・ポート用カラムアドレスデコーダＳＣ
Ｄのデコード結果が、論理“１′″の選択信号として、
ポインタＰＮＴのアドレスラッチの対応するピントに入
力される。

デュアル・ポート・メモリにおいてロウアドレスｒｎ−
１に対応するワード線の最終データ線群Ｃｅに対応する
メモリセルの読み出しデータ（ｒｎ−１・ｃａ）のシリ
アル出力動作が行われている間を見計らって、データ転
送制御信号Ｄ　Ｔ１０　Ｅがロウレベルからハイレベル
に戻される。このデータ転送制御信号ＤＴ１０Ｅの立ち
上がり変化は、第１のシリアルクロック信号ＳＣの立ち
上がりエツジに対してセントアンプ時間ｔｓ及びホール
ド時間ｔＨを満足するように設定される。

デュアル・ポート・メモリでは、データ転送制御信ｑＤ
Ｔ１０Ｅがハイレベルに戻されることによって、タイミ
ング信号φｐａ及びφｔｒが一時的にハイレベルとされ
る。タイミング信号φｐ’ａが一時的にハイレベルとさ
れることで、ポインタＰＮＴのスイッチＭＯ３ＦＥＴが
一斉にオン状態となる。

これにより、ポインタＰＮＴのアドレスランチの所定の
ピントに保持される論理“１″の選択信号が、ポインタ
ＰＮＴのシフトレジスタの対応するビットにシフト信号
としてセントされる。このシフト信号は、シリアルクロ
ック信号ＳＥの立ち上がりエツジに同期してポインタＰ
ＮＴのシフトレジスタ内をループ状にシフトされ、上述
のデータ線群選択信号が順次択一的に形成される。一方
、タイミング信号φｔｒが一時的にハイレベルとされる
こと、データレジスタＤＲＩ〜ＤＲ４のデータ転送用ス
イッチＭＯ３ＦＥＴが一斉にオン状態となる。これによ
り、メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４において
２値読み出し信号とされたロウアドレスｒｎに対応する
ワード線に結合されるメモリセルの読み出しデータが、
対応するデータレジスタＤＲＩ〜ＤＲ４に取り込まれ、
保持される。このとき、前回の読み出しデータ転送サイ
クルにおいて読み出された最終データ線群の記憶データ
は、すでにシリアル入出力回路ＳＩＯの対応するシフト
レジスタに取り込まれている。

以後、前述のように、データレジスタＤＲＩ〜ＤＲ４に
取り込まれた読み出しデータは、第１のシリアルクロッ
ク信号ＳＥの立ち上がりエツジに同期して１６ビツトず
つ選択され、シリアル入出力回路ＳＩＯの対応するシフ
トレジスタに転送された後、第２のシリアルクロック信
号ＳＣの立ち上がりエツジに同期して、対応するシリア
ル入出力端子５ＩＯＩ−Ｓｉ２０からシリアルに外部の
装置に送出される。

以上のように、この実施例のデュアル・ポート・メモリ
では、データレジスタＤＲＩ〜ＤＲ４に取り込まれ保持
される読み出しデータが、各データレジスタから４ビツ
トずつ選択され、第１のシリアルクロック信号ＳＥの立
ち上がりエツジに同期してシリアル入出力回路３１０の
対応するシフトレジスタに転送される。シリアル入出力
回路Ｓ１０のシフトレジスタに取り込まれた読み出しデ
ータは、さらに第２のシリアルクロック信号ＳＣの立ち
上がりエツジに同期して、対応するシリアル入出力端子
３１０１−５１０４から外部の装置に送出される。した
がって、新しく読み出される記憶データをデータレジス
タＤＲＩ−ＤＲ４に転送するタイミングすなわちデータ
転送制御信号５下１５百をハイレベルに戻すタイミング
は、第１のシリアルクロック信号ＳＥに対して所定のセ
ントアップ時間ｔ３及びホールド時間ｔＨを確保すれば
良い、このデータ転送制御信号■／σ１に対するタイミ
ング条件は、従来のデュアル・ポート・メモリにおいて
第２のシリアルクロンク（８号ＳＣに相当するシリアル
クロック信号ＳＣの立ち上がりエツジに対して所定のセ
ントアップ時間及びホールド時間を確保しなければなら
なかったことと比較すると、約４倍の期間に拡大された
ものとなる。このようにタイミング条件が緩和されるこ
とで、第２のシリアルクロック信号ＳＣの周波数をさら
に高くし、システムのデータレートを高速化できるもの
である。

第３図には、この実施例のデュアル・ポート・メモリを
用いた画像メモリＶＲＡＭの一実施例のメモリ構成図が
示されている。

この実施例の画像メモリＶＲＡＭは、高精彩のＣＲＴデ
ィスプレイに接線され、その表示画面は、特に制限され
ないが、１０２４Ｘ１２８０ドツトとされる。また、こ
の実施例の画像メモリＶＲＡＭは、４ブレーン構成とさ
れ、第３図には、その１ブレ一ン分が例示的に示されて
いる。

第３図において、画像メモリＶＲＡＭは、特に制限され
ないが、３２ビツトのデータバスを介してビットマツプ
プロセッサＢＭＰに接線される。

このため、画像メモリＶＲＡＭは、２個のデュアル・ポ
ート・メモリＲＡＭＩ及びＲＡＭ２によって構成される
。したがって、デュアル・ポート・メモリＲＡＭＩのラ
ンダム・アクセス・ポートのデータ入出力端子１０１〜
１０１６は、データバスの第１ビツト〜第１６ビツトに
対応され、デュアル・ポート・メモリＲＡＭ２のランダ
ム・アクセス・ポートのデータ入出力端子１０１〜１０
１６は、データバスの第１７ビツト〜第３２ビツトに対
応される。

画像メモリＶＲＡＭでは、■プレーンの１０２４Ｘ１２
８０ドツトの画素に対して、各デュアル・ポート・メモ
リＲＡＭＩ及びＲＡＭ２の約４０キロワード分すなわち
２Ｘ１６Ｘ４０９６０ビツトが対応される。つまり、第
４図に示した従来のデュアル・ポート・メモリを用いた
画像メモリＶＲＡＭのメモリエリアの利用効率が約１５
．６％であったのに比較して、この実施例の画像メモリ
ＶＲＡＭのメモリエリアの利用効率は、６２．５％とな
る。

以上のように、この実施例のデュアル・ポート・メモリ
では、ランダム・アクセス・ポートに１６個のデータ入
出力端子が設けられ、シリアル・アクセス・ポートにそ
の２の２乗分の−に相当する４個のシリアル入出力端子
が設けられる。各メモリアレイを構成する相補データ線
は４組ずつ群分割され、群ごとに同時に選択状態とされ
る。このため、シリアル・アクセス・ポートのポインタ
ＰＮＴのシフトレジスタの各ビットはこれらのデ−夕線
群にそれぞれ対応され、第２のシリアルクロック信号Ｓ
Ｃの１／４の周波数とされる第１のシリアルクロック信
号ＳＨに従ってシフトされる。

また、シリアル入出力回路ＳＩＯには、各メモリアレイ
及び各シリアル入出力端子に対応して４ビツトのシフト
レジスタが設けられ、各メモリアレイから同時に選択状
態とされる４組のデータ線に対応する読み出しデータが
これらのシフトレジスタに取り込まれ、保持される。こ
れらの読み出しデータは、上記第２のシリアルクロック
信号ｓｃに従って、それぞれ対応するシリアル入出力端
子を介して送出される。したがって、この実施例のデュ
アル・ボート・メモリを用いた場合、１ブレ一ン分の画
像メモリＶＲＡＭを、１６ビツトのデータバスに対して
は１個、また３２ビツトのデータバスに対しては２個の
デュアル・ボート・メモリによって構成することができ
る。これにより、画像メモリＶＲＡＭのメモリエリアの
利用効率を向上できるとともに、システムの実装効率を
向上しその低コスト化を図ることができる。また、シリ
アル入出力回路３１０に直並列変換用のシフトレジスタ
が設けられることによってデータ転送時におけるタイミ
ング条件が緩和されるため、メモリ制御装置の回路を簡
略化できるととも、システムのデータレートをさらに高
速化しその処理能力を向上できるものである。

以上の本実施例に示されるように、この発明を画像メモ
リとして用いられるデュアル・ボート・メモリに通用し
た場合、次のような効果が得られる。すなわち、 （１）デュアル・ボート・メモリのシリアル・アクセス
・ボートのデータ入出力端子数をランダム・アクセス・
ボートのデータ入出力端子数の２のべき乗分の−とし、
シリアル・アクセス・ボートの各データ入出力端子に対
応してそれぞれ対応する複数の共通データ線を介して入
出力される記憶データを保持するためのシフトレジスタ
を設けることで、シリアル・アクセス・ボートのデータ
入出力端子を増設することなくランダム・アクセス・ボ
ートのデータ入出力端子を増設することができ、比較的
多ビットのデータバスに結合される画像メモリ等を少数
のデュアル・ボート・メモリによって構成できるという
効果が得られる。

（２）上記（１）項により、画像メモリのメモリエリア
の利用効率を向上できるという効果が得られる。

（３）上記（１１項により、画像メモリを含むシステム
の実装効率を向上できるとともに、デュアル・ボート・
メモリの外部に設けられる直並列変換用のシフトレジス
タのピント数を削減できるという効果が得られる。

（４）上記（１１項により、データ転送時におけるタイ
ミング条件を緩和することができ、シリアルクロック信
号の周波数を高くしてシステムのデータレートを高速化
できるという効果が得られる。

（５）上記（１１項〜（４）項により、画像メモリを含
むシステムの処理能力の向上と低コスト化を図ることが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例では、デュアル・ボート・メモリのランダム・アクセ
ス・ボートに１６個のデータ入出力端子を設けているが
、このデータ入出力端子数は８個又はそれ以外の数であ
ってもよい、また、デュアル・ボート・メモリのシ、リ
アル・アクセス・ボートに設け・られるシリアル入出力
端子も、例えば２個又は８個設けられるものであっても
よい、第１図においてシリアル入出力回路３１０に設け
られた４ビツトのシフトレジスタは、例えばこれをデー
タセレクタ倒に設けることによってシリアル入出力用相
補共通データ線の数を削減するものであってもよい、ま
た、ポインタＰＮＴ及びシリアル・アクセス・ボート用
カラムアドレスデコーダＳＣＤからなるシリアル・アク
セス・ボートのカラムアドレス選択回路は、カラムアド
レスを計数するカウンタ回路とその出力信号をデコード
するアドレスデコーダによって構成されるものであって
もよい。メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４は一
つのメモリアレイのデータ線を１６ピントずつ同時に選
択状態とすることによって実現されるものであってもよ
い。

さらに、第１図に示されるデュアル・ポート・メモリの
プロ７り構成及び第２図に示される制御信号やアドレス
信号等の組み合わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像メモリとして用
いられるデュアル・ボート・メモリに通用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、他の各種の用途に用いられるデュアル・ボート・メ
モリや同様なマルチボートメモリにも通用できる０本発
明は、少なくともランダム・アクセス・ポートとシリア
ル・アクセス・ポートをあわせ持つ半導体記憶装置又は
このような半導体記憶装置を内蔵するディジタル装置に
広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。すなわち、デュアル・ボート・メモリのシリアル・ア
クセス・ボートのデータ入出力端子数をランダム・アク
セス・ボートのデータ入出力端子数の２のべき乗置の−
とし、シリアル・アクセス・ポートの各データ入出力端
子に対応してそれぞれ対応する複数の共通データ線を介
して入出力される記憶データを保持するためのシフトレ
ジスタを設けることで、比較的多ピントのデータバスに
結合される画像メモリ等を少数のデュアル・ポート・メ
モリによって構成することができ画像メモリを含むシス
テムの実装効率を向上できるとともに、データ転送時に
おけるタイミング条件が緩和されシステムのデータレー
トを高速化できるため、画像メモリを含むシステムの処
理能力を向上させその低コスト化を図ることができるも
のである。

【図面の簡単な説明】

第１図は、この発明が通用されたデュアル・ボート・メ
モリの一実施例を示すブロック図第２図は、第１図のデ
ュアル・ボート・メモリの読み出しデータ転送サイクル
の一実施例を示すタイミング図、 第３図は、第１図のデュアル・ポート・メモリを用いた
画像メモリの一実施例を示すメモリ構成図、 第４図は、従来のデュアル・ポート・メモリを用いた画
像メモリの一例を示すメモリ構成図、第５図は、従来の
デュアル・ボート・メモリの読み出しデータ転送サイク
ルの一例を示すタイミング図である。 Ｍ−ＡＲＹ　１　・・・メモリアレイ、ＳＡＩ・・・セ
ンスアンプ、Ｃ３ＷＩ・・・カラムスイッチ、ＲＣＤ・
・・ランダム・アクセス・ボート用カラムアドレスデコ
ーダ、ＲＤ・・・ロウアドレスデコーダ、ＲＩＯ・・・
ランダム入出力回路、ＤＲｌ・・・データレジスタ、Ｄ
ＳＬ　１・・・データセレクタ、ＰＮＴ・・・ポインタ
、ＳＣＤ・・・シリアル・アクセス・ポート用カラムア
ドレスデコーダ、Ｓ■０・・・シリアル人出力回路、Ｃ
ＡＤＢ・・・カラムアドレスバッファ、ＲＡＤＢ・・・
ロウアドレスバッファ、ＡＭＸ・・・アドレスマルチプ
レクサ、ＲＥＦＣ・・・リフレッシュアドレスカウンク
、ＴＣ・・・タイミング制御回路。 ＢＭＰ・・・ビットマツププロセッサ、ＶＲＡＭ・　・
・画像メモリ、ＲＡＭＩ〜ＲＡＭ８・・　・デュアル・
ポート・メモリ。 、□ 代理人弁理士　小川　勝馬　　ノ 、−ノ 第２図 第３図 ＲＡＭＩＪＡＭ２−一−＋６ｂＸ６４廟第４図 ＲΔ門１〜ＲＡＭ８−−−４０Ｘ２５６ｋＷ第５図

Claims (1)

1. 【特許請求の範囲】 １、所定数個設けられる第１の入出力端子と、上記所定
   数の整数分の一個設けられる第２の入出力端子と、上記
   第１の入出力端子を介して記憶データを上記所定数ビッ
   ト単位で入出力するランダム・アクセス・ポートと、上
   記第２の入出力端子を介して記憶データをシリアルに入
   出力するシリアル・アクセス・ポートとを具備すること
   を特徴とする半導体記憶装置。 ２、上記整数は、２のべき乗とされることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ３、上記シリアル・アクセス・ポートは、それぞれのビ
   ットがメモリアレイの各データ線に対応して設けられる
   データレジスタと、上記第１の入出力端子に対応して設
   けられる共通データ線と、データレジスタ選択信号に従
   って上記データレジスタの上記所定数ビットを対応する
   上記共通データ線に選択的に接線するデータセレクタと
   、外部から供給される第１のシリアルクロック信号に従
   って上記データレジスタ選択信号を形成するポインタと
   、上記第２の入出力端子に対応して設けられ外部から供
   給される第２のシリアルクロック信号に従って記憶デー
   タをシリアルに外部に入出力するとともに上記第１のシ
   リアルクロック信号に従って記憶データをパラレルに上
   記共通データ線に入出力する上記整数ビットのシフトレ
   ジスタを含むシリアル入出力回路とを含むものであるこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   半導体記憶装置。