JPS6379296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ランダム入出力機能とシリアル入出力機能をあわせ持つ
画像処理用のデュアル・ボート・メモリ等に利用して特
に有効な技術に関するものである。

〔従来の技術〕

文字あるいは図形等をＣＲＴ　（陰極線管）の画面上に
表示させるために用いられる画像用フレームバッツァメ
モリについては、例えば日経マグロウヒル社発行、１９
８６年３月２４日付ｒ日経エレクトロニクスＪの２４３
頁〜２６４頁に記載されている。

上記のようなデュアル・ポート・メモリには、記憶デー
タを１ピント又は数ビツト単位で入出力するためのラン
ダム・アクセス・ボートと、ワード線すなわちメモリア
レイの行単位でシリアルに入出力するためのシリアル・
アクセス・ボートが設けられる。また、このランダム・
アクセス・ボートは、外部から入力された暑き込みデー
タと指定されたアドレスのメモリセルから予め読み出さ
れる記憶データとの演算処理を行った後そのメモリセル
に書き込むいわゆる演算書き込み機能を持つようにされ
る。このため、ランダム・アクセス・ボートには、各種
の演算を行うための演算論理ユニットとその演算モード
を制御するための機能制御回路が設けられる。

一方、上記演算論理ユニットの演算モードを指定するた
めの演算コードＰＣＩは、第４図に示されるように、外
部から制御信号として供給されるロウアドレスストロー
ブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及
びライトイネーブル信号ＷＥの特定の組み合わせにおい
て、例えば４ビツトのアドレス信号線Ａ　Ｏ−Ａ　３を
介して供給される。すなわち、ロウアドレスストローブ
信号１（ＡＳがハイレベルからロウレベルに変化される
のに先立ってカラムアドレスストローブ信号στゴ及び
ライトイネーブル信号Ｗ１°がともにロウレベルにされ
ることで、タイミング信号φｆ−が形成され、このとき
アドレス信号線ＡＯ−Ａ３を介して（Ｆｉ　１６される
４ピントの演算コードＰＣＩが、ランダム・アクセス・
ボートの演算コード用レジスタ（ｆｃｌ−ｆｃ４）に取
り込まれる。このようにロウアドレスストローブ信号Ｒ
ＡＳ、カラムアドレスストローブ信号ＣＡＳ及びライト
イネーブル信号ＷＥの立ち下がりタイミングを通常の動
作モードにはない特定の組み合わせとすることにより、
特別な制画信号線を設けることなくすなわちその外部端
子数を増やすことなく、デュアル・ボート・メモリを演
算モード設定のための動作モードとすることができる。

（発明が解決しようとする問題点〕 しかしながら、このような方法を採った場合、制御信号
の組み合わせの数が制限され、例えば演算コード用レジ
スタにセントされている演算コードを読み出すための演
算コード読み出し動作モードを設けたりするなどデュア
ル・ボート・メモリの多機能化を妨げる原因となる。ま
た、デュアル・ボート・メモリを制御するマイクロコン
ピュータが、一つの起動サイクル内においてモード設定
のための制御と演算コードを出力するための制御とを同
時に行わなくてはならず、マイクロコンビエータの処理
速度によってはデュアル・ボート・メモリとしての入力
タイミング条件を満足できない場合が生じる。

この発明の目的は、制御信号用の外部端子を増設するこ
となく多機能化を図ったデュアル・ボート・メモリ等の
半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本１頭において開示される実施例のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。すなわち
、外部から供給される制御信号を所定の組み合わせとす
ることによって、その起動サイクルとそれに続く複数の
起動サイクルにより半導体記憶装置の一つの動作モード
を実行させるものである。

（作　　用〕 上記手段によれば、連続する複数の起動サイクルにおけ
る制御信号の複数の組み合わせによって、外部端子を増
設することなく半導体記憶装置の多機能化を図ることが
できるとともに、複数の起動サイクルのうち後段の起動
サイクルにおいて機能コード等を入力させることによっ
て、主装置の処理速度に余裕を持たせることができる。

〔実施例〕

第２区には、この発明が通用されたデュアル・ボート・
メモリの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
！　（ｆｌｉｔの半導体基板上において形成される。

この実施例のデュアル・ボート・メモリには、ダイナミ
ック型ＲＡＭを基本構成とし４ビット単位でアクセスさ
れるランダム・アクセス・ボートと、ワード線華位で記
憶データのシリアル入出力動作を行うシリアル・アクセ
ス・ボートが設けられる。これにより、デュアル・ボー
ト・メモリは、一連のシリアル入出力動作を実行しなが
ら同時にランダム・アクセス・ボートのアクセスを行う
ことを可能にしている。また、ランダム・アクセス・ボ
ートに含まれるランダム入出力回路ＲＸＯにはラスク演
算等を行うための演算論理ユニ７トＡＬＵが設けられ、
この演算論理ユニットＡＬＵを制御するための機能制御
回路ＦＣが設けられる。

シリアル・アクセス・ボートには、シリアル入出力回路
ＳｌＯか設けられ、通常４つのシリアル入出力端子５Ｉ
ＯＩ〜５１０３を介して、４つのメモリアレイに対応す
る記憶データが同時にシリアルに入出力される。また、
特定の動作モードにおいて、４つのメモリアレイから出
力される読み出しデータをシリアル入出力端子５ＩＯＩ
を介して交互に出力するいわゆる×１ビット構成のメモ
リとして使用することもできる。

デュアル・ボート・メモリには、外部の装置から、通常
のダイナミック型ＲＡＭで用いられるロウアドレススト
ローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡ
Ｓ及びライトイネーブル信号ＷＥ等の制！Ｉｌ信号の他
、ランダム・アクセス・ボートとシリアル・アクセス・
ボートとの間のデータ転送制御に用いられるデータ転送
制御信号ＤＴ１０Ｅと、シリアル・アクセス・ボートの
入出力切り換え制御に用いられるシリアル出力制御信号
ＳＯＥ及びシリアル入出力時において同期信号として用
いられるシリアルクロック信号ＳＣが人力される。

この実施例のデュアル・ボート・メモリのランダム・ア
クセス・ボートには、特に制限されないが、４つのメモ
リアレイＭ−ＡＲＹ　１〜Ｍ−ＡＲＹ４が設けられ、そ
れぞれのメモリアレイに対応してセンスアンプＳＡＩ〜
ＳＡ４．カラムスインチＣ５ＷＩ〜Ｃ３Ｗ４が設けられ
る。また、メモリアレイＭ−ＡＲＹ　１〜Ｍ−ＡＲＹ４
に共通に、ランダム・アクセス・ボート用カラムアドレ
スデコーダＲＣＤ及びロウアドレスデコーダＲＤが設け
られる。これらのアドレスデコーダは、半導体基板上の
メモリアレイの配置に応じて、複数個設けられることも
ある。第２図には、メモリアレイＭ−ＡＲＹｌとその周
辺回路が、代表として例示的に示されている。

第２図において、メモリアレイＭ−ＡＲＹｌは、同図の
垂直方向に配置されるｍ十１本のワード線ＷＯ〜Ｗｙｎ
と、同図の水平方向に配置されるｎ＋１組の相補データ
線ＤＯ・ＤＯ＝Ｄｎ−Ｄｎ及びこれらのワード線と相補
データ線の交点に配置される（ｍ＋　１）Ｘ　（ｎ＋　
１）個のメモリセルにより構成される。

各ワード線は、ロウアドレスデコーダＲＤに結合され、
Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定される一本のワー
ド線が選択・指定される。

ロウアドレスデコーダＲＤは、ロウアドレスバッファＲ
ＡＤＢから供給される相補内部アドレス信号ａＸＯ〜ａ
ｘｉ　　（ここで、例えば外部から供給されるＸアドレ
ス信号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の
内部アドレス信号ａｘＱをあわせて相補内部アドレス信
号上ｘＯのように表す、以下同じ）をデコードし、Ｘア
ドレス信号ＡＸＯ〜ＡＸｉに指定される一本のワード線
を選択し、ハイレベルの選択状態とする。ロウアドレス
デコーダＲＤによるワード線の選択動作は、タイミング
制御回路ＴＣから供給されるワード線選択タイミング信
号φＸに従って行われる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＱ−土Ｘｉを形成して、ロウア
ドレスデコーダＲＤに（Ｊ４　給する。この実施例のダ
イナミック型ＲＡＭでは、ロウアドレスを指定するため
のＸアドレス信号ＡＸＯ〜ＡＸｉとカラムアドレスを指
定するためのＹアドレス信号ＡＹＯ〜ＡＹｉは、同一の
外部端子ＡＯ〜Ａｉを介して時分割されて供給されるい
わゆるアドレスマルチプレクス方式を採っている。

したがって、デュアル・ボート・メモリの通常の動作モ
ードにおいて、外部から制御信号として供給されるロウ
アドレスストローブ信号ＲＡＳの立ち下がりに同期して
Ｘアドレス信号ＡＸＯ〜ＡＸｉが、またカラムアドレス
ストローブ信号ＣＡＳの立ち下がりに同期してＹアドレ
ス信号ＡＹＯ〜ＡＹＩがそれぞれ外部端子ＡＯ”Ａｉに
供給される。さらに、この実施例のダイナミック型ＲＡ
Ｍには、メモリセルの記憶データを所定の周期内に読み
出し・再書き込みするための自動リフレッシュモードが
設けられ、この自動リフレッシュモードにおいてリフレ
ッシュすべきワード線を指定するためのリフレッシュア
ドレスカウンタＲＥＦＣが設けられる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆがロウレベ
ルとされる通常のメモリアクセスモードにおいて、外部
端子ＡＯ〜Ａｉを介して外部の装置から供給されるＸア
ドレス信号ＡＸＯ〜ＡＸｉ＠Ｊ沢し、タイミング信号φ
ｒｅｆがハイレベルとされる自動リフレッシュモードに
おいて、リフレッシュアドレスカウンタＲＥＦＣから出
力されるリフレッシュアドレス信号ｃｘＱ〜ｃｘｉを選
択する。

前述のように、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期して外
部端子ＡＯ〜Ａｔに供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の収り込みは、タ
イミング制御回路ＴＣにおいてロウアドレスストローブ
信号ＲＡＳの立ち下がりを検出して形成されるタイミン
グ信号φａｒに従って行われる。

一方、メモリアレイＭ−ＡＲＹＩの相補データ線ＤＯ−
ＤＯ〜Ｄｎ−Ｄｎは、その一方において、カラムスイッ
チｃｓｗｉの対応するスイッチＭＯ３ＦＥＴに結合され
、さらにこれらのスイッチＭＯ９ＦＥＴを介して選択的
に相補共通データ緯度ＤＩ　　（ここで、相補共通デー
タ線を構成する非反転信号線ＣＤＩ及び反転信号線ＣＤ
Ｉをあわせて相補共通データ線ＣＤＯのように表す、以
下同じ）に接続される。

カラムスイッチＣ３ＷＩは、それぞれ対応する相補デー
タ線に結合されるＨ＋ｌ対のスイッチＭＯＳＦＥＴによ
って構成される。これらのスイッチＭＯ３ＦＥＴの他方
の端子は、相補共通データ線を構成する非反転信号線Ｃ
ＤＩ又は反転信号線ＣＤＩに共通に結合されるやこれに
より、カラムスイッチＣ３ＷＩは相補データ線ＤＯ・Ｄ
Ｏ〜Ｄｎ・Ｄｎと共通相補データ線ＣＤＩとを選択的に
接続させる。カラムスイッチＣ５ＷＩを構成する各対の
二つのスイッチＭＯ３ＦＥＴのゲートはそれぞれ共通接
続され、ランダム・アクセス・ボート用カラムアドレス
デコーダ）＜ＣＤによって形成されるデータ線選択信号
が供給される。

ランダム・アクセス・ボート用カラムアドレスデコーダ
ＲＣＤは、カラムアドレスバッファＣＡＤＨから供給さ
れる相補内部アドレス信号上ｙＯ〜土ｙｉをデコードし
、タイミング制御回路ＴＣから供給されるデータ線選択
タイミング信号φｙｒに従って、上記データ線選択信号
を形成し、カラムスイッチＣ５ＷＩ〜Ｃ３Ｗ４に供給す
る。

カラムアドレスバッファＣＡＤＢは、タイミング制御回
路ＴＣにおいてカラムアドレスストローブ信号ＣＡＳの
立ち下がりを検出して形成されるタイミング信号φａｃ
に従って、外部端子ＡＯ〜Ａｉを介して供給されるＹア
ドレス信号ＡＹＯ〜ＡＹｉを入力し、保持するとともに
、相補内部アドレス信号ａｙＱｘａｙｔを形成してラン
ダム・アクセス・ボート用カラムアドレスデコーダＲＣ
Ｄにイ共給する。

メモリアレイＭ−ＡＲＹＩの相補データ線ＤＯ・ＤＯ〜
Ｄｎ−Ｄｎは、その他方において、センスアンプＳＡＩ
の対応する単位回路に結合され、さらにシリアル・アク
セス・ボートのデータレジスタＤＲＩの対応する単位回
路に結合される。

センスアンプＳＡＯの各単位回路は、交差接続される二
つのＣＭ　ＯＳインバータ回路からなるランチをその基
本構成とする。これらのセンスアンプ単位回路は、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｐ
ａによって一斉に動作状態とされ、それぞれ対応する相
補データ線に出力されるメモリセルの微小読み出し信号
を増幅し、ハイレベル／ロウレベルの２４ｍ：信号とす
る。

Ｙアドレス信号ＡＹＯ〜ＡＹｉにより指定される相補デ
ータ線が選択的に接続される相補共通データ線ＣＤＩは
、ランダム・アクセス・ポート用入出力回路ＲＩＯに結
合される。このランダム・アクセス・ボート用入出力回
路ＲＩＯには、メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ
４に対応して設けられる相補共通データ縁立Ｄ２〜ＣＤ
４が同様に結合される。

ランダム入出力回路ＲＩＯは、後述するように、データ
の人出力を行うデータバッファＤＢと、デュアル・ボー
ト・メモリの演算書き込みサイクルにおいて入力書き込
みデータと記憶データとの各種の演算を行う演算論理ユ
ニットＡＬＵをその主な構成要素とする。ランダム入出
力回路ＲＩＯのデータバッファＤＢは、デュアル・ボー
ト・メモリのランダム・アクセス・ボート書き込み動作
モードにおいて、タイミング制御回路ＴＣから供給され
るタイミング信号φｒｗによって動作状態とされ、入出
力端子１０１〜１０４を介して外部の装置から供給され
る書き込みデータを取り込む、また、デュアル・ボート
・メモリのランダム・アクセス・ボート読み出し動作モ
ードにおいて、タイミング制御回路ＴＣから供給される
タイミング信号φｒｒによって動作状態とされ、メモリ
セルの読み出し２値化号をさらに増幅して入出力端子１
０１−１０４から送出する。ランダム入出力回路ＲＩＯ
の演算論理ユニットＡＬＵは、デュアル・ボート・メモ
リの演算書き込みサイクルにおいて、指定されたアドレ
スのメモリセルから読み出される記憶データと外部から
供給される書き込みデータとの間で種々の演算処理を行
う。この演算論理ユニットＡＬｔＪには、ラスク演算等
を行うための各種の演算モードが用意される。

論理演算回路の演算モードは、機能制御回路ＦＣによっ
て選択・指定される０機能制御回路ＦＣは、外部端子Ａ
Ｏ−Ａ３を介して供給される演算コードを保持する演算
コードレジスタＦＣＲと、その演算コードをデコードし
論理演算回路の演算モードを選択・指定するための演算
コードデコーダＦＣＬ）を含む。

この実施例のデュアル・ボート・メモリでは、外部端子
４：増設することなくその多機能化を図り、またこのデ
ュアル・ボート・メモリを制御するマイクロコンピュー
タが演算コードの出力処理等を時間的に余裕をもって行
うことができるようにするため、制御信号を特定の組み
合わせとすることでその次の起動サイクルを含む二つの
起動サイクルで一つの動作モードを実行するダブルサイ
クルモードが設けられる。すなわち、カラムアドレスス
トローブ信号ＣＡＳ及びライトイネーブル信号ＷＥがロ
ウ“？ドレスストローブ信号ＲＡＳに先立つてロウレベ
ルとされた場合、このサイクルはデュアル・ボート・メ
モリをダブルサイクルモードとするためのダミーサイク
ルすなわち第１す・イクルとされる。この場合、デュア
ル・ボート・メモリの実質的な動作は、ロウアドレスス
トローブ信号ＲＡＳ及びカラムアドレスストローブ信号
ＣＡ丁が一旦ハイレベルに戻り、再度ロウレベルとされ
る第２サイクルにおいて実行される。

デュアル・ボート・メモリのダブルサイクルモードは、
上記演算論理ユニットＡＬＵの演算モードを指定する演
算コードを機能制御回路ＦＣの演算コードレジスタに入
力するための演算モード設定サイクルと、機能制御回路
ＦＣの演算コードレジスタに保持されている演算コード
を読み出すための演算コード読み出しサイクルとして用
いられる。これらのダブルサイクルモードにおいて、第
２サイクルはデュアル・ボート・メモリの通常の動作モ
ードと同様な形式で実行される。すなわち、ダブルサイ
クルモードの第２サイクルでは、ますロウアドレススト
ローブ信号ＲＡＳがハイレベルカラロウレベルに変化さ
れ、やや遅れてカラムアドレスストローブ信号ＣＡＳが
ロウレベルとされる。このカラムアドレスストローブ信
号ＣＡＳの立ち下がり時点においてライトイネーブル信
号ＷＥがロウレベルとされる場合、デュアル・ポート・
メモリは演算モード設定サイクルとされ、アドレス信号
入力用の外部端子ＡＯ〜Ａ３を介して４ピントの演算コ
ードが供給される。また、第２サイクルのカラムアドレ
スストローブ信号ＣＡＳの立ち下がり時点においてライ
トイネーブル信号Ｔ下がハイレベルのままとされる場合
、デュアル・ボート・メモリは演算コード読み出しサイ
クルとされ、演算コードレジスタＦＣＲに保持される演
算コードデータｆｃＱｘｆｃ３が、ランダム入出力回路
ＲＩＯのデータ八ソファＤＢからデータ入出力端子１０
１〜１０４を介して出力される。この場合、ランダム入
出力回路ＲＩＯは、タイミング制御回路′ｒＣから供給
されるタイミング信号φｆｒのハイレベルによって、演
算コードデータｆｃＯ〜ｆｃ３を選択する。

機能制御回路ＦＣの演算コードレジスタＦＣＲは、デュ
アル・ボート・メモリの演算モード設定サイクルに８い
て、タイミング制御回路ＴＣから供給されるタイミング
信号φｆ−に従って、外部端子ＡＯ−Ａ３を介して供給
される演算コードを取り込み、機能制御回路ＦＣの演算
コードデコーダＦＣＤに送る。演算コードデコーダＦＣ
Ｄは、これらの演算コードをデコードし、ランダム入出
力回路ＲＩＯの演Ｓ論理ユニットＡＬＵの演算モードを
指定するための演算モード選択信号ａ　ｍ　Ｑ〜ａｍｌ
　５を形成する。なお、特に制限されないが、特定の演
算モード選択信号、例えばａ　ｍ　３は、後述３るシリ
アル入出力回路５１０の出力を×１ビット構成とするた
めの内部￥Ａ御倍信号ｐとして用いられる。

これらのランダム入出力回路ＲＩＯとｔａ能制御回路Ｆ
Ｃの構成と動作については、後で詳細に説明する。

一方、この実施例のデュアル・ボート・メモリのシリア
ル・アクセス・ボートは、各メモリアレイの相補データ
線に対応して設けられるｆｉ＋ｌビットのデータレジス
タＤＲＩ〜ＤＲ４と、データセレクタＤＳＬ　ｌ〜ＤＳ
Ｌ４及びこれらの４つのデータレジスタとデータセレク
タに共通に設けられるポインタＰＮＴ、　　シリアル・
アクセス・ボート用カラムアドレスデコーダＳＣＤ及び
シリアル入出力回路５１０によって構成される。なお、
ポインタＰＮＴ及びシリアル・アクセス・ボート用カラ
ムアドレスデコーダＳＣＤは、半導体基板上におけるメ
モリアレイの配置の関係で複数個設けられることもある
。

データレジスタＤＲＩは、メモリアレイＭ−ＡＲＹｌの
各相補データ線に対応しζ設けられるｎ＋１ピントのフ
リフブフロンブを含む゛、これらのフリフブフロソブの
人出力ノードと対応する相補データ線の非反転信号線及
び反転信号線の間には、データ転送用のスイッチＭＯ３
ＦＥＴがそれぞれ設けられる。これらのスイッチＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔは、タイミング制御回路ＴＣから供給さ
れるタイミング信号φｄｔのハイレベルによって一斉に
オン状態とされ、データレジスタＤＲＩの各フリップフ
ロ７ブと選択されたワード線に結合さイするｎ＋１（固
のメモリセルとの間で、記憶データの入出力が一斉に行
われる。

データレジスタＤＲＩの各ピントの入出力端子は、さら
にデータセレクタＤＳＬＩの対応するスイッチＭ　ＯＳ
、　Ｆ　Ｅ　Ｔに結合される。データセレクタＤＳＬＩ
は、上述のカラムスイッチＣ３ＷＩと同様な構成とされ
、データレジスタＤＲ１の各ピントとシリアル入出力用
相補共通データ線）ＤＳｌ　’ｃ選択的に接続する。デ
ータセレクタＤＳＬＩの各対のスイッチＭ　ＯＳ　Ｆ　
Ｅ　Ｔのゲートはそれぞれ共通接続され、ポインタＰ　
Ｎ　’！’から対応するデータレジスタ選択信号が供給
される。

ポインタＰＮＴは、ｎ　”　ｌピントのシフトレジスタ
により構成され、その最終ビットの出力端子ｐｓはその
先頭ビットの入力端子に結合される。

ポインタＰＮＴは、デュアル・ボート・メモリのシリア
ル人出力モードにおいて、タイミング制御回路Ｔ　Ｃか
ら供給されるシフトクロック用タイミング信号φＣに従
って、ループ状のシフト動作を行う、ポインタＰＮＴの
各ビットは、さらにシリアル・アクセス・ボート用カラ
ムアドレスデコーダＳＣＤの対応する出力端子に結合さ
れる。

シリアル・アクセス・ポート用カラムアドレスデコーダ
ＳＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ｌｙｉをデコードし
、Ｙアドレス信号ＡＹＯ〜ＡＹｉで指定されるシリアル
入出力の先頭ビットに対応するポインタＰＮＴのビット
のみを論理“ｌ”とする。すなわち、シリアル入出力モ
ードにおいては、Ｘアドレス信号ＡＸＯ〜ＡＸｉによっ
てワード線が指定され、Ｙアドレス信号ＡＹＯ〜ＡＹｉ
によってシリアル入出力するべき先頭のカラムアドレス
が指定される。シリアル・アクセス・ボート用カラムア
ドレスデコーダＳＣＤによってポインタＰＮＴの指定さ
れたビットに書き込まれた論理“１”の信号は、タイミ
ング信号φＣに従ってポインタＰ　Ｎ　Ｔ内をループ状
にシフトされる。この論理“１”の信号がシフトされる
ことによって、データセレクタＤＳＬ　１には順次ハイ
レベルのデータレジスタ選択信号が供給され、データレ
ジスタＤＲＩの各ビットが次々にシリアル入出力ん相補
共通データ４ＪＩＣＤＳ１に接続される。

これにより、この実施例のデュアル・ボート・メモリは
、記憶データのシリアル入出力を任意のカラムアドレス
から開始することができる。

シリアル入出力回路ＳＩＯは、各シリアル入出力用相補
共通データ縁立ＤＳＬ−旦ＤＳ４とシリアル入出力端子
５１０１〜５１０４に対応して設けられる４つのメイン
アンプとデータ入カバソファ及びデータ出力バッファを
含む、シリアル入出力回路Ｓ１０のデータ出力バッファ
は、デュアル・ボート・メモリの読み出しデータ転送サ
イクルにおいて、タイミング制御回路ＴＣから供給され
るタイミング信号φｓｒのハイレベルによって動作状態
とされ、対応するシリアル入出力用相補共通データ線Ｃ
ＤＳ　１−立ＤＳ４を介して出力され対応するメインア
ンプによって増幅される読み出しデータを、シリアル入
出力端子５ｌｏｔ〜５ＩＯ４から外部の装置に出力する
。また、シリアル入出力回路ＳＩＯのデータ入カバソフ
ァは、デュアル・ボート・メモリのシリアルデータ書き
込みサイクルいて、タイミング制御回路ＴＣから供給さ
れるタイミング信号φｓｗのハイレベルによって動作状
態とされ、対応するシリアル入出力端子５１０１−３１
０４を介して外部の装置から供給される醤き込みデータ
を相補署き込み信号とし、対応するシリアル入出力用相
補共通データ線ＣＤ５Ｉ〜旦ＤＳ４に伝達する。

この実施例のデュアル・ボート・メモリでは、通常シリ
アル入出力回路５１０のシリアル出力信号は、上記のよ
うに４つのシリアル入出力端子５１０１〜５１０４を介
して４ビット同時に出力される。しかし、さらに記憶容
量の大きなシリアルメモリを必要とする場合、このデュ
アル・ボート・メモリを、４つのメモリアレイＭ−ＡＲ
ＹＩ〜Ｍ−ＡＲＹ　４から出力される読み出しデータを
一つのシリアル入出力端子を介してシリアルに出力する
いわゆる×１ビット構成のメモリとして用いることがで
きる。この場合、前述のように、演算モード選択信号の
一つが、シリアル入出力回路ＳＩＯを×１ビット構成と
するための内部制御信号３ｐとされる。

シリアル入出力回路Ｓ１０は、機能制御回路ＦＣから供
給される内部制御信号ｓｐがハイレベルになると、シリ
アル入出力用相補共通データ縁立ＤＳＩ〜ＣＤ５４を介
してシリアルに出力される読み出しデータを、シリアル
入出力回路ＳＩＯ内に設けられるマルチプレクサによっ
て順次選択し、例えばシリアル入出力端子５１０１を介
して外部の装置に出力する。

タイミング制御回路ＴＣは、外部から制御ｆδ号として
供給されるロウアドレスストローブ信号１蔦、カラムア
ドレスストローブ信号ＣＡＳ、　　ライトイネーブル信
号ＷＥ、データ転送制御信号■丁／　ＯＥ及びシリアル
出力制御信号ＳＯＥによって、上記各種のタイミング信
号を形成し各回路に供給する。また、外部から供給され
るシリアルクロック信号ＳＣにより、シリアル入出力動
作を同期化するためのタイミング信号φＣを形成し、ポ
インタＰＮＴ及びシリアル入出力回路３１０に供給する
。

前述のように、制御信号が特定の組み合Ｖセとされるこ
とで、デュアル・ボート・メモリはダブルサイクルモー
ドとされる。このため、タイミング制御回路ＴＣ内には
、ダブルサイクルモードを識別するための判定回路が設
けられる。この判定回路は、制御信号の所定の組み合わ
せが識別さるための論理回路と、この論理回路の出力信
号によってセントされ、ダブルサイクルモードであるこ
とを指定するための図示されないフリップフロップＤ　
ＣＭが設けられる。このフリップフロップＤＣＭの出力
信号は、上述のタイミング信号φｆｗ及びφｆｒ等を形
成するための内部制御信号ｄｃｍとして用いられる。

＠１図には、第２区のデュアル・ボート・メモリに８け
るランダム入出力回路ＲＩＯ及び機能制御回路Ｆ　Ｃの
一実施例の回路ブロック図が示されている。

第１図において、ランダム入出力回路ＲＩＯのデータバ
ッファＤＢは、図示されない４ピントのデータ入力レジ
スタＤＩＲとデータ出力バッファＤＯＢにより構成され
る。データ入出力端子ｌ０ｌ−１０４は、対応するデー
タ入力レジスタＤＩＲの入力端子に結合されるとともに
、対応するデータ出力バッファ１）ＯＢの出力端子に結
合される。

データバッファＤＢのデータ入力レジスタＤＩＲは、デ
ュアル・ボート・メモリの演算書き込みサイクルにおい
て、タイミング制御回路ＴＣから供給されるタイミング
信号φｒｗに従って、データ入出力端子１０１〜１０４
を介して供給される書き込みデータを取り込み、保持す
る。また、データバッファＤＢのデータ出力バッファＤ
ＯＢは、デュアル・ボート・メモリのランダム読み出し
サイクル又は演算コード読み出しサイクルにおいて、タ
イミング制御回路ＴＣから供給されるタイミング信号φ
ｒｒに従って動作状態とされ、データマルチプレクサυ
ＭＸを介して伝達される読み出しデータ又は演算コード
をデータ入出力端子１０１〜１０４から外部の主装置に
出力する。タイミング信号φｒｒがロウレベルである場
合、このデータ出力バッファＤＯＢの出力はハイインピ
ーダンス状態とされる。

データバッファＤＢのデータ入力レジスタＤＩ只の出力
信号ｄＯ−ｄ３は、演算論理ユニットＡＬＬＩの一方の
入力端子に供給される。演算論理ユニ７トＡＬＵの他方
の入力端子には、データラッチＬ）Ｌの出力信号が供給
される。このデータラッチｌ）Ｌには、演算書き込みサ
イクルにおいて指定されたメモリセルから読み出される
記憶データｍＯ〜ｍ３が保持される。演算論理ユニット
ＡＬＵには、ラスク演算等を行うための各種の演算モー
ドが用忘される。これらの演算モードは、機能制御回路
ＦＣの演算コードデコーダＦＣＤから供給される演算モ
ード選択信号ａ　ｍ　Ｑ〜ａ　ｍ　１５によって選択さ
れる。演算論理ユニットＡＬＵは、これらの演算モード
選択信号に従って、外部から供給される沓き込みデータ
ｄｏ−ｄ３と指定されたアドレスのメモリセルから読み
出される記憶データｍ　Ｏ＝　ｍ　３との演算処理を行
った後、その結果を２値暑き込み信号として対応する相
補共通データ線ＣＬ）１〜旦Ｄ４を介して上記指定され
たメモリセルに書き込む。

データマルチプレクサＤＭＸの一方の入力端子には、デ
ュアル・ボート・メモリのランダム読み出しサイクルに
おいて、指定されたメモリセルから相補共通データｌ１
ｉｔ旦Ｄ１・−ＣＤ４を介して読み出される４ビツトの
記憶データが入力される。データマルチプレクサＤＭＸ
の他方の入力端子には、機能制御回路ＦＣの演算コード
レジスタＦＯＲに保持される演算コードデータｆｃＱ〜
ｆｃ３が入力される。データマルチプレクサＤＭＸば、
タイミング制御回路ＴＣから供給されるタイミング信号
φｆｔに従って、これらの読み出し記憶データ又は演算
コードデータを選択し、データバ・ノファＤＢのデータ
出力バッファＤＯ８に送る。すなわち、タイミング信号
φｆｒがロウレベルとされる通常のランダム読み出しサ
イクルにおいて、相補共通データ線ＣＬ）ｌ・ＣＬ）４
を介して読み出される記１，１ヱデータを選択し、タイ
ミング信号φｆｒがハイレベルとされる演算コートＥｈ
み邑しサイクルにおいて、演五コードレジスタＦＯＲか
ら供給される演算コードデータｆｃＱ〜ｆｃ３を選択し
て、データバッファＤＢのデータ出力バッファＤＯＢに
伝達する。

機能制御回路ＦＣは、演算コードレジスタＦＣＲと演算
コードデコーダＦＣＤにより構成される。

演算コードレジスタＦＯＲは、デュアル・ボート・メモ
リの演算モード設定サイクルにおいて、タイミング制御
回路゛ｒＣから供給されるタイミング信号φｆ−のハイ
レベルによって、アドレスバスＡＯ〜Ａ３を介して供給
される演算コードを取り込み、保持する。演算コードレ
ジスタＦＣＨの出力信号ｆｃＯ〜ｆｃ３は、上述のラン
ダム入出力回路ＲＩＯのデータマルチプレクサＤ　Ｍ　
Ｘの他方の入力端子に供給されるとともに、機能制御回
路ＦＣの演算コードデコーダＦＣＤに供給される。演算
コードデコーダＦＣＤは、４ビツトの演算コードデータ
ｆｃＱ〜ｆｃ３をデコードし、１６種類の演算モード選
択信号ａｍＱ−ａｍ１５を形成する。特に制限されない
が、これらの演算モード選択信号のうち、ａ　ｍ　３は
シリアル入出力回路ＳｌＯの出力をいわゆる×１ビット
構成とするための内部制御信号３ｐとして用いられ、シ
リアル入出力回路５１０に送られる。また、演算モード
選択信号ａ　ｍ　５は、従来の書き込み動作を行うため
に用いられる。このモードにおいては、書き込みデータ
ｄＯ−ｄ３は、演算論理ユニットＡＬＵの演算回路を経
由することなく相補共通データ緯度Ｄｌ＼９Ｌ）４から
選択されたメモリセルに送られるため、ｉ！Ｆき込み動
作の高速化が図られる。

第３囚には、この実施例のデュアル・ボート・メモリの
ダブルサイクルモードを説朋するためのタイミング図か
示されている。同図には、ダブルサイクルモードのうち
、演算モード設定サイクルが実線で示され、演算コード
読み出しサイクルが点線で示されている。これらのダブ
ルサイクルモードは、ダミーサイクルとされる第１サイ
クルＣｙｃｌｅ　ｌ及び第２サイクルＣｙｃｌｅ　２の
二つのサイクルによっ°ζ構成される。

第３図において、デュアル・ボート・メモリはロウアド
レスストローブ信号ＲＡＳがハイレベルからロウレベル
に変化されることによって起動される。前述のように、
デエ′ｒル・ボート・メモリのダブルサイクルモードに
おいては、このロウアドレスストローブ信号ＲＡＳの立
ち下がりに先立ってカラムアドレスストローブ信号ＣＡ
Ｓ及びライトイネーブル信号同がロウレベルに変化され
る。また、特に制限されないが、データ転送制御信号Ｌ
）Ｔ１０Ｅ及びシリアル出力制御信号ＳＯＥはハイＬ／
ベルのままとされる。

デュアル・ボート・メモリのタイミング制御回路′「Ｃ
では、ロウアドレスストロ−ブイ８号ＲＡＳの立ち下が
り時点においてカラムアドレスストロ−ブイ５号ＣＡＳ
及びライトイネーブル信号ＷＥがロウレベルであること
から、判定回路のフリツプフロツプＤ　ＣＭがセットさ
れ、その出力信号ｄｃｍがハイレベルとされる。これに
より、デュアル・ボート・メモリはダブルサイクルモー
ドとされる。

次に、ロウアドレスストローブ信号ＲＡＳ、カラムアド
レスストローブ信号ＣＡＳ及びライトイネーブル信号Ｗ
Ｅが一旦ハイレベルに戻された後、ロウアドレスストロ
−ブイ３号ＲＡＳが再度ロウレベルに変化されることに
よって、第２サイクルＣｙｃｌｅ２が開始される。ロウ
アドレスストローブ信号ｒτ】の立ち下がりにやや遅れ
て、カラムアドレスストローブ信号Ｃτ１がロウレベル
に変化される。このカラムアドレスストローブｆ３℃τ
τ下の立ち下がり時点において、第３図に実線で示すよ
うに、ライト・ｆネーブル信号７下がロウレベルとされ
ている場合、デュアル・ボート・メモリは？Ａ’ＡＩ−
モード設定サイクルとされる。また、カラムアドレスス
トローブ信号υＷ１の立ら下がり時点において、第３図
に点線で示すように、ライトイネーブルイこ号簿１がハ
イレベルのままとされる場合、デュアル・ボート・メモ
リは演算コート読み出しサイクルとされる。

デュアル・ボート・メモリの演算モート設定サイクルに
おいて、カラムアドレスストローフ信号τズ〕の立ち下
がりに先立って、アドレスイコ号入力用の外ａ１３端子
ＡＯ−Ａ３を介して演算コー１’　ＦＣｌが供給される
。デュアル・ボート・メモリでは、内部制御信号ｄｃｍ
がハイレベルとされさらに演算モード設定サイクル力ｉ
ｉ別されることによって、タイミング信号φｆ−がハイ
レベルとされ、外部端子ＡＯ〜Ａ３から供給される演算
コードＦＣ１が機能制御回路ＦＣの演算コードレジスタ
ＦＯＲに取り込まれる。

一方、デュアル・ボート・メモリの演算コード読み出し
サイクルの場合、デュアル・ボート・メモリでは、内部
制御信号ｄｃｍがハイレベルとされさらに演算コード読
み出しサイクルが識別されることによって、タイミング
信号φｆｒがハイレベルとされる。これにより、ランダ
ム入出力回路Ｒ１０のデータマルチプレクサＤ　Ｍ　Ｘ
において、機能制御回路ＦＣの演算コードレジスタＦＯ
Ｒに保持される演算コードＦＣＯが選択され、データバ
ッファＤＢのデータ８カバソフアＤＯＢに送られる。デ
ータ出力バッファＤＯＢは、やや遅れてハイレベルとさ
れるタイミング信号φｒｒに従って、演ｎコードＦ　（
：Ｏを、データ入力端子１０１〜１０４を介して外ざ１
３の主装置に出力する。

以上のように、この実施例のデュアル・ボート・メモリ
は、外部から供給される制御信号が特定の組み合わせと
されることによって、ダブルサイクルモードとされ、演
算モード設定サイクル又は演算コード読み出しサイクル
が二つの起動サイクルによって実行される。また、ダブ
ルサイクルモードのう５ダミーサイクルとされる第１サ
イクルＣｙｃｌｅｌでは、ダブルサイクルモードである
ことのみがやｊ定され、実質的な動作は後続する第２サ
イクルＣｙｃｌｅ２において実行される。このため、デ
ュアル・ボート・メモリに外部端子を増設することなく
、演算コード読み出しサイクル等の析しい機能を持たせ
ることができる。第２サイクルＣｙｃｌｅ　２における
制！ｌｌ信号の組み合わせを変化させることによって、
さらに各種の動作モードを指定することができ、デュア
ル・ボート・メモリの多機能化を実現できるものである
。また、演算コード設定等の実質的な動作を第２サイク
ルＣｙｃｌｅ２において実行させることによって、この
デュアル・ボート・メモリを制御するマイクロコンビエ
ータ等の処理速度に余裕を持たせることができ、デュア
ル・ボート・メモリとマイクロコンピュータのタイミン
グ信号整が容易となる。

以上の本実施例に示されるように、この発明を画像処理
用メモリとして用いられるデュアル・ボート・メモリ等
の半導体記憶装置に通用した場合、次のような効果が得
られる。すなわち、（１１外部から供給される制御信号
を所定の組み合わせとすることによって、その起動サイ
クルとそれに続く複数の起動サイクルにより半導体！４
積回路装置の一つの動作モードを実行させる複数す１′
クルモードを設けることで、連続する複数の起動サイク
ルにおける制御信号の複数の組み合わせによって、半導
体集積回路装置の種々の動作モードを指定することがで
きるという効果が得られる。

（２）上記（１１項により、外部端子を増設することな
く、半導体集積回路装置に拡張性を持たせることができ
、その多機能化を図ることができるという効果が得られ
る。

（３）上記（１）Ｌｑの複数サイクルモードにおいて、
演算コードやその他の機能コードの設定など実質的な動
作を第２サイクル以後において実行することによって、
マイクロコンピュータ等の主装置とデュアル・ボート・
メモリ等の半導体記憶装置との間のタイミング調整が容
易となりその周辺回路を簡素化できるとともに、主装置
の処理速度に余裕を持たせることがＣきるという効果が
得られる。

（４〉上記ｆ１）項の複数サイクルモードにおいて、第
２す・イクル以後のす・イクルを従来の動作モードと同
様な形態とすることで、従来のデュアル・ボート・メモ
リ等の半導体記憶Ｊ！＆置に大きな変更を施すことなく
、多機能化された半導体記憶装置を実現できるとい・）
効果が得らｉする。

以上本発明者によってなされた発明を実施列に基づき具
体的に説明したが、この発明は上記実施例に躍定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えｚｆ、この実施例
のデュアル・ボート・メモリでは、二つの起動サイクル
からなるダブルサイクルモードを設けたが、三つ以上の
起動サイクルにより−°つの動作モードを実行させるも
のとしてもよい、また、この実施例のデュアル・ボート
・メモリでは、ロウアドレスストローブ信号πＡＳ、カ
ラムアドレスストローブ信号ＣＡＳ及びライトイネーブ
ル信号ＷＥの時間関係によってダブルサイクルモードで
あることを識別しているが、例えばダブルサイクルモー
ドを指定するための特定の制御信号を設けてもよいし、
また制御信号の他の組み合わせによってダブルサイクル
モードをｔ’ｆｘ別させるものであってもよい、ダブル
サイクルモードの場合、例えばロウアドレスストローブ
信号ＲＡＳをロウベタ（ロウレベルのまま）とし、カラ
ムアドレスストロ−７１３号ＣＡＳのみをハイレベルか
らロウレベルに繰り返し変化させるものとしてもよい。

さらに、演算モード設定サイクルにおいて、演算コード
等はデータ入出力端子Ｉ０１〜１０４を介して供給して
もよいし、第１図及び第２図に示したランダム入出力回
路Ｒ１０１機能制御回路ＦＣ及びデュアル・ボート・メ
モリのブロンク構成や制御信号の組み合Ｖせ等は、種々
の実施形態を探りうるものである。

以上の説明では主として本発明者によってなされた発明
をその１＃景となった利用分野であるデュアル・ボート
・メモリに通用した場合について説明したが、それに雨
足されるものではなく、例えばスタティック型ＲＡ　Ｍ
やその他の半導体記憶装置にも適用できる。本発明は、
少なくとも複数の起動制御信号により制御される半導体
記憶装置には通用できる。

〔発明の効果） 本願にδいて開示される発明のうち代、友釣なものによ
っＣ漫られる効泉を簡単に説明すてむば、次のとおりで
ある。すなわち、外部から供給される＄：伽傷信号所疋
の組み合わせとすることによって、その起動す・イクル
とそれに続く複数の起動サイクルにより￥導体記憶装置
の一つの動作モードを実行させる複数サイクルモードを
設けることで、連続する複数の起動サイクルにおける制
御信号の複数の組み合わせによって、半導体記憶′！Ａ
置の種々の動作モードを指定することができ、外部端子
を増設することなく、半導体記憶装置の多機能化を図る
ことができるとともに、マイクロコンビエータ等の主装
置とデュアル・ボート・メモリ等の半導体記憶装置との
間のタイミング開整が容易となり、また主装置の処理速
度にも余裕を持たせることができるものである。

【図面の簡単な説明】

第１Ｅは、この発明が通用されたデュアル・ボート・メ
モリのランダム入出力回路及び機能制御回路の一実施例
を示す回路図、 第２図は、第１図のランダム入出力回路及び機能制御回
路を含むデュアル・ボート・メモリの一実施例を示すブ
ロック図、 第３図は、第２図のデュアル・ボート・メモリのダブル
サイクルモードの一実施例を示すタイミング図、 第４図は、従来のデュアル・ボート・メモリの動作を説
明するためのタイミング図である。 ＲｌＯ・・・ランダム入出力回路、ＦＣ・・・機能制御
回路、ＡＬＵ・・・演算論理ユニット、ＤＢ・・・デー
タ八ソファ、ＤＬ・・・データラフチ、ＤＭＸ・・・デ
ータマルチプレクサ、ＦＣＲ・・・演算コードレジスタ
、ＦＣＤ・・・演算コードデコーダ。 Ｍ−Ａ）＜Ｙ　ｌ　・・・メモリアレイ、ＳＡＩ・・・
センスアンプ、ＣＳ　Ｗ　ｌ・・・カラムスイッチ、Ｄ
）＜１・・・データレジスタ、Ｄ　Ｓ　Ｌ　！　・・・
データセレクタ、ＰＮＴ・・・ポインタ、ＲＣＤ・・・
ランダム・アクセス・ボート用カラムアドレスデコーダ
、５ＣＬ１・・・シリアル・アクセス・ボート用カラム
アドレスデコーダ、ＲＤ・・・ロウアドレスデコーダ、
ＣＡＤＢ・・・カラムアドレスバッファ、ｒ＜ＡＤ１３
・・・ロウアドレスバッファ、ＡＭＸ・・・アトレスマ
ルチブレフナ、Ｓ１０・・・ソリアル入ｈｊ力回？４、
ＴＣ・・・タイミンク制御回路、ＲＬ：　Ｉ”　Ｃ・・
・リフレッシュアドレスカウンタ。 第２図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、外部から供給される制御信号が所定の組み合わせと
   されることでそのサイクルがダミーサイクルであること
   を識別する判定回路と、上記判定回路の出力信号に従っ
   て上記ダミーサイクルに続く次のサイクルにおいて所定
   の外部端子を介して供給される入力信号を通常のサイク
   ルとは異なる意味の信号として入力する入力回路とを具
   備することを特徴とする半導体記憶装置。 ２、上記制御信号はロウアドレスストローブ信号＠ＲＡ
   Ｓ＠、カラムアドレスストローブ信号＠ＣＡＳ＠及びラ
   イトイネーブル信号＠ＷＥ＠であり、上記判定回路は、
   ロウアドレスストローブ信号＠ＲＡＳ＠がロウレベルと
   される前に上記カラムアドレスストローブ信号＠ＣＡＳ
   ＠及びライトイネーブル信号＠ＷＥ＠がロウレベルとさ
   れることにより、そのサイクルをダミーサイクルとして
   識別し、上記入力回路は、上記判定回路によってダミー
   サイクルが識別された場合、これに続くサイクルにおい
   てアドレスバス及びデータバスの一部を介して、所定の
   機能コードを入出力するものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。