JPS6376195A

JPS6376195A - 半導体記憶装置

Info

Publication number: JPS6376195A
Application number: JP61219589A
Authority: JP
Inventors: Yasushi Nagashima; 永島　靖
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-19
Filing date: 1986-09-19
Publication date: 1988-04-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ランダム入出力機能とシリアル入出力機能をあわせ持つ
画像処理用のデュアル・ポート・メモリ等に利用して特
に有効な技術に関するものである。

〔従来の技術〕

文字あるいは図形等をＣＲＴ　（陰極線管）の画面上に
表示させるための画像用フレームパンツアメモリに用い
られるデュアル・ポート・メモリについては、例えば、
日経マグロウヒル社発行の１９８６年３月２４日イ寸「
日経エレクトロニクスｊの２４３頁〜２６４頁に記載さ
れている。

〔発明が解決しようとする問題点〕

このようなデュアル・ボート・メモリには、シリアル・
アクセス・ボートを介することによって、記憶データを
ワード線単位にシリアルに書き込む機能が設けられ、画
像データ等の入出力動作の高速化が図られる。

しかし、デュアル・ボート・メモリのシリアル・アクセ
ス・ボートは特別の演算機能を備えていないため、例え
ば第３図に示すようなマルチウィンドウ形式の表示画像
を得ようとする場合、画像処理用のプロセッサにおいて
ウィンドウ部分の画像と斜線で示される背景画像の画像
データをビット単位ごとに演算した後、その結果を新し
い画像データとしてシリアル・アクセス・ボートから書
き込まなくてはならない、このため、画像合成のための
相当数の演算処理とワード線数に相当する回数のメモリ
アクセスが必要となり、比較的長い時間を要するととも
に画像処理用のプロセッサに対する処理負担が増大する
。

この発明の目的は、新しい機能を有するデュアル・ボー
ト・メモリ等の半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリアレイの複数の相補データ線に対応してマスクレ
ジスタを設け、また各相補データ線と直並列変換用のデ
ータレジスタとの間にデータ転送用の第１のスインチＭ
ＯＳＦＥＴ対とマスク制御用の第２のスインチＭＯＳＦ
ＥＴ対を直列形態に設け、上記第２のスイッチＭＯＳＦ
ＥＴ対を上記マスクレジスタの対応するビットの出力信
号に従って選択的にオン状態とするものである。

〔作　　用〕

上記手段によれば、ワード線単位でデータレジスタにシ
リアルに入力される記憶データを、マスクデータに従っ
て選択的にマスクしながらメモリセルに書き込むことが
できるため、マルチウィンドウ形式の画像の作成や表示
画面の部分的なスクロール処理などを高速化できるとと
もに、画像処理用のプロセッサに対する処理負担を軽減
することができる。

〔実施例〕

第２図には、この発明が通用されたデュアル・ボート・
メモリの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、華結晶シリコンのような
１個の半導体基板上において形成される。

この実施例のデュアル・ボート・メモリには、グイナミ
ソク型ＲＡＭを基本構成とじ４ビット単位でアクセスさ
れるランダム・アクセス・ボートと、ワード線単位で記
憶データのシリアル入出力動作を行うシリアル・アクセ
ス・ボートが設けられる。これにより、デュアル・ボー
ト・メモリは、一連のシリアル入出力動作を実行しなが
ら同時にランダム・アクセス・ボートのアクセスを行う
ことを可能にしている。また、ランダム・アクセス・ボ
ートとシリアル・アクセス・ボートの間にはマスクレジ
スタが設けられ、書き込みデータの一括転送時において
マスクデータによる選択的な転送制御を行うことでビッ
ト単位の書き込み禁止処理を行うことができる。さらに
、ランダム・アクセス・ボートに含まれるランダム入出
力回路ＲＩＯにはラスク演算等を行うための論理演算回
路が設けられ、この論理演算回路を制御するための機能
制御回路ＦＣが設けられる。シリアル・アクセス・ボー
トには、シリアル入出力回路ＳＩＯが設けられ、通常４
つのシリアル入出力端子５ＩＯＩ〜５１０３を介して、
４つのメモリアレイに対応する記憶データが同時にシリ
アルに入出力される。

また、特定の動作モードにおいて、４つのメモリアレイ
から出力される読み出しデータをシリアル入出力端子５
１０１を介して交互に出力するいわゆる×１ビット構成
のメモリとして使用することもできる。

デュアル・ボート・メモリには、外部の装置から、通常
のダイナミック型ＲＡＭで用いられるロウアドレススト
ローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡ
Ｓ及びライトイネーブル信号ＷＥ等の制御信号の他、ラ
ンダム・アクセス・ボートとシリアル・アクセス・ボー
トとの間のデータ転送制御に用いられるデータ転送制御
信号ＪＴ１０Ｅと、シリアル・アクセス・ボートの入出
力切り換え制御に用いられるシリアル出力制御信号「δ
下と、マスクレジスタのセント・リセットを行うための
マスクイネーブル信号ＭＥ及びシリアル入出力時におい
て同期信号として用いられるシリアルクロンク信号ＳＣ
が入力される。

この実施例のデュアル・ボート・メモリのランダム・ア
クセス・ボートには、特に制限されないが、４つのメモ
リアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４が設けられ、それ
ぞれのメモリアレイに対応してセンスアンプＳＡＩ〜Ｓ
Ａ４．カラムスイッチＣ３ＷＩ〜Ｃ３Ｗ４が設けられる
。また、メモリアレイＭ−ＡＲＹＩ−Ｍ−ＡＲＹ４に共
通に、ランダム・アクセス・ボート用カラムアドレスデ
コーダＲＣＤ及びロウアドレスデコーダＲＤが設けられ
る。これらのアドレスデコーダは、半導体基板上のメモ
リアレイの配置に応じて、複数個設けられることもある
。！＠２図には、図面が複雑化されることを防ぐため、
メモリアレイＭ−ＡＲＹｌとその周辺回路が代表として
例示的に示されている。

第２図において、メモリアレイＭ−ＡＲＹ１は、同図の
垂直方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗｍと
、同図の水平方向に配置されるｎ＋１組の相補データ１
ｊｊＤＯ−Ｄｏ〜１）ｎ−百１及びこれらのワード線と
相補データ線の交点に配置される（ｍ＋　１）Ｘ　（ｎ
＋１）ｆｉｌのメモリセルにより構成される。

各ワード線は、ロウアドレスデコーダＲＤに結合され、
Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定される一本のワー
ド線が選択・指定される。

ロウアドレスデコーダＲＤは、ロウアドレスノくッファ
ＲＡＤＢから供給される相補内部アドレス信号ａｘＱｘ
ａｘｉ（ここで、例えば外部から供給されるＸアドレス
信号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の内
部アドレス信号ａＸＯをあわせて相補内部アドレス信号
ａｘＯのように表す、以下同じ）をデコードし、Ｘアド
レス信号ＡＸＯ〜ＡＸｉに指定される一本のワード線を
選択し、ハイレベルの選択状態とする。ロウアドレスデ
コーダＲＤによるワード線の選択動作は、タイミング制
御回路ＴＣから供給されるワード線選択タイミング信号
φＸに従って行われる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＱ〜ａｘｉを形成して、ロウア
ドレスデコーダＲＤに供給する。この実施例のダイナミ
ック型ＲＡＭでは、ロウアドレスを指定するためのＸア
ドレス信号ＡＸＯ〜ＡＸｉとカラムアドレスを指定する
ためのＹアドレス信号ＡＹＯ＝ＡＹｉは、同一の外部端
子ＡＯ〜Ａｔを介して時分割されて供給されるいわゆる
アドレスマルチプレクス方式を採っている。

したがって、外部から制御信号として供給されるロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期してＸ
アドレス信号ＡＸＯ＝ＡＸｉが、またカラムアドレスス
トローブ信号丁τ１の立ち下がりに同期してＹアドレス
信号ＡＹＯ〜ＡＹｉがそれぞれ外部端子ＡＯ＝Ａｉに供
給される。さらに、この実施例のダイナミック型ＲＡＭ
には、メモリセルの記憶データを所定の周期内に読み出
し・再暑き込みするための自動リフレッシュモードが設
けられ、この自動リフレッシュモードにおいてリフレッ
シュすべきワード線を指定するためのリフレッシュアド
レスカウンタＲＥＦＣが設けられる。

アドレスマルチプレクサＡ　Ｍ　Ｘは、タイミング制御
回路ＴＣから供給されるタイミング信号φｒｅｆがロウ
レベルとされる通常のメモリアクセスモードにおいて、
外部端子ＡＯ〜Ａｉを介して外部の装置から供給される
Ｘアドレス信号ＡＸＯ−ＡＸｉを選択し、ロウアドレス
バッファＲＡＤＢに伝達する。また、タイミング信号φ
ｒｅｆがハイレベルとされる自動リフレフシュモードに
おいて、リフレッシュアドレスカウンタＲＥＦＣから出
力されるリフレッシュアドレス信号ｃｘＱ〜ｃｘｉを選
択し、ロウアドレスバッファＲＡＤＢに伝達する。

前述のように、Ｘアドレス信号ＡＸＯ−ＡＸｉはロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期して外
部端子ＡＯ〜Ａｉに供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の取り込みは、タ
イミング制御回路ＴＣにおいてロウアドレスストローブ
信号−ｍの立ち下がりを検出して形成されるタイミング
信号φａｒに従って行われる。

一方、メモリアレイＭ−ＡＲＹＩの相補データ線ＤＯ・
丁τ〜Ｄｎ−Ｄｎは、その一方において、カラムスイッ
チＣ３Ｗｌの対応するスイッチＭＯＳＦＥＴに結合され
、さらにこれらのスイッチＭＯＳＦＥＴを介して選択的
に相補共通データ線−Ω−ＤＩ　　（ここで、相補共通
データ線を構成する非反転信号線ＣＤＩ及び反転信号線
σ百ゴをあわせて相？ｉ！共通データｕＡｃＤＯのよう
に表す。以下同じ）に接続される。

カラムスイッチＣ３ＷＩは、それぞれ対応する相補デー
タ線に結合されるｎ＋１対のスイッチＭＯＳＦＥＴによ
って構成される。これらのスイッチＭ　ＯＳ　Ｆ　Ｅ　
Ｔの他方の端子は、相補共通データ線を構成する非反転
信号線ＣＤＩ又は反転信号線ＣＤＩに共通に結合される
。これにより、カラムスイッチｃｓｗｉは相補データ線
ＤＯ・ＤＯ−Ｄｎ−Ｄｎと共通相補データ線ＣＤＩとを
選択的に接続させる。カラムスイッチＣ３ＷＩを構成す
る各対の二つのスイッチＭＯＳＦＥＴのゲートはそれぞ
れ共通接続され、ランダム・アクセス・ボート用カラム
アドレスデコーダＲＣＤによって形成されるデータ線選
択信号が供給される。

ランダム・アクセス・ボート用カラムアドレスデコーダ
ＲＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ａｙｉをデコードし
、タイミング制御回路ＴＣから供給されるデータ線選択
タイミング信号φｙｒに従って、上記データ線選択信号
を形成し、カラムスイッチＣ３ＷＩ−ＣＳＷ４に供給す
る。

カラムアドレスバッフ、ＣＡＤＢは、タイミング制御回
路ＴＣにおいてカラムアドレスストローブ信号ＣＡＳの
立ち下がりを検出して形成されるタイミング信号φａｃ
に従って、外部端子ＡＯ〜Ａｉを介して供給されるＹア
ドレス信号ＡＹＯ〜ＡＹｉを取り込み、保持するととも
に、相補内部アドレス（Ｋ　号ａ　ｙ　Ｏ〜ａ　ｙ　ｔ
を形成してランダム・アクセス・ボート用カラムアドレ
スデコーダＲＣＤに供給する。

メモリアレイＭ−ＡＲＹ１の相補データ線ＤＯ・ＤＯ〜
Ｄｎ−Ｄｎは、その他方において、センスアンプＳＡＩ
の対応する単位回路に結合され、さらにマスクレジスタ
ＭＨＩを経て、シリアル・アクセス・ボートのデータレ
ジスタＤＲＩの対応する単位回路に結合される。

センスアンプＳＡＯの各単位回路は、交差接続される二
つのＣＭＯＳインバータ回路からなるランチをその基本
構成とする。これらのセンスアンプの単位回路は、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｐ
ａによって動作状態とされ、対応する相補データ線に出
力されるメモリセルの微小読み出し信号を増幅し、ハイ
レベル／ロウレベルの２値信号とする。

Ｙアドレス信号ＡＹＯ〜ＡＹｉにより指定される相補デ
ータ線が選択的に接続される相補共通データ線−ＣＤＩ
は、ランダム・アクセス・ボート用入出力回路ＲＩＯに
結合される。このランダム・アクセス・ボート用入出力
回路ＲＩＯには、メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲ
Ｙ４に対応して設けられる相補共通データ線−ＣＤ２〜
旦Ｄ４が同様に結合される。

ランダム入出力回路ＲＩＯは、デュアル・ボート・メモ
リのランダム・アクセス・ボート署き込み動作モードに
おいて、タイミング制御回路ＴＣから供給されるタイミ
ング信号φｒＨによりて動作状態とされ、入出力端子１
０１−ＩＯ２を介して外部の装置から供給される書き込
みデータを相補書き込み信号とし、相補共通データ線−
ＣＤ１〜旦Ｄ４に伝達する。また、デュアル・ボート・
メモリのランダム・アクセス・ボート読み出し動作モー
ドにおいて、タイミング制御回路ＴＣから供給されるタ
イミング信号φｒｒによって動作状態とされ、相補共通
データ線ｃＤ１〜ＣＤ４を介して伝達されるメモリセル
の読み出し２値信号をさらに増幅し、入出力端子１０１
〜１０４から送出する。

さらに、このランダム入出力回路ＲＩＯには、特に制限
されないが、リード・モディファイ・ライト機能を用い
た演算書き込みサイクルにおいて、メモリセルから読み
出したデータと入力データとの間で種々の演算を行い再
度書き込むための論理演算回路が設けられる。この論理
演算回路には、マスク演算等を行うための各種の演算モ
ードが用意される。

論理演算回路の演算モードは、機能制御回路ＦＣによっ
て選択・指定される０機能制御回路ＦＣは、外部端子Ａ
Ｏ〜Ａ３を介して供給される演算コードを保持するため
のレジスタと、その演算コードをデコードし論理演算回
路の演算モードを選択・指定するためのデコーダを含む
、演算コードは、カラムアドレスストローブ信号ＣＡＳ
がロウアドレスストローブ信号ＲＡＳに先立ってロウレ
ベルとされ、同時にライトイネーブル信号循百がロウレ
ベルとされる演算モード設定サイクルにおいて、外部端
子ＡＯ〜Ａ３を介してデュアル・ボート・メモリに供給
される。また、演算コードの特定の組み合わせは、後述
するシリアル入出力回路Ｓ■０の出力をいわゆる×１ピ
ント構成とするための内部制御信号ｓｐとして用いられ
る。

一方、この実施例のデュアル・ボート・メモリのシリア
ル・アクセス・ボートは、各メモリアレイの相補データ
線に対応して設けられるＨ＋ｌビットのデータレジスタ
ＤＲＩ〜ＤＲ４と、マスクレジスタＭＲＩ〜ＭＲ４及び
データセレクタＤＳＬ１〜ＤＳＬ４とこれらの４つのデ
ータレジスタ。

マスフレジス及びデータセレクタに共通に設けられるポ
インタＰＮＴ、　シリアル・アクセス・ボート用カラム
アドレスデコーダＳＣＤ及びシリアル入出力回路ＳＩＯ
によって構成される。なお、ポインタＰＮＴ及びシリア
ル・アクセス・ボート用カラムアドレスデコーダＳＣＤ
は、半導体基板上におけるメモリアレイの配置の関係で
複数個設けられることもある。

データレジスタＤＲＩは、後述するように、メモリアレ
イＭ−ＡＲＹ１の各相補データ線に対応して設けられ交
差接続される二つのＣＭＯＳインバータ回路からなるフ
リップフロップを含む。これらのフリップフロップの入
出力ノードと対応する相補データ線の非反転信号線及び
反転信号線の間には、データ転送用のスイッチＭＯＳＦ
ＥＴ対とマスク制御用のスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ
対がそれぞれ直列形態に設けられる。このうち、データ
転送用のスイッチＭＯＳＦＥＴは、タイミング制御回路
ＴＣから供給されるデータ転送用のタイミング信号φｄ
ｔのハイレベルによって、一斉にオン状態とされる。一
方、マスク制御用のスイッチＭＯＳＦＥＴ対は、マスク
レジスタＭ　Ｒ１の対応するビットに保持されるマスク
データに従って選択的にオン状態とされる。

マスクレジスタＭＨＩは、後述するように、上記データ
レジスタＤＲＩの単位回路と同様各相補データ線に対応
して設けられるフリップフロップと各フリップフロップ
をセント・リセットするためのスイッチＭＯＳ　Ｆ　Ｅ
Ｔを含む。このマスクレジスタＭＨＩを構成するフリッ
プフロップは、マスクイネーブル信号韮及びライトイネ
ーブル信号ＷＥがともにロウレベルとされることでタイ
ミング制御回路ＴＣから供給される反転タイミング信号
ｐｗｍｓがロウレベルとされるマスクレジスタセットサ
イクルにおいて、ポインタＰＮＴがら送られる選択信号
によって指定されるビットのみがセット状態とされる。

また、マスクイネーブル信号ＭＥがロウレベルとされラ
イトイネーブル信号ＷＥがハイレベルとされることによ
ってタイミング制御回路ＴＣから供給されるタイミング
信号φ１Ｉｌｃがハイレベルとされるマスクレジスタセ
ットサイクルにおいて、一斉にリセットされる。

データレジスタＤＰＩの各ビットは、さらにデータセレ
クタＤＳＬ　１の対応するスイッチＭＯＳＦＥＴに結合
される。データセレクタＤＳＬＩは、上述のカラムスイ
ンチＣ３ＷＩと同様な構成とされ、データレジスタＤＲ
Ｉの各ビットとシリアル入出力用相補共通データ！１！
ｃＤｓ１を選択的に接続する。データセレクタＤＳＬ　
１の各対のスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲートはそ
れぞれ共通接続され、ポインタＰＮＴからデータレジス
タ選択信号が供給される。これらのデータレジスタ選択
信号は、タイミング制御回路ＴＣから供給される反転タ
イミング信号Ｔｉがロウレベルとされる通常の動作モー
ドにおいて、有効とされる。

ポインタＰＮＴは、ｎ＋１ビットのシフトレジスタによ
り構成され、その最終ビットの出力端子ｐｓはその先頭
ビットの入力端子に結合される。

ポインタＰＮＴは、デュアル・ボート・メモリのシリア
ル入出力モードにおいて、タイミング制御回路ＴＣから
供給されるシフドクロフク用タイミング信号φＣに従っ
て、ループ状のシフト動作を行う。ポインタＰＮＴの各
ビットは、さらにシリアル・アクセス・ポート用カラム
アドレスデコーダＳＣＤの対応する出力端子に結合され
る。

シリアル・アクセス・ボート用カラムアドレスデコーダ
ＳＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ａｙｉをデコードし
、Ｙアドレス信号ＡＹＯ〜ＡＹｉにより指定されるシリ
アル入出力の先頭ビットに対応するポインタＰＮＴのピ
ントのみを論理“１″とする。すなわち、シリアル入出
力モードにおいては、Ｘアドレス信号ＡＸＯ＝ＡＸｉに
よってワード線が選択され、Ｙアドレス信号ＡＹＯ〜Ａ
Ｙｉによってシリアル入出力するべき先頭のカラムアド
レスが指定される。シリアル・アクセス・ボート用カラ
ムアドレスデコーダＳＣＤによっ゛ＣポインタＰＮＴの
指定されたビ・７トに１き込まれた論理“ｌ”の信号は
、タイミング信号φＣに従ってポインタＰＮＴ内をルー
プ状にシフトされる。この論理“ｌ”の信号がシフトさ
れることによって、データセレクタＤＳＬ　１には順次
ハイレベルのデータレジスタ選択信号が供給され、デー
タレジスタＤＲＩの各ビットが次々にシリアル入出力用
相補共通データは一〇ＤＳ　１に接続される。これによ
り、この実施例のデュアル・ボート・メモリは、記憶デ
ータのシリアル入出力を任意のカラムアドレスから開始
することができる。なお、前述のように、デュアル・ボ
ート・メモリのマスクレジスタセントサイクルにおいて
は、ポインタＰＮＴにより形成されるデータレジスタ選
択信号は、マスクレジスタをセットするためのマスクデ
ータとして用いられる。

シリアル入出力回路ＳＩＯは、各シリアル入出力用相補
共通データ線−ＣＤＳＩ〜−〇ＤＳ４とシリアル入出力
端子５ＩＯＩ−５ＩＯ４に対応して設けられる４つのメ
インアンプとデータ入カバソファ及びデータ出カバソフ
ァを含む、シリアル入出力回路ＳｆＯのデータ出力バッ
ファは、デュアル・ボート・メモリの読み出しデータ転
送サイクルにおいて、タイミング制御回路ＴＣから供給
されるタイミング信号φｓｒのハイレベルによって動作
状、侘とされ、対応するシリアル入出力用相補共通デー
タ線ΩＤＳ　ｌ−ＣＤ５４を介して出力され対応するメ
インアンプによって増幅される読み出しデータを、シリ
アル入出力端子５１０１〜５Ｉ０４から外部の装置に出
力する。また、シリアル入出力回路３１０のデータ入カ
バソファは、デュアル・ボート・メモリのシリアルデー
タ書き込みサイクルにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＳ−のハイレベルによ
って動作状態とされ、対応するシリアル入出力端子５Ｉ
ＯＩ〜５１０４を介して外部の装置から供給される書き
込みデータを相補書き込み信号とし、対応するシリアル
入出力用相補共通データ線ＣＤ８１〜−〇ＤＳ４に伝達
する。

この実施例のデュアル・ボート・メモリでは、通常シリ
アル入出力回路ＳＩＯのシリアル出力信号は、上記のよ
うに４つのシリアル入出力端子５１０１〜５Ｉ０４を介
して４ビット同時に出力される。しかし、さらに記憶容
量の大きなシリアルメモリを必要とする場合、このデュ
アル・ボート・メモリを、４つのメモリアレイＭ−ＡＲ
ＹＩ〜Ｍ−ＡＲＹ４から出力される読み出しデータを−
つのシリアル入出力端子を介してシリアルに出力するい
わゆる×１ピント構成のメモリとして用いることができ
る。この場合、前述のように、ランダム入出力回路ＲＩ
Ｏの論理演算回路の演算モードを制御するための演算コ
ードの組み合わせの一つが、シリアル出力を×１ビット
９ｍ成とするための内部制御信号ｓｐとされる。

シリアル入出力回路ＳＩＯは、機能制御回路ＦＣから供
給される内部制御信号３ｐがハイレベルになると、シリ
アル入出力用相補共通データ縁立ＤＳＬ−ＣＬ）Ｓ４を
介してシリアルに出力される読み出しデータを、シリア
ル入出力回路５１０内に設けられるマルチプレクサによ
って順次選択し、一つのシリアル入出力端子５ｉｏｉを
介して外部の装置に出力する。

タイミング制御回路ＴＣは、外部から制御信号とし°ζ
供給されるロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信号ＣＡＳ、　　ライトイネーブル
信号Ｗ下、データ転送制御信号五Ｔ１０Ｅ、シリアル出
力制御信号ＳＯＥ及びマスクイネーブル信号ＭＥによっ
て、上記各種のタイミング信号を形成し各回路に供給す
る。また、外部から供給されるシリアルクロック信号Ｓ
Ｃにより、シリアル入出力動作を同期化するためのタイ
ミング信号φＣを形成し、ポインタＰＮＴ及びシリアル
入出力回路ＳＩＯに供給する。

各制御信号が適当な組み合わせとされることで、デュア
ル・ポート・メモリの動作モードが指定される０例えば
、まずロウアドレスストローブ信号ＲＡＳがロウレベル
となり、続い一ζカラムアドレスストローブ信号ＣＡＳ
がロウレベルとなった時点でライトイネーブル信号ＷＥ
がハイレベルであると、ランダム・アクセス・ポートの
読み出し動作モードとされる。ロウアドレスストローブ
信号ＲＡＳ及びカラムアドレスストローブ信号ＣＡＳの
両方の立ち下がり時点でライトイネーブル信号ＷＥがロ
ウレベルである場合、ランダム・アクセス・ポートの書
き込み動作モードとされる。また、ライトイネーブル信
号ＷＥがロウアドレスストローブ信号ＲＡＳの立ち下が
り時点でハイレベルであり、カラムアドレスストローブ
信号ＣＡＳの立ち下がり時点でロウレベルである場合、
論理演算回路を用いた演算書き込みサイクルとされる。

さらに、ロウアドレスストローブ信号ＲＡＳの立ち下が
り時点でライトイネーブル信号ＷＥがハイレベルであり
データ転送制御信号ＤＴ１０Ｂがロウレベルの場合、メ
モリアレイの読み出しデータをデータレジスタＤＲＩ−
ＤＲ４に転送しいわゆるシリアル読み出しを行うための
読み出しデータ転送サイクルとされる。この読み出しデ
ータ転送サイクルの場合、選択されたワード線に結合さ
れるメモリセルからのデータ読み出しが終了しデータ転
送制御信号Ｄ　Ｔ１０　Ｅがロウレベルからハイレベル
に戻された後、データ転送用のタイミング信号φｄｔが
形成され、読み出しデータをデータレジスタＤＲＩ〜Ｄ
Ｒ４に転送するとともにシリアルクロック信号ＳＣに同
期したシリアル出力動作が開始される０次に、ロウアド
レスストローブ信号ＲＡＳの立ち下がり時点でデータ転
送制御信号Ｄロウレベルでありかつシリアル人出力制御
信号ｇＯＥがハイレベルの場合は、シリアルデータ書き
込みサイクルとされ、シリアル入出力端子５Ｉ０１〜５
１０４を介して供給されるシリアル書き込みデータがデ
ータレジスタＤＲＩ〜ＤＲ４に入力される。また、ロウ
アドレスストローブ信号πＸ宮の立ち下がり時点でデー
タ転送制御信号丁子１０Ｅととともにライトイネーブル
信号ＷＥがロウレベルでありかつシリアル入出力制御信
号ＳＯＥがロウレベルの場合は、書き込みデータ転送サ
イクルとされ、転送用タイミング信号φｄｔがマスクレ
ジスタＭＲＩ内に設けられるデータ転送用ＭＯＳＦＥＴ
に供給される。これにより、データ転送用スイッチＭＯ
ＳＦＥＴが一斉にオン状態となり、上記シリアルデータ
書き込みサイクルによってデータレジスタＤＲＩ〜ＤＲ
４にセントされた書き込みデータがメモリアレイの選択
されたワード線に結合されるｎ＋１ビットのメモリセル
に一斉に入力される。シリアル・アクセス・ポートを用
いたシリアル書き込み動作は、上記のシリアルデ−夕暑
き込みサイクルを実行した後、書き込みデータ転送サイ
クルを引き続き組み合わせて実行することによって、実
現される。

ところで、ロウアドレスストローブ信号ＲＡＳの立ち下
がり時点でデータ転送制御信号ＤＴ１０Ｅ、ライトイネ
ーブル信号ＷＥ及びシリアル入出力制御信号ＳＯＥがロ
ウレベルでありかつマスクイネーブル信号ＭＥがロウレ
ベルである場合、マスクレジスタセットサイクルとされ
る。このマスクレジスタセントサイクルの場合、タイミ
ング制御回路ＴＣからマスクレジスタＭＨＩに対して供
給される反転タイミング信号φｔａｓがロウレベルとさ
れ、前述のように、ポインタＰＮＴによって形成される
データレジスタ選択信号はそれぞれマスクレジスタＭＲ
Ｉの対応するピントをセントするためのマスクデータと
して用いられる。また、ロウアドレスストローブ信号Ｒ
ＡＳの立ち下がり時点でデータ転送制御信号Ｄ”ｌ’１
０Ｅがロウレベル、ライトイネーブル信号ＷＥ及びシリ
アル出力制御信号ＳＯＥがハイレベルでありかつマスク
イネーブル信号ＭＥがロウレベルである場合、マスクレ
ジスタリセットサイクルとされる。マスクレジスタセッ
トサイクル及びマスクレジスタセットサイクルルについ
ては、後で詳細に説明する。

これらのマスクレジスタを用いた記憶データの書き込み
動作は、予めマスクレジスタセントサイクルを用いてマ
スクレジスタＭＲＩの所定のビットに論理“１”のマス
クデータを書き込んだ後、シリアルデータ書き込みサイ
クルによってデータレジスタＤＲＩ〜ＤＲ４に書き込み
データをセントし、さらに書き込みデータ転送サイクル
を行うことにより実現される。データレジスタＤＲＩ〜
ＤＲ４にセットされる書き込みデータは、予めデュアル
・ボート・メモリに格納されているデータを読み出しデ
ータ転送サイクルによってデータレジスタＤＲＩ〜ＤＲ
４に読み出して用いることもできる。

一方、ロウアドレスストローブ信号ＲＡＳの立ち下がり
に先立って、カラムアドレスストローブ信号ＣＡＳがハ
イレベルからロウレベルに変化される場合、いわゆるＣ
ＡＳビフォアＲＡＳリフレッシュモードとされる。また
、ロウアドレスストローブ信号ＲＡＳの立ち下がり時点
でライトイネーブル信号ＷＥがロウレベルであると、演
算モード設定サイクルとされ、外部端子ＡＯ〜Ａ３を介
して供給される演算コードが機能制御回路ＦＣ内のレジ
スタに取り込まれる。

第１図には、第２図のデュアル・ボート・メモリにおけ
るマスクレジスタＭＲＩの一実施例の回路図が示されて
いる。マスクレジスタＭＲ２〜ＭＲ４も、第１図と同じ
回路構成であるため、このマスクレジスタＭＨＩの場合
を例に、デュアル・ボート・メモリの動作の概要を説明
する。なお、同図に記載されるＭＯＳ　Ｆ　ＥＴは、す
べてＮチャンネル型である。

Ｍ１図において、メモリアレイＭ−ＡＲＹＩを構成する
ｆｉ＋１組の相補データ線Ｄｏ−ＤＯ−Ｄｎ−Ｄ　ｎは
、データ転送用のスイッチＭＯＳＦＥＴＱ１３・Ｑ１４
〜Ｑ１５・Ｑ１６　（第１のスイッチＭ　ＯＳ　Ｆ　Ｅ
　Ｔ対）及びマスク制御用のスイッチＭＯＳＦＥＴＱ９
・ＱＩＯ〜Ｑｌｌ・Ｑ１２（第２のスイッチＭＯＳＦＥ
Ｔ対）を介してデータレジスタＤＲＩの対応する単位回
路ＵＤＲＯ〜ＵＤＲｎに結合される。データレジスタＤ
ＲＩのｎ＋１１固の単位回路Ｕ　Ｄ　ＲＯ”　Ｕ　Ｄ　
Ｒｎは、さらにデータセレクタＤＳＬ　１のスイッチＭ
ＯＳ　Ｆ　ＥＴＱｌ−Ｑ２〜Ｑ３・Ｑ４　（第３のスイ
ッチＭＯＳＦＥＴ対）を介して、シリアル人出力用相補
共通データ線ＣＤ５Ｉ・ＣＤＳ　Ｌに選択的に結合され
る。データ転送用のスイッチＭＯＳＦＥＴＱＩ　３・Ｑ
１４〜Ｑ１５・Ｑ１６のゲートはすべて共通接続され、
タイミング制御回路ＴＣからデータ転送用のタイミング
信号φｄ（が供給される。

マスク制御用のスイッチＭＯＳＦＥＴＱ９・ＱｌＯ〜Ｑ
ｌｌ・Ｑ１２のゲートはそれぞれ共通接続され、マスク
レジスタＭＨＩの対応する単位回路Ｕ　Ｍ　ＲＯ−Ｕ　
Ｍ　Ｒｎの出力信号が供給される。

マスクレジスタＭＨＩは、ｎ＋　１　（ａ！の単位回路
ＬＩＭＲＯ〜ＬＩＭＲｎを含む。これらの単位回路は、
特に制限されないが、入力端子と出力端子が互いに交差
接続されるそれぞれ二つのＣＭＯＳインバータ回路Ｎ１
・Ｎ２〜Ｎ３・Ｎ４からなるフリップフロップをその基
本構成とする。共通接続されたインバータ回路Ｎ１の出
力端子及びインバータ回路Ｎ２の入力端子は、このフリ
ップフロップの出力端子とされ、対応する上記マスク制
御用スイッチＭＯＳＦＥＴＱ９−Ｑｌ　Ｏ〜Ｑｌ　１−
Ｑｌ　２のゲートに結合される。共通接続されたインバ
ータ回路Ｎｌの入力端子及びインバータ回路Ｎ２の出力
端子は、このフリップフロップの入力端子とされる。そ
れぞれのフリップフロップの入力端子と回路の電源電圧
Ｖｃｃとの間には、ＭＯＳＦＥＴＱ５〜Ｑ６が設けられ
、またそれぞれのフリップフロップの入力端子と回路の
接地電位との間にはＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７〜Ｑ
８が設けられる。

ＭＯＳＦＥＴＱ５〜Ｑ６のゲートは、対応するノアゲー
ト回路Ｎ００３〜Ｎ０Ｇ４の出力端子にそれぞれ結合さ
れる。これらのノアゲート回路Ｎ００３〜Ｎ０Ｇ４の一
方の入力端子には、ポインタＰ　Ｎ　’ｌ’から対応す
る反転データレジスタ選択信号Ｓ　Ｏ”　Ｓ　ｎが供給
される。また、ノアゲート回路Ｎ００３〜Ｎ０Ｇ４の他
方の入力端子には、タイミング制御回路ＴＣからマスク
レジスタセント用の反転タイミング信号１ｉが供給され
る。これにより、ＭＯＳＦＥＴＱ５〜Ｑ６は、対応する
ノアゲート回路Ｎ　ＯＧ　３〜Ｎ０Ｇ４の出力信号がハ
イレベルとなるとき、すなわち反転タイミング信号Ｔｉ
がロウレベルとされかつ対応するデータレジスタ選択信
号がロウレベルとされるときにオフ状態となり、対応す
るフリップフロップの入力端子を電ｊｆｌ圧Ｖｃｃのよ
うなハイレベルとしこれをセント状態とする。このフリ
ップフロップのセット状態において、フリップフロップ
の出力信号はロウレベルとされ、対応するマスク制御用
のスイッチＭＯＳＦＥＴＱ９・ＱＩＯ〜Ｑｌｌ−Ｇ１２
はそれぞれオフ状態とされる。これにより、データ転送
用のスイッチＭＯＳＦＥＴＱＩ　３・Ｑ１４〜Ｑ１５・
Ｇ１６がオン状態とされるデータ転送時において、デー
タレジスタＤＲＩ〜ＤＲ４の対応するビットにセントさ
れた暑き込みデータは対応する相補データ線に伝達され
ず、メモリセルに対するデータの書き込み動作は禁止さ
れる。

タイミング制御回路ＴＣから供給されるマスクレジスタ
セント用の反転タイミング信号ｐｔｓｓがロウレベルに
されるにもかかわらず、対応する反転データレジスタ選
択信号がロウレベルとされない場合、対応するノアゲー
ト回路の出力信号はロウレベルのままとなり、対応する
フリップフロップはリセット状態を維持する。このフリ
ップフロップのリセット状態において、フリップフロッ
プの出力信号はハイレベルとなり、対応するマスク制御
用のスイッチＭＯＳＦＥＴＱ９・ＱＩＯ〜Ｑ１１・Ｇ１
２はそれぞれオン状態となる。これにより、データ転送
用のスイッチＭＯＳＦＥＴＱＩ　３・Ｑ１４〜Ｑ１５・
Ｇ１６がオン状態とされるデータ転送時において、デー
タレジスタＤ、Ｒ１〜ＤＲ４の対応するビットにセント
された書き込みデータは対応する相補データ線に伝達さ
れ、メモリセルに対するデータの書き込みが行われる。

一方、ＭＯＳＦＥＴＱ７〜Ｑ８は、タイミング制御回路
ＴＣから供給されるマスクレジスタリセット用のタイミ
ング信号φ＋ＷＣのハイレベルによって一斉にオン状態
となり、各フリップフロップの入力端子を回路の接地電
位のようなロウレベルとし、すべてのフリップフロップ
を一斉にリセット状態とする。これにより、データレジ
スタＤＲＩ〜ＤＲ４にセントされた書き込みデータは、
マスクされることなく対応するメモリセルにそれぞれ伝
達される。

次に、データセレクタＤＳＬＩのスイッチＭＯＳＦＥＴ
対Ｃａ１−Ｑ２〜Ｑ３・Ｇ４のゲートはそれぞれ共通接
続され、さらに対応するノアゲート回路Ｎ　Ｏ０１〜Ｎ
　ＯＧ　２の出力端子に結合される。

これらのノアゲート回路の一方の入力端子には、ポイン
タＰ　Ｎ　Ｔによって形成される対応する反転データレ
ジスタ選択信号５Ｏ＝Ｓｎがそれぞれ供給される。また
、ノアゲート回路ＮＯ０１〜Ｎ。

Ｇ２の他方の入力端子はすべて共通接続され、タイミン
グ制御回路ＴＣから反転タイミング信号φ品が供給され
る。この反転タイミング信号ｐｓｅは、デュアル・ボー
ト・メモリのマスクレジスタセントサイクル又はマスク
レジスタリセットサイクルを除く通常の動作モードにお
いてロウレベルとされる°。これにより、各スイッチＭ
ＯＳＦＥＴ対Ｑ１−Ｑ２〜Ｑ３・Ｃ４は、対応するノア
ゲート回路Ｎ０Ｇｌ−ＮＯＧ２の出力信号がハイレベル
のとき、すなわち反転タイミング信号ψｓｅがロウレベ
ルとされかつ対応する反転データレジスタ選択信号がロ
ウレベルとされるときにオン状態となり、データレジス
タＤＲＩの単位回路ＵＤＲＯ〜ＵＤＲｎを選択的にシリ
アル入出力用相補共通データ線ＣＤＳ　１−　Ｃ１）Ｓ
　ｌに接続する。

このように、この実施例のデュアル・ボート・メモリの
場合、ポインタＰＮＴによって形成されるデータレジス
タ選択信号は、デュアル・ボート・メモリの通常の動作
モードにおいて所定の選択動作に用いられるが、マスク
レジスタセントサイクルにおいてはマスクレジスタをセ
ントするためのマスクデータとして用いられるものであ
る。したがって、マスクレジスタセットサイクルにおい
ては、Ｙアドレス（ｉ号ＡＹＯ〜ＡＹｉによって指定さ
れるカラムアドレスをマスクデータの先頭アドレスとし
、以下シリアルクロック信号ＳＣが入力されるごとにこ
のアドレスにつづくマスクレジスタＭＨＩのビットが順
次セント状態とされ、マスクデータが書き込まれる。

以上のように、この実施例のデュアル・ボート・メモリ
では、相補データ線Ｄｏ−ＤＯ〜Ｄｎ・四に対応してマ
スクレジスタＭＨＩの各単位回路ｔＪ　ｔｕｔ　ＲＯ”
　Ｕ　Ｍ　Ｒｎが設けられ、それぞれに保持されるマス
クデータに従ってマスク制御用のスイッチＭＯＳＦＥＴ
Ｑ９・ＱＩＯ〜Ｑｌｌ・Ｃ１２が選択的にオン状態とさ
れる。これにより、データレジスタＤＲＩに保持される
書き込みデータをマスクデータに従って選択的に対応す
るメモリセルに書き込むことができ、マルチウィンドウ
形式の表示両面の作成処理やこのような表示画面の部分
的なスクロール処理を高速に行うことができるとともに
、画像処理用のプロセッサに対する処理負担を軽減する
ことができるものである。

第３図には、この実施例のデュアル・ボート・メモリの
マスク機能を用いて、マルチウィンドウ形式の表示画面
を作成する場合の動作を説明するための概念図が示され
ている。

第３図において、表示画面の各Ｘ軸アドレスの水平走査
線にデュアル・ボート・メモリのメモリアレイの行すな
わちワード線が対応され、それぞれの水平走査線の画素
すなわちＹ軸アドレスがメモリアレイの列すなわち相補
データ線が対応される。したがって、デュアル・ボート
・メモリの読み出しデータ転送サイクルにおいてシリア
ルに出力される各行のメモリセルからの読み出しデータ
は、時系列的に各走査線の画素に対応付けられる。

デュアル・ボート・メモリのすべてのワード線ＷＯ−Ｗ
　ｍについて読み出しデータ転送サイクルを繰り返すこ
とで、第３図のような表示画面を得ることができる。

第３図の表示両面には、ワード線Ｗｐ−Ｗｑに対応する
Ｘ軸アドレスＸｐ−Ｘｑ及び相補データ１ｊｌＤｒ−Ｄ
ｒ−Ｄｓ−Ｄｓに対応するＹ軸アドレス’（ｒ−ｙ’ｌ
’ｓの部分にウィンドウが形成される。

同図により、斜線で示される背景画像とウィンドウ内の
表示画像を合成する場合の動作の概要を説明する。当初
の背景画像に対応する画像データは、すでにデュアル・
ボート・メモリのメモリアレイ内に格納されているもの
とする。

マルチウィンドウ形式の表示画面の作成は、まずマスク
レジスタＭＲＩ〜ＭＲ４にマスクデータをセントするこ
とによって開始される。マスクデータの暑き込み動作は
、前述のように、マスクイネーブル信号韮及びライトイ
ネーブル信号ｑ百をロウレベルとしてデュアル・ボート
・メモリをマスクレジスタセントサイクルとし、そのと
きのＹアドレス信号ＡＹＯ〜ＡＹｉとしてマスクデータ
の先頭ピントに対応するカラムアドレスを入力すること
によって行われる。第３図の場合、１ｆ景？５像に新し
い表示画像を合成するＸ軸アドレスＸｐ−Ｘｑについて
のみ、画像データの書き換＆を行えばよく、したがって
、マスクデータの先頭カラムアドレスはＹ軸アドレスＹ
ｓ−１１となる。以後、シリアルクロック信号ＳＣを変
化させるごとにマスクデータがポインタＰＮＴ内をルー
プ状にシフトされ、Ｙ軸アドレスＹｒ−１でシリアルク
ロック信号ＳＣの入力を停止することで、マスクレジス
タＭＨＩ−ＭＲ４に対する所定のマスクデータの杏き込
みを終了する。

マスクデータの書き込みが終了したら、次にデュアル・
ボート・メモリのシリアルデータ書き込みサイクルをま
ずＸ軸アドレスＸｐについて実行し、ワードｕＡ単位で
新しい画像データをデータレジスタＤＲＩ〜ＤＲ４にセ
ントする。この場合、新しい表示画像のｙ軸アドレスＹ
　ｒ　ｗ　Ｙ　ｓ以外の入力画像データはドントケアで
よい、書き込みデータの入力が終了したら、デュアル・
ボート・メモリを書き込みデータ転送サイクルとし、デ
ータレジスタＤＲＩ〜ＤＲ４にセットした書き込みデー
タを対応する行すなわちワード線Ｗｐに結合されるメモ
リセルに入力する。このとき、Ｙ軸アドレスＹＯ−Ｙｒ
−１及びＹｓ＋１〜Ｙｎに対応する書き込みデータはマ
スクされるため、これらの部分には！４線の背景画像が
そのまま残される。

以下、Ｘ軸アドレスを順次インクリメントしながらこれ
らの動作を繰り返すことで、第３図のマルチウィンドウ
形成の表示画面を形成することができる。これらの動作
において、画像処理用のプロセッサは新しい表示画像の
データを行単位で七：／トシ、メモリアクセスを行うだ
けでよく、表示画面を合成するためのピントごとの演算
処理を行う必要はない。したがって、マルチウィンドウ
形式の表示画面の作成処理が高速化されるとともに、画
像処理用のプロセッサに対する処理負担が軽減されるも
のとなる。なお、以上の動作において、データレジスタ
ＤＲＩ〜ＤＲ４にセットする画像データとして、予めメ
モリに書き込まれている画像データを読み出しデータ転
送サイクルによって読み出し、これをＸ軸アドレスを一
つずつ増減しながら再；き込みすることで、部分的なス
クロール処理を行うこともできる。

以上の本実施帆に示されるように、この発明を画像処理
用メモリとして用いられるデュアル・ボート・メモリ等
の半導体記憶装置に通用した場合、次のような効果が得
られる。すなわち、（１）メモリアレイの複数の相補デ
ータ線に対応してマスクレジスタを設け、また各相補デ
ータ線と直並列変換用のデータレジスタとの間にデータ
転送用の％’４１のスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ対と
マスク制御用の第２のスイッチＭ　ＯＳ　Ｆ　Ｅ　′ｒ
対を直列形態に設け、第２のスイッチ〜１０３　Ｆ　Ｅ
Ｔ対をマスクレジスタの対ｊ芯するビットの出力信号に
従って選択的にオン状態とすることで、ワード線草位で
データレジスタに保持される記憶データを、マスクデー
タに従って選択的にマスクしながら書き込むことができ
るという効果が得られる。

〈２）上記（１）項の動作を繰り返すことにより、マル
チウィンドウ形式の表示画面の作成処理やこのような表
示両面の部分的なスクロール処理を高速に行うことがで
きるという効果が得られる。

（３）上記（１）項及び（２）項により、画像処理用の
プロセッサに対する処理負担を軽減できるとともに、画
像処理プログラムを簡素化することができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図のマス
クレジスタＭＲＩ〜Ｍ　Ｒ４は４つのデータレジスタＤ
ＲＩ〜ＤＲ４に共通に一つ設けるものであってもよい、
また、第１図において、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５
〜Ｑ６はＰチャンネルＭＯＳＦＥＴで構成してもよいし
、あるいはそのままＮチャンネルＭＯＳＦＥＴとしフリ
ップフロップの出力端子と回路の接地電位との間に設け
てもよい。前者の場合、ＭＯＳＦＥＴＱ５〜Ｑ６のゲー
トにはノアゲート回路Ｎ　Ｏ０３〜Ｎ０Ｇ４の出力信号
の反転信号を供給する必要がある。

さらに、第１図の具体的な回路構成は、例えばデータ転
送用スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔとマスク制御用スイ
ッチＭＯＳ　Ｆ　ＥＴの順序を逆にする等、他の実施形
態も考えられる。また、第２図に示されるデュアル・ボ
ート・メモリは、１つあるいは８つ以上のメモリアレイ
により構成したり、ランダム・アクセス・ボート用カラ
ムアドレスデコーダＲＣＤとシリアル・アクセス・ボー
ト用カラムアドレスデコーダＳＣＤとして一つのカラム
アドレスデコーダを共用するなど、そのブロック構成や
制御信号の組み合わせ等、種々の実施形態を採りうるち
のである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデュアル・ボート・
メモリに通用した場合について説明したが、それに限定
されるものではなく、例えばその他のマルチ・ボート・
メモリなど各種の半導体記憶装置にも適用できる０本発
明は、少なくとも直並列変換用のデータレジスタを有す
る半導体記憶装置には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡華に説明すれば、次のとおりである
。すなわち、メモリアレイの複数の相補データ線に対応
してマスクレジスタを設け、また各相補データ線と直並
列変換用のデータレジスタとの間にデータ転送用の第１
のスイッチＭＯＳＦＥＴ対とマスク制御用の♀２のスイ
ッチＭＯＳＦＥＴ対を直列形態に設け、第２のスイッチ
ＭＯＳＦＥＴ対をマスクレジスタの対応するビットの出
力信号に従って選択的にオン状態とすることで、ワード
線準位でデータレジスタに保持される記憶データを、マ
スクデータに従って選択的にマスクして書き込むことが
でき、マルチウィンドウ形式の表示画面の作成処理や部
分的なスクロール処理を高速に行うことができるもので
ある。

【図面の簡単な説明】

第１図は、この発明が通用されたデュアル・ボート・メ
モリのマスクレジスタの一実施例を示す回路図、第２図は、第１図のマスクレジスタを含むデュアル・ボ
ート・メモリの一実施例を示すブロック図、第３図は、第２図のデュアル・ボート・メモリのマスク
機能を利用してマルチウィンドウ形式の表示両面を作成
する場合の動作を説明するための概念図である。ＭＨＩ・・・マスクレジスタ、ＤＲｌ・・・データレジ
スタ、ＤＳＬＩ・・・データセレクタ、Ｍ−ＡＲＹＩ・
・・メモリアレイ、ＰＮＴ・・・ポインタ、ＳＩＯ・・
・シリアル入出力回路、ＴＣ・・・タイミング制御回路
、ＵＤＲＩ〜ＵＤＲｎ・・・データレジスタ単位回路、
ＩＪＭＲＯ−ＵＭ　Ｒｎ・・・マスクレジスタ華位回路
、Ｑ１〜Ｑ１Ｇ・・・ＮチャンネルＭＯＳＦＥＴ、Ｎ０
０１〜Ｎ０Ｇ４・・・ノアゲート回路、Ｎ１〜Ｎ４・・
・インバータ回路。ＳＡＩ・・・センスアンプ、Ｃ３Ｗ１・・・カラムスイ
ッチ、ＲＣＤ・・・ランダム・アクセス・ボート用カラ
ムアドレスデコーダ、ＳＣＤ・・・シリアル・アクセス
・ボート用カラムアドレスデコーダ、ＲＤ・・・ロウア
ドレスデコーダ、Ｒ１０・・・ランダム人出力回路、Ｆ
Ｃ・・・機能制御回路、ＣＡＤＢ・・・カラムアドレス
デコーダ、ＲＡＤＢ・・・ロウアドレスバッファ、ＡＭ
Ｘ・・・アドレスマルチブレフナ、ＲＥＦＣ・・・リフ
レッシュアドレスカウンタ。第１　囚ＳＩＯ第２２

Claims

【特許請求の範囲】１、それぞれのビットがメモリアレイを構成する複数の
相補データ線に対応して設けられるデータレジスタと、
それぞれのビットが上記複数の相補データ線に対応して
設けられるマスクレジスタと、上記複数の相補データ線
のそれぞれと上記データレジスタの対応するビットとの
間に直列形態に設けられデータ転送用の内部タイミング
信号に従ってスイッチ制御される第１のスイッチＭＯＳ
ＦＥＴ対及び上記マスクレジスタの対応するビットの出
力信号に従ってスイッチ制御される第２のスイッチＭＯ
ＳＦＥＴ対からなる直列回路と、シリアル入出力用相補
共通データ線と上記データレジスタの対応するビットと
の間に設けられ時系列的に形成される選択信号に従って
スイッチ制御される第３のスイッチＭＯＳＦＥＴ対を含
むことを特徴とする半導体記憶装置。２、上記マスクレジスタは、上記半導体記憶装置の所定
の動作モードにおいて、上記時系列的に形成される選択
信号に従ってセットされるとともに、他の所定の動作モ
ードにおいて、一斉にリセットされるものであることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。