JPS62121985A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、画像処理用のＲＡＭ　（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

〔背景技術〕

文字及び図形をＣＲＴ　（陰極線管）の画面上に表示さ
せる画像処理用のＲＡＭとして、例えば、日経マグロウ
ヒル社１９８５年２月１１日（寸「日経エレクトロニク
ス」頁２１９〜頁２２９に記載されたシリアルアクセス
メモリが公知である。このＲＡＭは、アドレス信号を形
成するカウンタ回路を外部端子から供給される制御信号
とタイミング信号で動作させることにより、メモリアレ
イのワード線の選択信号を形成するものである。また、
メモリアレイのデータ線をスイッチ回路を介してデータ
レジスタにパラレルに接続させ、このデータレジスタと
外部端子との間でデータをシリアルに授受させるように
するものである。これにより、外部端子とのデータの授
受は、シリアルに行われるので、ＣＲＴのラスクスキャ
ンタイミングに同期した画素データの取り出しが容易に
行えるものとなる。しかし、上記画像処理用のＲＡＭに
あっては、見かけ上はＲＡＭでありながら、実質的には
その記憶容９分のビット数を持つシフトレジスタとして
の動作しか行えない。このため、１つのメモリセルに対
しては全ピット分のアドレッシングに一回のアクセスし
かできず、図形作成や変更を伴い画像処理動作が遅くな
ってしまうという問題がある。

画像処理のためには、ランダム・アクセス動作を行うＲ
ＡＭの方が便利である。そこで、本願発明者は、×４ビ
ットのように複数ビットの単位でアクセスが行われるＲ
ＡＭ　（例えば、■日立製作所１、昭和５８年９月発行
のｒ日立ＩＣメモリデータブックｊ参照）を用いて、上
記４ビツトの信号に対して赤、青、祿及び輝度信号を割
り当てて、カラー画像処理用のＲＡＭ　（いわゆるビデ
イオＲＡＭ）を構成することを考えた。しかしながら、
このようなＲＡＭにあっても、図形の作成やその変更に
おいて、画素データをいったん読み出して、それと新な
画素データや表示条件との論理演算を行い、変更すべき
画素データを作成して再びもとのアドレスに書き込むと
いう複数サイクルにわたるメモリアクセス動作及びマイ
クロプロセッサの動作が必要になる。

そこで、本願発明者等は、ＲＡＭ内に論理演算回路を設
けて、画素データの種々の加工を行う機能を設けること
を考えた。そこで、種々の論理演算機能を持つ論理演算
回路が必要となった。

〔発明の目的〕

この発明の１つの目的は、簡単な回路構成により複数か
らなる論理演算機能を持った半導体集積回路装置を提供
することになる。

この発明の他の目的は、高速画像データの処理に適した
多機能を持つ半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

［発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、直列形態にされた第１導電型の２つのＭＯＳ
ＦＥＴと、直列形態にされた第２導電型の２つのＭＯＳ
　Ｆ　ＥＴと、上記第１導電型のＭＯＳＦＥＴと第２導
電型のＭＯＳ　Ｆ　ＥＴとの相互接続点が共通の出力端
子とされ、その出力点を基準にして対称的に配置された
一対のＭＯＳＦＥＴのゲートを交差接続して相補的な人
力信号を供給し、残りの対のＭＯＳＦＥＴのゲートを共
通接続して第２と第３の入力信号を供給してなる第１の
回路と、上記第１の回路の第２及び／又は第３の入力信
号を上記第１の回路と同様な第２の回路により形成して
、２組の相補的な入力信号の論理演算を実現するもので
ある。

〔実施例〕

第１図には、この発明を画像処理用のＲＡＭに適用した
場合の一実施例のブロック図が示されている。同図の各
回路ブロックは、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような１
個の半導体基板上において形成される。

この実施例の半導体記憶装置は、×４ビット構成のダイ
ナミック型ＲＡＭを基本構成として、以下に説明するよ
うに画像処理動作を高速に行うための内部回路が付加さ
れる。特に制限されないが、同図におけるメモリ部ＲＡ
Ｍは、４組のメモリアレイ、センスアンプ及びアドレス
デコーダ回路から構成される。メモリアレイ部ＲＡＭは
、マトリックス配置されたアドレス選択用ＭＯＳＦＥＴ
　（絶縁ゲート型電界効果トランジスタ）と情報記憶用
のキャパシタとからなるダイナミック型メモリセルを含
んでいる。上記メモリセルのアドレス選択用ＭＯＳ　Ｆ
　ＥＴは、そのゲートが対応するワード線に結合され、
ドレインが対応する一方のデータ線に結合される。この
ようなメモリ部ＲＡＭの構成は、従来の×４ビット構成
のダイナミック型ＲＡＭのそれと同様であるので、その
説明を省略する。

メモリアレイにおける相補データ線の信号は、それぞれ
例示的に示されているスイッチＭＯ３ＦＥＴＱＩ、Ｑ２
等を介して合計４組からなるシフトレジスタＳＲの各ビ
ットにパラレルに転送される。これら（７）ＭＯ３ＦＥ
ＴＱ１．Ｑ２は、そのゲートに共通に供給されたタイミ
ング信号φＳによって制御され、上記信号の転送タイミ
ングが制御される。このようなメモリアレイにおける１
ワ一ド線分の記憶情報をパラレルに読み出して合計４組
からなるシフトレジスタＳＲから外部端子Ｄｓへ４ビツ
トの信号をシリアルに送出させる機能は、ＣＲＴのラス
クスキャンタイミングに同期して表示すべきカラー画素
を構成する赤、青、緑及び輝度の図形データを発生させ
る上で便利なものとなる。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳにより形成されたタイミング信号φｒ
に同期して外部アドレス信号ＡＸＯ〜ＡＸｉを取込み、
ロウアドレスデコーダに伝える内部相補アドレス信号を
形成する。メモリ部ＲＡＭに含まれるロウアドレスデコ
ーダは、そのアドレス信号の解読を行うとともに、ワー
ド線選択タイミング信号に同期して所定のワード線及び
ダミーワード線の選択動作を行う。

カラムアドレスバッファＣ−ＡＤＢは、通常のメモリア
クセスにあっては遅れて供給されるカラムアドレススト
ローブ信号ＣＡＳにより形成されたタイミング信号φＣ
に同期して外部アドレス信号ＡＹＯ〜ＡＹｉを取込みカ
ラムアドレスデコーダに伝える。メモリ部ＲＡＭに含ま
れるカラムアドレスデコーダは、そのアドレス信号の解
読を行うとともに、データ線選択タイミング信号に同期
してデータ線の選択動作を行う。特に制限されないが、
この実施例において、カラムアドレスバッファＣ−ＡＤ
Ｂは、上記のようなアドレス信号ＡＹＯ〜ＡＹｉの取り
込みの他に一定の動作条件のもとて上記アドレス端子か
ら取り込んだ信号をファンクション信号としてファンク
ヨン設定回路ＦＮに伝える。

上記ファンクション設定回路ＦＮは、後述するタイミン
グ制御回路ＴＣにより形成されたタイミング信号φｆｎ
により、それが動作状態にされたとき、上記カラムアド
レスバッファＣ−ＡＤＢを通して取り込まれた信号を解
読して、特に制限されないが、論理演算回路ＬＵの演算
モードを設定する演算モード信号ＦＣを発生させる。

上記論理演算回路ＬＵは、上記４組のメモリ部ＲＡＭに
対応した４組の回路からなり、その一方の入力に設けら
れたラッチ回路Ｆに保持された信号と、データ入力回路
ＩＢを通して外部端子Ｄｉから供給された書き込み信号
とを受け、後に第３図を参照して詳細に説明するように
、アンド（ＡＮＤ）　、ナンド（ＮＡＮＤ）　、オア（
ＯＲ）　、ノア（ＮＯＲ）、反転及び排他的論理和動作
等の各種論理演算動作を、その演算モード信号ＦＣに従
って行うものである。上記ラッチ回路Ｆは、その入力端
子が対応するメモリ部ＲＡＭの入出力ノードＩ１０に結
合され、選択されたメモリセルの記憶情報を保持するも
のである。

データ入力回路ＩＢは、合計４組の回路からなり、その
動作タイミング信号φｉｎにより動作状態にされたとき
、外部端子Ｄｉから供給された４ビツトの書き込み信号
をそれぞれ増幅して、内部書き込み信号を形成する。

データ出力回路ＯＢは、合計４組の回路がらなり、その
動作タイミング信号φｏｐにより動作状態にされたとき
、メモリ部ＲＡＭの対応する入出力／−）’Ｉ１０の合
計４ビツトの信号をそれぞれ増幅して外部端子Ｄｏへ送
出させる。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳ、ライトイネーブル信
号ＷＥとシフトレジスタＳＲの動作のためのクロック信
号ＣＬＫを受け、動作モードの識別と、それに応じて上
記例示的に示された各種タイミング信号φｆｎ、φｒ、
φＣ１φｉｎ等を形成する。

リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、リフレッシュ用アドレス信号を形成するりフレッシュ
アドレスカウンタ回路を含んでいる。リフレッシュアド
レスカウンタ回路は、上記タイミング制御回路ＴＣによ
りロウアドレスストローブ信号ＲＡＳに先立ってカラム
アドレスストローブ信号ＣＡＳがロウレベルにされたこ
とを検出することにより形成されたリフレッシュ信号φ
ｒｆを受けて、上記信号ＲＡＳのロウレベル毎に上記歩
進（計数動作）を行う。リフレッシュ動作モードのとき
、上記リフレッシュ制御回路ＲＥＦＣで形成されたリフ
レッシュ用アドレス信号は、上記リフレッシュモードの
とき、ロウアドレスバッファＲ−ＡＤＢの入力に伝えら
、このロウアドレスバッファＲ−ＡＤＨを通してメモリ
部ＲＡ　Ｍのロウデコーダに供給される。

次に、第２図に示したタイミング図に従って、この実施
例の半導体記憶装置の動作の一例を説明する。

ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化する前に、カラムアドレスストローブ信
号ＣＡＳとライトイネーブル信号ＷＥをロウレベルにす
る。すると実質的なチップ選択信号であるロウアドレス
ストローブ信号ＲＡＳがハイレベルからロウレベルにさ
れるタイミングで内部回路が動作状態にされ、タイミン
グ制御回路ＴＣは、上記タイミングでカラムアドレスス
トローブ信号ＣＡＳがロウレベルであることを判定して
、リフレッシュ制御信号φｒｆを発生させて、リフレッ
シュサイクルのための各種タイミング信号を発生させる
（ＣＡＳビフォヮーＲＡＳリフレッシュ）。これにより
、リフレッシュ制御回路ＲＥＦＣで形成されたりフレッ
シュアドレス信号は、ロウアドレスバッファＲ−ＡＤＨ
を介してメモリ部ＲＡＭ０ロウアドレスデコーダに伝え
られ、この後図示しないがタイミング制御回路ＴＣによ
り発生された時系列的なタイミング信号に従ってワード
線の選択動作、センスアンプ及びアクティブリストア回
路の一連の動作によるリフレッシュ動作が行われる。こ
のとき、ロウアドレスバッファＲ−ＡＤＢの入力端子は
、上記リフレッシュ制御化ＲＥＦＣと結合され、外部ア
ドレス端子とは分離されている。

タイミング制御回路ＴＣは、上記カラムアドレスストロ
ーブ信号ＣＡＳと上記ライトイネーブル信号ＷＥが共に
ロウレベルであることを検出すると、上記ロウアドレス
ストローブ信号ＲＡＳのロウレベルへの変化タイミング
により、カラムアドレスバッファＣ−ＡＤＨを活性化さ
せるタイミング信号φＣと、ファンクション設定回路Ｆ
Ｎを起動させるタイミング信号φｆｎを発生させる。上
記リフレッシユ動作においては、データ線選択タイミン
グ信号が発生されないから、カラムアドレスデコーダＣ
−ＤＣＲは、実質的に非動作状態に置かれる。したがっ
て、上記カラムアドレスバッファＣ−ＡＤＢを通したフ
ァンクション設定信号ＦＣは、この時に動作状態にされ
たファンクション設定回路ＦＮに取り込まれる。ファン
クション設定回路ＦＮは、上記取り込んだファンクショ
ン信号ＦＣを保持するともとに、それを解読して次の動
作のための各種動作モード信号を形成して論理演算回路
ＬＵに伝える。このようにして、リフレッシュ動作と、
ファンクション信号ＦＣの取り込み動作が同じメモリサ
イクル（リフレッシュサイクル）中で並行して行われる
。

上記アドレスストローブ信号ＲＡＳ、ＣＡＳ、及びライ
トイネーブル信号ＷＥをハイレベルにして内部回路をい
ったんリセット状態にする。このリセット状態において
も上記ファンクション設定回路ＦＮは、上記取り込んだ
ファンクション信号ＦＣを保持している。

次に、ロウアドレスストローブ信号ＲＡＳをハイレベル
からロウレベルに変化させると、タイミング制御化ＴＣ
は、タイミング信号φｒを発生させてロウアドレスバッ
ファＲ−ＡＤＨを動作状態にし、外部アドレス端子から
供給されたアドレス信号をロウアドレス信号ＡＸ（ＡＸ
Ｏ〜ＡＸｉ）として取り込む。この後、上記タイミング
制御回路ＴＣは、図示し体いが前記ワード線選択タイミ
ング信号、センスアンプ動作タイミング信号及びアクテ
ィブリストア動作タイミング信号を時系列的に発生させ
て、ロウ系の選択動作を行う。

次いで、カラムアドレスストローブ信号ＣＡＳヲハイレ
ベルからロウレベルに変化させると、タイミング制御回
路ＴＣは、タイミング信号φＣを発生させてカラムアド
レスバッファＣ−ＡＤＢを動作状態にし、外部アドレス
端子から供給されたアドレス信号をカラムアドレス信号
ＡＹ　（ＡＹＯ〜ＡＹ　ｉ）として取り込む。この後、
上記タイミング制御回路ＴＣは、図示しないが前記デー
タ線選択タイミング信号に発生させて、データ線の選択
動作を行う。これにより、メモリ部ＲＡＭにおけるメモ
リアレイの共通相補データ線ＣＤＬ、ＣＤＬ（人出力ノ
ード■１０）の信号、言い換えるならば、上記アドレス
信号ＡＸとＡＹで指定されたメモリセルの記憶情報ＤＡ
はラッチ回路Ｆに取り込まれる。

ライトイネーブル信号ＷＥがロウレベルにされた書き込
み動作モードにおいては、外部端子Ｄｉから供給された
書き込み信号ＤＢがデータ入力回路ｒＢを介して取り込
まれる。上記演算モード信号ＦＣがアンド演算モードを
指示するなら、論理演算回路ＬＵは、上記ラッチ回路Ｆ
の信号ＤＡと上記書き込み信ＤＢのアンド信号ＤＡ　−
ＤＢを形成して、上記入出力ノードＩ１０に伝える。こ
れによって、上記選択されたメモリセルには上記信号Ｄ
Ａ　−ＤＢが書き込まれる。これにより、１サイクルの
書き込み動作によって、メモリセルの記憶情報をそれと
外部端子から供給された書き込み信号の論理演算に従っ
た画素データに置き換えることができる。

なお、前記シフトレジスタＳＲによるシリアル読み出し
動作は、前記公知のシリアルメモリとはり類似の動作に
より行うことができる。この場合、この実施例では、ロ
ウアドレスを外部端子から供給されるアドレス信号によ
って任意に設定できるから、表示画面のスクロール機能
を実現できる。

すなわち、ＣＲＴの最初のラスタに同期して設定される
ロウアドレスの変更によって表示画面上の図形を上又は
下方向に移動させることが可能になる。

第３図には、上記論理演算回路ＬＵの一実施例の回路図
が示されている。

この実施例の論理演算回路は、１６通りの論理演算を実
現するために、次の３つの回路ＥＸＩないしＥＸ３から
構成される。第１の回路ＥＸＩは、次の回路素子により
構成される。

ＰチャンネルＭＯＳＦＥＴＱＩとＱ２及びＮチャンネル
ＭＯＳＦＥＴＱ３とＱ４からなる直列回路と、Ｐチャン
ネルＭＯ３ＦＥＴＱ５．ＱとＮチャンネルＭＯ８ＦＥＴ
Ｑ７．Ｑ８からなる直列回路における上記Ｐチャンネル
ＭＯ３ＦＥＴＱ２、Ｑ６とＮチャンネルＭＯ３ＦＥＴＱ
３とＱ７との相互接続点は共通化されて出力端子ＯＵＴ
とされる。この出力点を基準にして、上記２組の直列回
路における対称的に配置された一対のＭＯ５ＦＥＴＱＩ
とＱ４及びＱ５とＱ８のゲートは、互いに交差接続され
、非反転の入力信号Ｍｉと反転の入力信号Ｍｉからなる
相補的な入力信号が供給される。この相補的な入力信号
ＭｉとＭｉは、特に制限されないが、前記第１図に示さ
れたランチ回路Ｆに保持された信号、言い換えるならば
、内部データ信号である。残りの対とされたＭＯ３ＦＥ
ＴＱ２とＱ３、ＭＯＳ　Ｆ　ＥＴＱ　ＧとＱ７のゲート
は、それぞれ共通接続されて、次の回路ＥＸ２とＥＸ３
により形成された出力信号（Ｎｌ、Ｎ２）が入力信号と
して供給される。

第２の回路ＥＸ２は、上記第１の回路ＥＸＩと同様なＰ
チャンネルＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱ１３．Ｑ１
４と、ＮチャンネルＭｏ５ＦＥＴＱ１１．Ｑ１２及びＱ
１５．Ｑ１６から構成される。そのゲートが互いに交差
接続されたＭＯ３ＦＥＴＱ１２とＱ１３のゲート、及び
Ｑ９とＱ１６のゲートには、非反転の入力信号ｐｉと反
転の入力信号Ｄｉとからなる相補的な入力信号が供給さ
れる。この入力信号ＤｉとＤｉは、前記１４１図に示さ
れ大カバンファＩＢを介して供給される外部データ信号
である。残りの対とされたＭＯ５ＦＥＴＱＩＯとＱｌｌ
及びＱ１４とＱ１５のゲートには、それぞれファンクシ
ョン信号ＰＣＩとＦｅ２が供給される。この第２の回路
ＥＸ２の出力信号（Ｎｌ）は、上記第１の回路ＥＸＩに
おけるＭＯ３ＦＥＴＱ６．Ｑ７のゲートに供給される入
力信号とされる。

第３の回路ＥＸ３は、上記第１の回路ＥＸＩと同様なＰ
チャンネルＭＯ５ＦＥＴＱ１？、ＱｌＢ及びＱ２１．Ｑ
２２と、ＮチャンネルＭｏ５ＦＥＴＱ１９．Ｑ２０及び
Ｑ２３．Ｑ２４から構成される。そのゲートが互いに交
差接続されたＭＯ５ＦＥＴＱ１７とＱ２４のゲート、及
びＱ２０とＱ２１のゲートには、上記第２の回路と同様
に非反転の入力信号ｐｉと反転の入力信号Ｄｉとからな
る相補的な入力信号が供給される。残りの対とされたＭ
Ｏ３ＦＥＴＱ１８とＱ１９及びＱ２２とＱ２３のゲート
には、それぞれファンクション信号ＦＣ３とＦｅ２が供
給される。この第３の回路Ｅｘ２の出力信号（Ｎ２）は
、上記第１の回路ＥＸｌにおけるＭＯ３ＦＥＴＱ２．Ｑ
３のゲートに供給される入力信号とされる。

この実施例回路は、上記４種類のファンクション信号Ｐ
ＣＩないしＦｅ２の組み合わせから、１６通りの論理演
算を指示する。例えば、上記ファンクション信号ＰＣＩ
ないしＦｅ２が全てロウレベルのとき、これらのファン
クション信号ＰＣＩないしＦｅ２を受ける第２及び第３
の回路ＥＸ２゜ＥＸ３のＮチャンネルＭＯ５ＦＥＴが全
てオフ状態に、ＰチャンネルＭＯＳ　Ｆ　ＥＴが全てオ
ン状態にされる。また、入力信号Ｄｉ又はＤｉのロウレ
ベルによって対応されたＰチャンネルＭＯ５ＦＥＴがオ
ン状態になるため、それぞれの出力ノードＮｌ、Ｎ２は
、常にハイレベルにされる。これらの出力信号をそのゲ
ートに受ける第１の回路ＥＸ１のＮチャンネルＭＯＳ　
Ｆ　ＥＴがオン状態に、ＰチャンネルＭＯ３ＦＥＴがオ
フ状態にされ、入力信号Ｍｉ又はＭｉのハイレベルによ
りいずれかのＮチャンネルＭＯ３ＦＥＴＱＢ又はＱ４が
オン状態にされるため、その出力端子ＯＵＴは、上記両
人力信号Ｄｉ、Ｄｉ及びＭｉ及びＭｌに無関係にロウレ
ベルにされる。また、ファンクション信号ＰＣＩないし
Ｆｅ２が全てハイレベルなら、上記の場合とは逆に両人
力信号Ｄｉ、πｉ及びＭｉ及びＭｉに無関係にハイレベ
ルにされる。このようなファンクションモードは、例え
ばＲＡＭの記憶情報のクリア動作（全てロウレベル又は
ハイレベル書き込み）に便利なものとなる。

次に、ファンクション信号ＰＣＩのみをロウレベルから
ハイレベルにすると、第２の回路ＥＸ２の出力ノードＮ
１は入力信号ＤｉとＤｉに従ったレベルにされる。すな
わち、非反転の入力信号Ｄｉがハイレベルで反転の入力
信号Ｄｉがロウレベルなら出力ノードＮ１はロウレベル
に、非反転の入力信号ＤＩがロウレベルで反転の入力信
号Ｄｉがハイレベルなら、出力ノードＮ１はハイレベル
にされる。言い換えるならば、出力ノードＮ１は、非反
転の入力信号Ｄｉの反転信号とされる。また、第３の回
路ＥＸ３の出力ノードＮ２は、上記同様にハイレベルの
ままにされる。したがって、第１の回路ＥＸＩにおいて
は、上記両人力信号ＤｉとＭ　ｉが共にハイレベルとき
のみ、Ｑ５とＱ６を通したハイレベルの出力信号が形成
される。これによって、両人力信号ＤｉとＭｉとのアン
ド（ＡＮＤ）出力信号を得ることができる。なお、ハイ
レベルを論理“１”とする正論理を採るものとする。

次に、ファンクション信号１”　Ｃ２のみをロウレベル
からハイレベルにすると、第２の回路ＥＸ２の出力ノー
ドＮ１は入力信号ＤｉとＤｉに従ったレベルにされる。

すなわち、非反転の入力信号Ｄｉがハイレベルで反転の
入力信号Ｄｉがロウレベルなら出力ノードＮ１はハイレ
ベルに、非反転の入力信号Ｄｉがロウレベルで反転の入
力信号Ｄｉがハイレベルなら、出力ノードＮ１はロウレ
ベルにされる。言い換えるならば、出力ノードＮ１は、
非反転の入力信号Ｄｉと同相の信号とされる。また、第
３の回路ＥＸ３の出力ノードＮ２は、上記同様にハイレ
ベルのままにされる。したがって、第１の回路ＥＸＩに
おいては、上記再入力信号ＤｉとＭｉが共にハイレベル
ときのみ、Ｑ７とＱ８を通したロウレベルの出力信号が
形成される。これによって、再入力信号ＤｉとＭｉとの
ナンド（Ｎ　Ａ　Ｎ　Ｄ　）出力信号を得ることができ
る。

次に、ファンクション信号ＰＣＩとＦｅ２とをロウレベ
ルからハイレベルにすると、第２の回路ＥＸ２の出力ノ
ードＮ１は入力信号ＤｉとＤｉに無関係にロウレベルと
される。したがって、出力ノードＮ１のロウレベルと出
力ノードＮ２のハイレベルにより第１の回路ＥＸＩにお
いては、上記入力信号Ｄｉと同相の信号が出力される。

すなわち、外部端子から供給される書き込み信号Ｄｉが
無効にされ、内部信号Ｍｉがそのまま書き込み信号とし
てＲＡＭに伝えられる。このような機能は、外部端子か
ら供給される上記４ビツトからなる画素データのうちの
特定のビットを無効にして、前のデータをそのまま書き
込むときに便利なものとなる。

上記ファンクション信号ＰＣＩとＦｅ２をロウレベルに
しておいて、第３の回路ＥＸ３に供給されるファンクシ
ョン信号ＦＣ３とＦｅ２をそれぞれ上記同様に変化させ
ると、そのレベルが上記の場合と全て逆にされるから、
オア（ＯＲ）　、ノア（ＮＯＲ）及び内部信号Ｍｉの反
転動作（インバータ）を実現できるものとなる。

さらに、説明が複雑になるので全ての論理演算動作の説
明は省略するが、第２の回路ＥＸ２とＥＸ３に供給され
るファンクション信号ＦＣＩ及びＦｅ２とＦｅ２及びＦ
ｅ２の組み合わせから、排他的論理和（ＥＸ−ＯＲ，Ｅ
Ｘ−ＮＯＲ）等を実現できるものである０例えば、第２
の回路ＥＸ２のファンクション信号ＦＣ２をハイレベル
にＦＣｌをロウレベルにして、その出力ノードＮ１を入
力信号Ｄｉと同相の信号とし、第３の回路ＥＸ３のファ
ンクション信号ＦＣ４をハイレベルにＦｅ２をロウレベ
ルにして、その出力ノードＮ２を入力信号Ｄｉと逆相の
信号とすると、第１の回路ＥＸ１の出力端子ＯＵＴから
は、排他的論理和出力が得られる。すなわち、ノードＮ
１とノードＮ２が入力信号Ｄｉ＆Ｄｉに対応されるから
、両信号ＤＩ、！：Ｍｉが共ニハイレヘルノとき、Ｍ　
ＯＳ　Ｆ　ＥＴＱ？、Ｑ８を通してロウレベルの出力信
号が形成され、両信号ＤｉとＭｉが共にロウレベルのと
き、ＭＯＳＦＥＴＱ３．Ｑ４を通してロウレベルの出力
信号が形成される。また、再入力信号ＤｉとＭｌがハイ
レベルとロウレベル又はロウレベルとハイレベルの時に
は、ＭＯＳＦＥＴＱＩとＱ２又はＱ５とＱ６を通してハ
イレベルの出力（Ｈ％　Ｍ形成される。言い換えるなら
ば、再入力信号ＤｉとＭｉのレベルが一致ならロウレベ
ルの出力信号が形成され、不一致ならばハイレベルの出
力信号が形成される。同様に、上記第２及び第３の回路
の信号を逆にすれば、再入力信号ＤｉとＭｉのレベルが
一致ならハイレベルの出力信号が形成され、不一致なら
ばロウレベルの出力信号が形成される。

これによッテ、上記ＥＸ−ＮＯＲ及びＥＸ−ＯＲを実現
できるものである。

〔効　果〕

ｉｌｌ直列形態にされた第１導電型の２つのＭＯＳＦＥ
Ｔと、直列形態にされた第２導電型の２つのＭＯＳＦＥ
Ｔと、上記第１導電型のＭ　ＯＳ　Ｆ　Ｅ　Ｔと第２導
電型のＭＯＳＦＥＴとの相互接続点が共通の出力端子と
され、その出力点を基準にして対称的に配置された一対
のＭＯＳ　Ｆ　ＥＴのゲートを交差接続して第１の相補
的な入力信号を供給し、残りの対のＭＯＳＦＥＴのゲー
トを共通接続して第２と第３の入力信号を供給してなる
第１の回路と、上記第１の回路の第２及び／又は第３の
入力信号を、第２の相補入力信号とファンクシロン信号
を受ける上記第１の回路と同様な第２及び／又は第３の
回路により形成するという簡単な回路によって、最大１
６種類の論理演算動作を行わせることができるという効
果が得られる。

（２）多数のドツト（ビット）の集合からなる１つの図
形又は特定のエリアを構成する画素の変更には同じ論理
演算が上記多数のドツトに対して繰り返して行う必要が
あるから、上記演算回路を内蔵させることにより、画像
処理の高速化を実現できるという効果が得られる。

（３）ロウアドレスストローブ信％ＲＡＳの立ち下がり
タイミングに先立ってカラムアドレスストローブ信号Ｃ
ＡＳとライトイネーブル信号ＷＥがロウレベルであるこ
とを識別してアドレス端子から供給された信号をファン
クション信号の取り込むことにより、ファンクション設
定動作と、ＣＡ　ＳビフォワーＲＡＳリフレッシュ動作
とを同時に並行して行えるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、論理演算回路
は、その用途に応じてそのファンクション信号ＰＣＩな
いしＦｅ２のうちのいずれかを固定レベルとし、又は第
２又は第３の回路を省略してその出力ノードに固定のレ
ベルを供給して、より少ない限定された論理演算機能に
するものとしてもよい。また、第３図の回路において、
第１ないし第３の回路ＥＸＩないしＥＸ３において、交
差接続される対のＭＯＳＦＥＴは、出力端子側に配置さ
れたＭＯ３ＦＥＴＱ２゜Ｑ３とＱ６．Ｑ７等としてもよ
い。ファンクション設定のための信号は、アドレス端子
の他、データ端子、又は独立した外部端子から供給する
ものとしもよい。さらに、画像処理用のＲＡＭとして、
データ入力回路の入力端子とデータ出力回路の出力端子
とは共通の外部端子に接続することにより外部端子数を
減らすものであってもよい。

〔利用分野〕

この発明は、上記画像処理用のＲＡＭの他、論理演算回
路を内蔵する各種半導体集積回路装置に広く利用できる
ものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を示すタイミング図第３図は
、その論理演算回路の一実施例を示す回路図である。 ＲＡＭ・・メモリ部、Ｒ−ＡＤＢ　・−ロウアドレスバ
ッファ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、ＯＢ
・・データ出力回路、ＩＢ・・データ入力回路、ＴＣ・
・タイミング制御回路、ＲＥＦＣ・・リフレッシュ制御
回路、ＦＮ・・ファンクション設定回路、ＬＵ・・論理
演算回路、ＥＸ１〜ＥＸ３・・第１ないし第３の回路、
Ｆ・・ラッチ回路、ＳＲ・・シフトレジスタ 代理人弁理士　小川　勝馬　１“ 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、直列形態にされた第１導電型の２つのＭＯＳＦＥＴ
   と、直列形態にされた第２導電型の２つのＭＯＳＦＥＴ
   と、上記第１導電型のＭＯＳＦＥＴと第２導電型のＭＯ
   ＳＦＥＴとの相互接続点が共通接続された２組の直列Ｍ
   ＯＳＦＥＴ回路からなる第１の回路と、上記２組の直列
   ＭＯＳＦＥＴ回路のうち、出力端子点を基準にして対称
   的に配置された第１導電型と第２導電型のＭＯＳＦＥＴ
   を一対として、一方の対のＭＯＳＦＥＴのゲートを互い
   に交差接続して相補的な第１の入力信号を供給し、残り
   の対のＭＯＳＦＥＴのゲートを共通接続してそれぞれ第
   ２と第３の入力端子として第２と第３の入力信号を供給
   し、相補的な第４の入力信号と、第５及び第６の入力信
   号を受ける上記第１の回路と同様な第２の回路により上
   記第２の入力信号を形成して成る論理演算回路を具備す
   ることを特徴とする半導体集積回路装置。 ２、上記第１の回路に供給される第３の入力信号は、上
   記相補的な第４の入力信号と、第７及び第８の入力信号
   を受ける上記第２の回路と同様な第３の回路により形成
   されるものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、上記第５ないし第８の入力信号は、演算モードを指
   定する制御信号であることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体集積回路装置。 ４、上記論理演算回路は、メモリアレイからの読み出さ
   れた内部データ信号と、外部端子から供給された書き込
   みデータ信号とを上記制御信号に従って論理演算を行う
   ものであることを特徴とする特許請求の範囲第１、第２
   又は第３項記載の半導体集積回路装置。