JPH11176185A - 半導体記憶装置及びそのアクセス方法 - Google Patents
半導体記憶装置及びそのアクセス方法Info
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- JPH11176185A JPH11176185A JP33589997A JP33589997A JPH11176185A JP H11176185 A JPH11176185 A JP H11176185A JP 33589997 A JP33589997 A JP 33589997A JP 33589997 A JP33589997 A JP 33589997A JP H11176185 A JPH11176185 A JP H11176185A
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- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
Abstract
(57)【要約】
【課題】チップサイズの縮小と消費電力の削減が図れる
シリアルアクセス型の半導体記憶装置及びそのアクセス
方法を提供することを目的としている。 【解決手段】メモリセルアレイ２０を複数のブロック２
０−１〜２０−４に分割し、各ブロック毎にセンスアン
プ２２−１〜２２−４とシフトレジスタ２３−１〜２３
−４を設けている。最初のサイクルに２回分のデータを
読み出してシフトレジスタに転送し、それを出力してい
る間に次のデータを読み出すことにより、スタートアド
レスの制約なくシリアルにアクセスすることを特徴とし
ている。センスアンプをブロックの数だけ設ければよい
ので、センスアンプの数を大幅に削減でき、チップサイ
ズを小さくできるとともに消費電力も削減できる。ま
た、センスアンプのレイアウトがメモリセルのピッチに
制約されることがないので、メモリセルサイズを縮小化
してもセンスアンプのレイアウトを容易化できる。
シリアルアクセス型の半導体記憶装置及びそのアクセス
方法を提供することを目的としている。 【解決手段】メモリセルアレイ２０を複数のブロック２
０−１〜２０−４に分割し、各ブロック毎にセンスアン
プ２２−１〜２２−４とシフトレジスタ２３−１〜２３
−４を設けている。最初のサイクルに２回分のデータを
読み出してシフトレジスタに転送し、それを出力してい
る間に次のデータを読み出すことにより、スタートアド
レスの制約なくシリアルにアクセスすることを特徴とし
ている。センスアンプをブロックの数だけ設ければよい
ので、センスアンプの数を大幅に削減でき、チップサイ
ズを小さくできるとともに消費電力も削減できる。ま
た、センスアンプのレイアウトがメモリセルのピッチに
制約されることがないので、メモリセルサイズを縮小化
してもセンスアンプのレイアウトを容易化できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置及
びそのアクセス方法に関し、特にシリアルアクセスを行
うメモリに使用されるものである。
びそのアクセス方法に関し、特にシリアルアクセスを行
うメモリに使用されるものである。
【０００２】
【従来の技術】従来から安価な半導体記憶装置としてシ
リアルアクセスメモリが製造されている。図１０は、こ
の種の半導体記憶装置の一例として、シリアルアクセス
型のマスクＲＯＭにおけるメモリセルのアクセスに関係
する回路を抽出して示す回路図である。図１０におい
て、１１はメモリセルアレイ、ＭＣ，ＭＣ，…はメモリ
セル、１２，１２，…はセンスアンプ（Ｓ／Ａ）、１３
はロウデコーダ、１４はカラムデコーダ、１５はカラム
アドレスカウンタ、１６，１６，…はカラム選択トラン
ジスタ、１７は出力バッファ、ＷＬ，ＷＬ，…はワード
線、ＢＬ，ＢＬ，…はビット線である。
リアルアクセスメモリが製造されている。図１０は、こ
の種の半導体記憶装置の一例として、シリアルアクセス
型のマスクＲＯＭにおけるメモリセルのアクセスに関係
する回路を抽出して示す回路図である。図１０におい
て、１１はメモリセルアレイ、ＭＣ，ＭＣ，…はメモリ
セル、１２，１２，…はセンスアンプ（Ｓ／Ａ）、１３
はロウデコーダ、１４はカラムデコーダ、１５はカラム
アドレスカウンタ、１６，１６，…はカラム選択トラン
ジスタ、１７は出力バッファ、ＷＬ，ＷＬ，…はワード
線、ＢＬ，ＢＬ，…はビット線である。
【０００３】図１１は、上記図１０に示したマスクＲＯ
Ｍの読み出し動作を概略的に示すタイミングチャートで
ある。アドレス入力ＡIN（ロウアドレス信号ＲＡｄｄ及
びカラムアドレス信号ＣＡｄｄ）は、アドレスラッチイ
ネーブル信号ＡＬＥのダウンエッジに応答してカラムア
ドレスカウンタ１５とロウデコーダ１３にそれぞれ供給
される。ロウアドレス信号ＲＡｄｄはロウデコーダ１３
でデコードされ、このデコード出力によってワード線Ｗ
Ｌ，ＷＬ，…が選択的に駆動される。上記ワード線Ｗ
Ｌ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…が行毎に接
続されており、上記ロウデコーダ１３によってメモリセ
ルアレイ１１中のメモリセルＭＣ，ＭＣ，…の行が選択
される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトラ
ンジスタの有無、ＭＯＳトランジスタがデプレッション
型かエンハンスメント型か、及びコンタクトホールの有
無等を記憶情報の“０”，“１”に対応させ、製造工程
の途中でフォトマスクを用いてデータが書き込まれてい
る。
Ｍの読み出し動作を概略的に示すタイミングチャートで
ある。アドレス入力ＡIN（ロウアドレス信号ＲＡｄｄ及
びカラムアドレス信号ＣＡｄｄ）は、アドレスラッチイ
ネーブル信号ＡＬＥのダウンエッジに応答してカラムア
ドレスカウンタ１５とロウデコーダ１３にそれぞれ供給
される。ロウアドレス信号ＲＡｄｄはロウデコーダ１３
でデコードされ、このデコード出力によってワード線Ｗ
Ｌ，ＷＬ，…が選択的に駆動される。上記ワード線Ｗ
Ｌ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…が行毎に接
続されており、上記ロウデコーダ１３によってメモリセ
ルアレイ１１中のメモリセルＭＣ，ＭＣ，…の行が選択
される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトラ
ンジスタの有無、ＭＯＳトランジスタがデプレッション
型かエンハンスメント型か、及びコンタクトホールの有
無等を記憶情報の“０”，“１”に対応させ、製造工程
の途中でフォトマスクを用いてデータが書き込まれてい
る。
【０００４】カラムアドレス信号ＣＡｄｄはカラムアド
レスカウンタ１５に初期値としてセットされ、このカウ
ンタ１５のカウント値がカラムデコーダ１４に供給され
てデコードされる。ロウデコーダ１３によってワード線
ＷＬが選択された後、上記カラムアドレスカウンタ１５
は、リード信号／ＲＤ（“／”は反転信号、すなわちバ
ーを意味する）に同期してカウントアップ動作を行う。
上記カラムデコーダ１４のデコード出力は、カラム選択
トランジスタ１６，１６，…のゲートに供給され、これ
らトランジスタ１６，１６，…を順次オン／オフ制御す
る。上記ロウデコーダ１３によって駆動されたワード線
ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…
の記憶データはそれぞれビット線ＢＬ，ＢＬ，…上に読
み出され、センスアンプ１２，１２，…に供給されて増
幅される。そして、上記カラムデコーダ１４によって選
択されたカラム選択トランジスタ１６を介して出力バッ
ファ１７に供給され、読み出しデータＤOUT として出力
される。この出力バッファ１７は、上記リード信号／Ｒ
Ｄによって出力動作が制御されており、この信号／ＲＤ
に応答してＮ番地、Ｎ＋１番地、Ｎ＋２番地、…の読み
出しデータＤOUT がシリアルに出力される。
レスカウンタ１５に初期値としてセットされ、このカウ
ンタ１５のカウント値がカラムデコーダ１４に供給され
てデコードされる。ロウデコーダ１３によってワード線
ＷＬが選択された後、上記カラムアドレスカウンタ１５
は、リード信号／ＲＤ（“／”は反転信号、すなわちバ
ーを意味する）に同期してカウントアップ動作を行う。
上記カラムデコーダ１４のデコード出力は、カラム選択
トランジスタ１６，１６，…のゲートに供給され、これ
らトランジスタ１６，１６，…を順次オン／オフ制御す
る。上記ロウデコーダ１３によって駆動されたワード線
ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…
の記憶データはそれぞれビット線ＢＬ，ＢＬ，…上に読
み出され、センスアンプ１２，１２，…に供給されて増
幅される。そして、上記カラムデコーダ１４によって選
択されたカラム選択トランジスタ１６を介して出力バッ
ファ１７に供給され、読み出しデータＤOUT として出力
される。この出力バッファ１７は、上記リード信号／Ｒ
Ｄによって出力動作が制御されており、この信号／ＲＤ
に応答してＮ番地、Ｎ＋１番地、Ｎ＋２番地、…の読み
出しデータＤOUT がシリアルに出力される。
【０００５】ところで、上述した従来のシリアルアクセ
スメモリは、センスアンプ１２，１２，…がビット線Ｂ
Ｌ，ＢＬ，…毎に設けられており、センスアンプの数が
多いため、消費電力が多く、チップサイズも大きくなる
という問題がある。しかも、マスクＲＯＭのメモリセル
ＭＣは１個のトランジスタで構成されているのに対し、
各センスアンプ１２には少なくとも６個のトランジスタ
が必要であり、メモリセルサイズが小さくなるのに伴っ
てセンスアンプのレイアウトがメモリセルのピッチに制
約されてしまい、センスアンプのレイアウトが非常に困
難になる。
スメモリは、センスアンプ１２，１２，…がビット線Ｂ
Ｌ，ＢＬ，…毎に設けられており、センスアンプの数が
多いため、消費電力が多く、チップサイズも大きくなる
という問題がある。しかも、マスクＲＯＭのメモリセル
ＭＣは１個のトランジスタで構成されているのに対し、
各センスアンプ１２には少なくとも６個のトランジスタ
が必要であり、メモリセルサイズが小さくなるのに伴っ
てセンスアンプのレイアウトがメモリセルのピッチに制
約されてしまい、センスアンプのレイアウトが非常に困
難になる。
【０００６】
【発明が解決しようとする課題】上記のように従来のシ
リアルアクセス型の半導体記憶装置は、センスアンプの
数が多いため、消費電力が大きく且つチップサイズも大
きくなるという問題があった。
リアルアクセス型の半導体記憶装置は、センスアンプの
数が多いため、消費電力が大きく且つチップサイズも大
きくなるという問題があった。
【０００７】また、メモリセルサイズが小さくなるのに
伴ってセンスアンプのレイアウトが困難になるという問
題があった。この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、センスアンプの
数を低減することにより、チップサイズの縮小と消費電
力の削減が図れるシリアルアクセス型の半導体記憶装置
及びそのアクセス方法を提供することにある。
伴ってセンスアンプのレイアウトが困難になるという問
題があった。この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、センスアンプの
数を低減することにより、チップサイズの縮小と消費電
力の削減が図れるシリアルアクセス型の半導体記憶装置
及びそのアクセス方法を提供することにある。
【０００８】また、この発明の他の目的は、センスアン
プのレイアウトがメモリセルのピッチによって制約を受
けることがなく、メモリセルサイズを縮小してもセンス
アンプのレイアウトを容易化できるシリアルアクセス型
の半導体記憶装置及びそのアクセス方法を提供すること
にある。
プのレイアウトがメモリセルのピッチによって制約を受
けることがなく、メモリセルサイズを縮小してもセンス
アンプのレイアウトを容易化できるシリアルアクセス型
の半導体記憶装置及びそのアクセス方法を提供すること
にある。
【０００９】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルアレイに記憶され
たデータをシリアルに読み出す半導体記憶装置におい
て、前記メモリセルアレイを複数のブロックに分割し、
前記各ブロック中の複数のカラムでセンスアンプを共用
し、前記各センスアンプの出力をシフトレジスタに供給
し、最初のロウ、カラムアクセスサイクル中にロウ、カ
ラムアクセスを行って、メモリセルからの読み出しデー
タをブロック毎に前記各シフトレジスタに転送した後、
カラムアドレスをインクリメントしてカラムアクセスを
行い、この動作を１回または１回以上行うことにより、
センスアンプの数の複数倍のデータを読み出し、パイプ
ライン動作させることにより連続してシリアルに出力す
ることを特徴としている。
載した半導体記憶装置は、メモリセルアレイに記憶され
たデータをシリアルに読み出す半導体記憶装置におい
て、前記メモリセルアレイを複数のブロックに分割し、
前記各ブロック中の複数のカラムでセンスアンプを共用
し、前記各センスアンプの出力をシフトレジスタに供給
し、最初のロウ、カラムアクセスサイクル中にロウ、カ
ラムアクセスを行って、メモリセルからの読み出しデー
タをブロック毎に前記各シフトレジスタに転送した後、
カラムアドレスをインクリメントしてカラムアクセスを
行い、この動作を１回または１回以上行うことにより、
センスアンプの数の複数倍のデータを読み出し、パイプ
ライン動作させることにより連続してシリアルに出力す
ることを特徴としている。
【００１０】また、この発明の請求項２に記載した半導
体記憶装置は、ｎ（ｎは２以上の整数）個のブロックに
分割されたメモリセルアレイと、前記各ブロックに対応
して設けられたｎ個のカラムセレクタと、前記各ブロッ
クに対応して設けられ、前記カラムセレクタで選択され
たカラムのデータが供給されるｎ個のセンスアンプと、
前記各ブロックに対応して設けられ、前記各センスアン
プの出力がそれぞれ入力されるｎ個のシフトレジスタ
と、前記各ブロックに対応して設けられ、前記各シフト
レジスタの出力がそれぞれ供給されるｎ個の出力切換回
路と、前記出力切換回路の出力が供給される出力バッフ
ァと、データの読み出しを開始するブロックを指示する
ための第１のカラムアドレス信号が初期値としてセット
され、アドレスラッチイネーブル信号に応答してタイミ
ング信号を計数する第１のカラムアドレスカウンタと、
前記第１のカラムアドレスカウンタの計数値をデコード
して前記出力切換回路を制御する第１のカラムデコーダ
と、アドレスラッチイネーブル信号とリード信号が供給
され、前記第１のカラムデコーダによってｎ番目のブロ
ックが選択されたときに前記シフトレジスタに転送制御
用のタイミング信号を供給するとともに、前記第１のカ
ラムアドレスカウンタに計数用のタイミング信号を供給
するタイミング回路と、第２のカラムアドレス信号が初
期値としてセットされ、アドレスラッチイネーブル信号
に応答してリード信号を計数する第２のカラムアドレス
カウンタと、前記第２のカラムアドレスカウンタの計数
値をデコードして前記カラムセレクタを制御する第２の
カラムデコーダと、ロウアドレス信号をデコードして前
記メモリセルアレイ中のｎ個のブロックに供給するロウ
デコーダとを具備し、前記ｎ個のブロック中の前記カラ
ムセレクタで選択したメモリセルから読み出したデータ
を前記センスアンプを介して前記シフトレジスタに転送
した後、前記第２のカラムアドレスカウンタをインクリ
メントし、前記第２のカラムデコーダでカラムアクセス
を行い、この動作を１回または１回以上行うことによ
り、ｎの複数倍の個数のデータを読み出してパイプライ
ン動作させることによりシリアルアクセスを行うことを
特徴としている。
体記憶装置は、ｎ（ｎは２以上の整数）個のブロックに
分割されたメモリセルアレイと、前記各ブロックに対応
して設けられたｎ個のカラムセレクタと、前記各ブロッ
クに対応して設けられ、前記カラムセレクタで選択され
たカラムのデータが供給されるｎ個のセンスアンプと、
前記各ブロックに対応して設けられ、前記各センスアン
プの出力がそれぞれ入力されるｎ個のシフトレジスタ
と、前記各ブロックに対応して設けられ、前記各シフト
レジスタの出力がそれぞれ供給されるｎ個の出力切換回
路と、前記出力切換回路の出力が供給される出力バッフ
ァと、データの読み出しを開始するブロックを指示する
ための第１のカラムアドレス信号が初期値としてセット
され、アドレスラッチイネーブル信号に応答してタイミ
ング信号を計数する第１のカラムアドレスカウンタと、
前記第１のカラムアドレスカウンタの計数値をデコード
して前記出力切換回路を制御する第１のカラムデコーダ
と、アドレスラッチイネーブル信号とリード信号が供給
され、前記第１のカラムデコーダによってｎ番目のブロ
ックが選択されたときに前記シフトレジスタに転送制御
用のタイミング信号を供給するとともに、前記第１のカ
ラムアドレスカウンタに計数用のタイミング信号を供給
するタイミング回路と、第２のカラムアドレス信号が初
期値としてセットされ、アドレスラッチイネーブル信号
に応答してリード信号を計数する第２のカラムアドレス
カウンタと、前記第２のカラムアドレスカウンタの計数
値をデコードして前記カラムセレクタを制御する第２の
カラムデコーダと、ロウアドレス信号をデコードして前
記メモリセルアレイ中のｎ個のブロックに供給するロウ
デコーダとを具備し、前記ｎ個のブロック中の前記カラ
ムセレクタで選択したメモリセルから読み出したデータ
を前記センスアンプを介して前記シフトレジスタに転送
した後、前記第２のカラムアドレスカウンタをインクリ
メントし、前記第２のカラムデコーダでカラムアクセス
を行い、この動作を１回または１回以上行うことによ
り、ｎの複数倍の個数のデータを読み出してパイプライ
ン動作させることによりシリアルアクセスを行うことを
特徴としている。
【００１１】更に、この発明の請求項３に記載した半導
体記憶装置のアクセス方法は、メモリセルアレイに記憶
されたデータをシリアルに読み出す半導体記憶装置のア
クセス方法において、最初のロウ、カラムアクセスサイ
クル中に第１のロウ、カラムアクセスを行うステップ
と、前記第１のロウ、カラムアクセスで読み出したデー
タを増幅してシフトレジスタに転送するステップと、カ
ラムアドレスをインクリメントするステップと、前記イ
ンクリメントしたカラムアドレスで第２のカラムアクセ
スを行うことにより、センスアンプの数の複数倍のデー
タを読み出すステップとを具備し、前記センスアンプの
複数倍の数のデータをパイプライン動作させつつシリア
ルアクセスを行うことを特徴としている。
体記憶装置のアクセス方法は、メモリセルアレイに記憶
されたデータをシリアルに読み出す半導体記憶装置のア
クセス方法において、最初のロウ、カラムアクセスサイ
クル中に第１のロウ、カラムアクセスを行うステップ
と、前記第１のロウ、カラムアクセスで読み出したデー
タを増幅してシフトレジスタに転送するステップと、カ
ラムアドレスをインクリメントするステップと、前記イ
ンクリメントしたカラムアドレスで第２のカラムアクセ
スを行うことにより、センスアンプの数の複数倍のデー
タを読み出すステップとを具備し、前記センスアンプの
複数倍の数のデータをパイプライン動作させつつシリア
ルアクセスを行うことを特徴としている。
【００１２】請求項１のような構成によれば、センスア
ンプを複数のカラムで共用するのでセンスアンプの数を
大幅に削減でき、チップサイズを小さくするとともに消
費電力も削減できる。また、センスアンプのレイアウト
がメモリセルのピッチに制約されないため、メモリセル
サイズを縮小化しても容易にレイアウトできる。
ンプを複数のカラムで共用するのでセンスアンプの数を
大幅に削減でき、チップサイズを小さくするとともに消
費電力も削減できる。また、センスアンプのレイアウト
がメモリセルのピッチに制約されないため、メモリセル
サイズを縮小化しても容易にレイアウトできる。
【００１３】請求項２のような構成によれば、センスア
ンプはブロックの数と同じくｎ個設ければ良いので、セ
ンスアンプの数を大幅に削減でき、チップサイズを小さ
くして消費電力も削減できる。また、センスアンプのレ
イアウトがメモリセルのピッチに制約されないため、メ
モリセルサイズを縮小化しても容易にレイアウトでき
る。
ンプはブロックの数と同じくｎ個設ければ良いので、セ
ンスアンプの数を大幅に削減でき、チップサイズを小さ
くして消費電力も削減できる。また、センスアンプのレ
イアウトがメモリセルのピッチに制約されないため、メ
モリセルサイズを縮小化しても容易にレイアウトでき
る。
【００１４】請求項３のような方法によれば、センスア
ンプの２倍の数のデータを読み出してパイプライン動作
させつつアクセスを行うので、データの読み出し開始ア
ドレスがメモリセルアレイ中のどの位置であっても連続
してシリアルにデータを読み出すことができる。
ンプの２倍の数のデータを読み出してパイプライン動作
させつつアクセスを行うので、データの読み出し開始ア
ドレスがメモリセルアレイ中のどの位置であっても連続
してシリアルにデータを読み出すことができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置及びそのアクセス方
法について説明するためのもので、シリアルアクセス型
のマスクＲＯＭの概略構成を示すブロック図である。図
１において、２０はメモリセルアレイで、このメモリセ
ルアレイは２０は４つのブロック２０−１〜２０−４に
分割されている。上記メモリセルアレイ２０の各ブロッ
ク２０−１〜２０−４にはそれぞれ、カラムセレクタ２
１−１〜２１−４、センスアンプ２２−１〜２２−４、
シフトレジスタ２３−１〜２３−４、及び出力切換回路
２４−１〜２４−４が対応して設けられている。シリア
ルアクセスを開始するブロック２０−１〜２０−４を指
示するためのカラムアドレス信号Ａ０，Ａ１、タイミン
グ信号φL 及びアドレスラッチイネーブル信号ＡＬＥは
それぞれ、第１のカラムアドレスカウンタ２５に供給さ
れ、このカウンタ２５の出力は第１のカラムデコーダ２
６に供給される。上記第１のカラムデコーダ２６の出力
信号は、上記出力切換回路２４−１〜２４−４に供給さ
れる。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置及びそのアクセス方
法について説明するためのもので、シリアルアクセス型
のマスクＲＯＭの概略構成を示すブロック図である。図
１において、２０はメモリセルアレイで、このメモリセ
ルアレイは２０は４つのブロック２０−１〜２０−４に
分割されている。上記メモリセルアレイ２０の各ブロッ
ク２０−１〜２０−４にはそれぞれ、カラムセレクタ２
１−１〜２１−４、センスアンプ２２−１〜２２−４、
シフトレジスタ２３−１〜２３−４、及び出力切換回路
２４−１〜２４−４が対応して設けられている。シリア
ルアクセスを開始するブロック２０−１〜２０−４を指
示するためのカラムアドレス信号Ａ０，Ａ１、タイミン
グ信号φL 及びアドレスラッチイネーブル信号ＡＬＥは
それぞれ、第１のカラムアドレスカウンタ２５に供給さ
れ、このカウンタ２５の出力は第１のカラムデコーダ２
６に供給される。上記第１のカラムデコーダ２６の出力
信号は、上記出力切換回路２４−１〜２４−４に供給さ
れる。
【００１６】また、上記アドレスラッチイネーブル信号
ＡＬＥ、リード信号／ＲＤ及び上記第１のカラムデコー
ダ２６の出力信号Ｃ３（ブロック２０−４が選択されて
いることを示す信号）はそれぞれタイミング回路２７に
供給され、このタイミング回路２７から出力されるデー
タ転送制御用のタイミング信号φL ，／φL が上記シフ
トレジスタ２３−１〜２３−４と上記カラムアドレスカ
ウンタ２５に供給される。カラムアドレス信号Ａ２〜Ａ
７、リード信号／ＲＤ及びアドレスラッチイネーブル信
号ＡＬＥはそれぞれ、第２のカラムアドレスカウンタ２
８に供給され、このカウンタ２８によるカウント値が第
２のカラムデコーダ２９に供給される。上記第２のカラ
ムデコーダ２９によるデコード出力は、カラムセレクタ
２１−１〜２１−４に供給される。更に、ロウアドレス
信号Ａ８〜Ａ２１はロウデコーダ３０に供給され、この
ロウデコーダ３０によるデコード出力が上記メモリセル
アレイ２０に供給される。そして、上記出力切換回路２
４−１〜２４−４の出力信号が出力バッファ３１に供給
され、リード信号／ＲＤに応答して読み出しデータＤ
OUT としてシリアルに出力されるようになっている。
ＡＬＥ、リード信号／ＲＤ及び上記第１のカラムデコー
ダ２６の出力信号Ｃ３（ブロック２０−４が選択されて
いることを示す信号）はそれぞれタイミング回路２７に
供給され、このタイミング回路２７から出力されるデー
タ転送制御用のタイミング信号φL ，／φL が上記シフ
トレジスタ２３−１〜２３−４と上記カラムアドレスカ
ウンタ２５に供給される。カラムアドレス信号Ａ２〜Ａ
７、リード信号／ＲＤ及びアドレスラッチイネーブル信
号ＡＬＥはそれぞれ、第２のカラムアドレスカウンタ２
８に供給され、このカウンタ２８によるカウント値が第
２のカラムデコーダ２９に供給される。上記第２のカラ
ムデコーダ２９によるデコード出力は、カラムセレクタ
２１−１〜２１−４に供給される。更に、ロウアドレス
信号Ａ８〜Ａ２１はロウデコーダ３０に供給され、この
ロウデコーダ３０によるデコード出力が上記メモリセル
アレイ２０に供給される。そして、上記出力切換回路２
４−１〜２４−４の出力信号が出力バッファ３１に供給
され、リード信号／ＲＤに応答して読み出しデータＤ
OUT としてシリアルに出力されるようになっている。
【００１７】図２は、上記図１に示したシリアルアクセ
ス型のマスクＲＯＭにおけるメモリセルのアクセスに関
係する回路を抽出して詳細に示す回路図である。図２に
おいて図１と同一構成部には同じ符号を付しており、メ
モリセルアレイ２０中のメモリセルＭＣ，ＭＣ，…は行
列状に配置されている。各ワード線ＷＬ，ＷＬ，…には
メモリセルＭＣ，ＭＣ，…のゲートが行毎に接続され、
ロウデコーダ３０から出力されるデコード信号で選択的
に駆動される。各ビット線ＢＬ，ＢＬ，…にはメモリセ
ルＭＣ，ＭＣ，…のドレインが列毎に接続されており、
これらビット線ＢＬ，ＢＬ，…の一端にはそれぞれ、カ
ラムセレクタ２１−１〜２１−４として働くＭＯＳトラ
ンジスタ３２，３２，…の電流通路の一端が接続され
る。上記各メモリセルＭＣ，ＭＣ，…のソースは接地点
に接続される。各メモリセルＭＣ，ＭＣ，…には、ＭＯ
Ｓトランジスタの有無、ＭＯＳトランジスタがデプレッ
ション型かエンハンスメント型か、及びコンタクトホー
ルの有無等を記憶情報の“０”，“１”に対応させ、製
造工程の途中でフォトマスクを用いてデータが書き込ま
れている。
ス型のマスクＲＯＭにおけるメモリセルのアクセスに関
係する回路を抽出して詳細に示す回路図である。図２に
おいて図１と同一構成部には同じ符号を付しており、メ
モリセルアレイ２０中のメモリセルＭＣ，ＭＣ，…は行
列状に配置されている。各ワード線ＷＬ，ＷＬ，…には
メモリセルＭＣ，ＭＣ，…のゲートが行毎に接続され、
ロウデコーダ３０から出力されるデコード信号で選択的
に駆動される。各ビット線ＢＬ，ＢＬ，…にはメモリセ
ルＭＣ，ＭＣ，…のドレインが列毎に接続されており、
これらビット線ＢＬ，ＢＬ，…の一端にはそれぞれ、カ
ラムセレクタ２１−１〜２１−４として働くＭＯＳトラ
ンジスタ３２，３２，…の電流通路の一端が接続され
る。上記各メモリセルＭＣ，ＭＣ，…のソースは接地点
に接続される。各メモリセルＭＣ，ＭＣ，…には、ＭＯ
Ｓトランジスタの有無、ＭＯＳトランジスタがデプレッ
ション型かエンハンスメント型か、及びコンタクトホー
ルの有無等を記憶情報の“０”，“１”に対応させ、製
造工程の途中でフォトマスクを用いてデータが書き込ま
れている。
【００１８】上記ＭＯＳトランジスタ３２，３２，…の
電流通路の他端はブロック毎に共通接続され、センスア
ンプ２２−１〜２２−４の入力端に接続される。上記出
力切換回路２４−１〜２４−４はそれぞれ、シフトレジ
スタ２３−１〜２３−４から出力バッファ３１へのデー
タの転送制御を行うためのＭＯＳトランジスタ３３，３
３，…で構成されており、これらＭＯＳトランジスタ３
３，３３，…のゲートには上記第１のカラムデコーダ２
６からデコード出力が供給される。
電流通路の他端はブロック毎に共通接続され、センスア
ンプ２２−１〜２２−４の入力端に接続される。上記出
力切換回路２４−１〜２４−４はそれぞれ、シフトレジ
スタ２３−１〜２３−４から出力バッファ３１へのデー
タの転送制御を行うためのＭＯＳトランジスタ３３，３
３，…で構成されており、これらＭＯＳトランジスタ３
３，３３，…のゲートには上記第１のカラムデコーダ２
６からデコード出力が供給される。
【００１９】図３は、上記図１に示したマスクＲＯＭに
おけるタイミング回路２７の構成例を示している。この
タイミング回路２７は、インバータ４０〜５２、抵抗５
３、Ｐチャネル型ＭＯＳトランジスタ５４、キャパシタ
５５〜５７、ノアゲート５８、及びナンドゲート５９，
６０を含んで構成されている。アドレスラッチイネーブ
ル信号ＡＬＥは、インバータ４０の入力端に供給され
る。このインバータ４０の出力端には、インバータ４１
の入力端及びＭＯＳトランジスタ５４のゲートが接続さ
れる。上記インバータ４１の出力端には抵抗５３の一端
が接続され、この抵抗５３の他端にはＭＯＳトランジス
タ５４のドレイン、キャパシタ５５の一方の電極及びイ
ンバータ４２の入力端がそれぞれ接続される。上記ＭＯ
Ｓトランジスタ５４のソースは電源Ｖｃｃに接続され、
上記キャパシタ５５の他方の電極は接地点Ｖｓｓに接続
されている。上記インバータ４２の出力端にはインバー
タ４３の入力端が接続され、このインバータ４３の出力
端にはインバータ４４の入力端が接続される。上記イン
バータ４４の出力端には、インバータ４５の入力端が接
続されるとともに、このインバータ４４の出力端と接地
点Ｖｓｓ間にキャパシタ５６が接続される。上記インバ
ータ４５の出力端には、ノアゲート５８の一方の入力端
及びインバータ４６の入力端が接続される。上記インバ
ータ４６の出力端には、インバータ４７の入力端が接続
されるとともに、このインバータ４６の出力端と接地点
Ｖｓｓ間にキャパシタ５７が接続される。上記インバー
タ４７の出力端にはインバータ４８の入力端が接続さ
れ、このインバータ４８の出力端には上記ノアゲート５
８の他方の入力端が接続される。上記ノアゲート５８の
出力端にはインバータ４９の入力端が接続され、このイ
ンバータ４９の出力端にはナンドゲート５９の一方の入
力端が接続される。
おけるタイミング回路２７の構成例を示している。この
タイミング回路２７は、インバータ４０〜５２、抵抗５
３、Ｐチャネル型ＭＯＳトランジスタ５４、キャパシタ
５５〜５７、ノアゲート５８、及びナンドゲート５９，
６０を含んで構成されている。アドレスラッチイネーブ
ル信号ＡＬＥは、インバータ４０の入力端に供給され
る。このインバータ４０の出力端には、インバータ４１
の入力端及びＭＯＳトランジスタ５４のゲートが接続さ
れる。上記インバータ４１の出力端には抵抗５３の一端
が接続され、この抵抗５３の他端にはＭＯＳトランジス
タ５４のドレイン、キャパシタ５５の一方の電極及びイ
ンバータ４２の入力端がそれぞれ接続される。上記ＭＯ
Ｓトランジスタ５４のソースは電源Ｖｃｃに接続され、
上記キャパシタ５５の他方の電極は接地点Ｖｓｓに接続
されている。上記インバータ４２の出力端にはインバー
タ４３の入力端が接続され、このインバータ４３の出力
端にはインバータ４４の入力端が接続される。上記イン
バータ４４の出力端には、インバータ４５の入力端が接
続されるとともに、このインバータ４４の出力端と接地
点Ｖｓｓ間にキャパシタ５６が接続される。上記インバ
ータ４５の出力端には、ノアゲート５８の一方の入力端
及びインバータ４６の入力端が接続される。上記インバ
ータ４６の出力端には、インバータ４７の入力端が接続
されるとともに、このインバータ４６の出力端と接地点
Ｖｓｓ間にキャパシタ５７が接続される。上記インバー
タ４７の出力端にはインバータ４８の入力端が接続さ
れ、このインバータ４８の出力端には上記ノアゲート５
８の他方の入力端が接続される。上記ノアゲート５８の
出力端にはインバータ４９の入力端が接続され、このイ
ンバータ４９の出力端にはナンドゲート５９の一方の入
力端が接続される。
【００２０】リード信号／ＲＤは、インバータ５２の入
力端に供給される。このインバータ５２の出力端にはナ
ンドゲート６０の一方の入力端が接続され、このナンド
ゲート６０の他方の入力端には、第１のカラムデコーダ
２６の出力信号Ｃ３が供給される。上記ナンドゲート６
０の出力端には、上記ナンドゲート５９の他方の入力端
が接続され、このナンドゲート５９の出力端にはインバ
ータ５０の出力端が接続される。そして、上記インバー
タ５０の出力端からタイミング信号／φL が出力され
る。また、インバータ５０の出力端にはインバータ５１
の入力端が接続され、このインバータ５１の出力端から
タイミング信号φL が出力される。
力端に供給される。このインバータ５２の出力端にはナ
ンドゲート６０の一方の入力端が接続され、このナンド
ゲート６０の他方の入力端には、第１のカラムデコーダ
２６の出力信号Ｃ３が供給される。上記ナンドゲート６
０の出力端には、上記ナンドゲート５９の他方の入力端
が接続され、このナンドゲート５９の出力端にはインバ
ータ５０の出力端が接続される。そして、上記インバー
タ５０の出力端からタイミング信号／φL が出力され
る。また、インバータ５０の出力端にはインバータ５１
の入力端が接続され、このインバータ５１の出力端から
タイミング信号φL が出力される。
【００２１】なお、上記図５のタイミング回路２７は、
回路を簡略化するために、２回目のタイミング信号φ
L ，／φL がリード信号／ＲＤに同期して出力される構
成を示したが、これらの信号はワンショットパルスでも
良い。
回路を簡略化するために、２回目のタイミング信号φ
L ，／φL がリード信号／ＲＤに同期して出力される構
成を示したが、これらの信号はワンショットパルスでも
良い。
【００２２】図４は、上記図１及び図２に示した回路に
おけるシフトレジスタ２３−１〜２３−４の構成例を示
している。このシフトレジスタは、ＭＯＳトランジスタ
６１〜６４とインバータ６５〜７０を含んで構成されて
いる。センスアンプの出力信号は、ＭＯＳトランジスタ
６１の電流通路の一端に供給される。このＭＯＳトラン
ジスタ６１の電流通路の他端には、インバータ６５の入
力端及びＭＯＳトランジスタ６２の電流通路の一端が接
続され、ゲートにはタイミング信号φL が供給される。
上記インバータ６５の出力端には、インバータ６６，６
７の入力端が接続される。上記インバータ６６の出力端
には、ＭＯＳトランジスタ６２の電流通路の他端が接続
され、このＭＯＳトランジスタ６２のゲートにはタイミ
ング信号／φL が供給される。上記インバータ６７の出
力端には、ＭＯＳトランジスタ６３の電流通路の一端が
接続され、このＭＯＳトランジスタ６３の電流通路の他
端には、インバータ６８の入力端及びＭＯＳトランジス
タ６４の電流通路の一端が接続され、ゲートにはタイミ
ング信号／φL が供給される。上記インバータ６８の出
力端には、インバータ６９，７０の入力端が接続され、
上記インバータ６９の出力端にはＭＯＳトランジスタ６
４の電流通路の他端が接続される。このＭＯＳトランジ
スタ６４のゲートには、タイミング信号φL が供給され
る。そして、上記インバータ７０の出力信号が出力バッ
ファ３１に供給される。
おけるシフトレジスタ２３−１〜２３−４の構成例を示
している。このシフトレジスタは、ＭＯＳトランジスタ
６１〜６４とインバータ６５〜７０を含んで構成されて
いる。センスアンプの出力信号は、ＭＯＳトランジスタ
６１の電流通路の一端に供給される。このＭＯＳトラン
ジスタ６１の電流通路の他端には、インバータ６５の入
力端及びＭＯＳトランジスタ６２の電流通路の一端が接
続され、ゲートにはタイミング信号φL が供給される。
上記インバータ６５の出力端には、インバータ６６，６
７の入力端が接続される。上記インバータ６６の出力端
には、ＭＯＳトランジスタ６２の電流通路の他端が接続
され、このＭＯＳトランジスタ６２のゲートにはタイミ
ング信号／φL が供給される。上記インバータ６７の出
力端には、ＭＯＳトランジスタ６３の電流通路の一端が
接続され、このＭＯＳトランジスタ６３の電流通路の他
端には、インバータ６８の入力端及びＭＯＳトランジス
タ６４の電流通路の一端が接続され、ゲートにはタイミ
ング信号／φL が供給される。上記インバータ６８の出
力端には、インバータ６９，７０の入力端が接続され、
上記インバータ６９の出力端にはＭＯＳトランジスタ６
４の電流通路の他端が接続される。このＭＯＳトランジ
スタ６４のゲートには、タイミング信号φL が供給され
る。そして、上記インバータ７０の出力信号が出力バッ
ファ３１に供給される。
【００２３】上記ＭＯＳトランジスタ６１，６２及びイ
ンバータ６５，６６，６７はシフトレジスタの第１ステ
ージＳＲ１を構成し、上記ＭＯＳトランジスタ６３，６
４及びインバータ６８，６９，７０はシフトレジスタの
第２ステージＳＲ２を構成している。センスアンプの出
力信号はタイミング信号φL に同期して第１ステージＳ
Ｒ１に転送され、タイミング信号／φL に同期してラッ
チされる。また、このタイミング信号／φL に同期し
て、第１ステージＳＲ１にラッチされているデータが第
２ステージＳＲ２に転送され、タイミング信号φL に同
期してラッチされるようになっている。
ンバータ６５，６６，６７はシフトレジスタの第１ステ
ージＳＲ１を構成し、上記ＭＯＳトランジスタ６３，６
４及びインバータ６８，６９，７０はシフトレジスタの
第２ステージＳＲ２を構成している。センスアンプの出
力信号はタイミング信号φL に同期して第１ステージＳ
Ｒ１に転送され、タイミング信号／φL に同期してラッ
チされる。また、このタイミング信号／φL に同期し
て、第１ステージＳＲ１にラッチされているデータが第
２ステージＳＲ２に転送され、タイミング信号φL に同
期してラッチされるようになっている。
【００２４】図５は、上記図１及び図２に示した回路に
おけるセンスアンプ２２−１〜２２−４の構成例を示し
ている。このセンスアンプは、Ｐチャネル型ＭＯＳトラ
ンジスタ７１、Ｎチャネル型ＭＯＳトランジスタ７２、
及びインバータ７３〜７５を含んで構成されている。上
記ＭＯＳトランジスタ７１のソースは電源Ｖｃｃに接続
され、ゲートとドレインが共通接続される。上記ＭＯＳ
トランジスタ７２のドレインは上記ＭＯＳトランジスタ
７１のドレインに接続され、ソースはビット線ＢＬに接
続される。インバータ７３の入力端は上記ＭＯＳトラン
ジスタ７２のソースに接続され、出力端はこのＭＯＳト
ランジスタ７２のゲートに接続される。上記インバータ
７４の入力端は、上記ＭＯＳトランジスタ７１，７２の
ドレイン共通接続点に接続され、出力端はインバータ７
５の入力端に接続される。そして、上記インバータ７５
の出力端から出力される増幅信号がシフトレジスタ２３
−１〜２３−４に供給されるようになっている。
おけるセンスアンプ２２−１〜２２−４の構成例を示し
ている。このセンスアンプは、Ｐチャネル型ＭＯＳトラ
ンジスタ７１、Ｎチャネル型ＭＯＳトランジスタ７２、
及びインバータ７３〜７５を含んで構成されている。上
記ＭＯＳトランジスタ７１のソースは電源Ｖｃｃに接続
され、ゲートとドレインが共通接続される。上記ＭＯＳ
トランジスタ７２のドレインは上記ＭＯＳトランジスタ
７１のドレインに接続され、ソースはビット線ＢＬに接
続される。インバータ７３の入力端は上記ＭＯＳトラン
ジスタ７２のソースに接続され、出力端はこのＭＯＳト
ランジスタ７２のゲートに接続される。上記インバータ
７４の入力端は、上記ＭＯＳトランジスタ７１，７２の
ドレイン共通接続点に接続され、出力端はインバータ７
５の入力端に接続される。そして、上記インバータ７５
の出力端から出力される増幅信号がシフトレジスタ２３
−１〜２３−４に供給されるようになっている。
【００２５】図６は、上記図１及び図２に示した回路に
おける出力バッファ３１の構成例を示している。この出
力バッファは、ＭＯＳトランジスタ７６，７７、ナンド
ゲート７８及びノアゲート７９を含んで構成されてい
る。ＭＯＳトランジスタ７６，７７の電流通路は、電源
ＶｃｃとＶｓｓ間に直列接続される。ナンドゲート７８
の一方の入力端には出力切換回路２４−１〜２４−４の
出力信号が供給され、他方の入力端にはリード信号ＲＤ
が供給され、出力端にはＭＯＳトランジスタ７６のゲー
トが接続される。ノアゲート７９の一方の入力端には上
記出力切換回路２４−１〜２４−４の出力信号が供給さ
れ、他方の入力端にはリード信号／ＲＤが供給され、出
力端にはＭＯＳトランジスタ７７のゲートが接続され
る。そして、上記ＭＯＳトランジスタ７６，７７の共通
接続点から出力信号ＤOUT が出力される。
おける出力バッファ３１の構成例を示している。この出
力バッファは、ＭＯＳトランジスタ７６，７７、ナンド
ゲート７８及びノアゲート７９を含んで構成されてい
る。ＭＯＳトランジスタ７６，７７の電流通路は、電源
ＶｃｃとＶｓｓ間に直列接続される。ナンドゲート７８
の一方の入力端には出力切換回路２４−１〜２４−４の
出力信号が供給され、他方の入力端にはリード信号ＲＤ
が供給され、出力端にはＭＯＳトランジスタ７６のゲー
トが接続される。ノアゲート７９の一方の入力端には上
記出力切換回路２４−１〜２４−４の出力信号が供給さ
れ、他方の入力端にはリード信号／ＲＤが供給され、出
力端にはＭＯＳトランジスタ７７のゲートが接続され
る。そして、上記ＭＯＳトランジスタ７６，７７の共通
接続点から出力信号ＤOUT が出力される。
【００２６】図７（ａ），（ｂ），（ｃ）はそれぞれ、
上記図１及び図２に示した回路におけるカラムアドレス
カウンタの構成例を示している。（ａ）図はタイミング
信号φL をカウントする第１のカラムアドレスカウンタ
２５のブロック図であり、（ｂ）図はリード信号／ＲＤ
をカウントする第２のカラムアドレスカウンタ２８のブ
ロック図である。また、（ｃ）図は上記（ａ）図及び
（ｂ）図におけるカウンタの１ビットの詳細な構成例を
示している。
上記図１及び図２に示した回路におけるカラムアドレス
カウンタの構成例を示している。（ａ）図はタイミング
信号φL をカウントする第１のカラムアドレスカウンタ
２５のブロック図であり、（ｂ）図はリード信号／ＲＤ
をカウントする第２のカラムアドレスカウンタ２８のブ
ロック図である。また、（ｃ）図は上記（ａ）図及び
（ｂ）図におけるカウンタの１ビットの詳細な構成例を
示している。
【００２７】（ａ）図に示す如く、第１のカラムアドレ
スカウンタ２５は、２段のカウンタ回路８０−１，８０
−２で構成されており、（ｂ）図に示す如く、第２のカ
ラムアドレスカウンタ２８は、インバータ８１とカウン
タ回路８２−１，８２−２，…，８２−６が縦続接続さ
れて構成されている。
スカウンタ２５は、２段のカウンタ回路８０−１，８０
−２で構成されており、（ｂ）図に示す如く、第２のカ
ラムアドレスカウンタ２８は、インバータ８１とカウン
タ回路８２−１，８２−２，…，８２−６が縦続接続さ
れて構成されている。
【００２８】各カウンタ回路は、（ｃ）図に示すよう
に、インバータ９０〜９７、Ｐチャネル型ＭＯＳトラン
ジスタ９８〜１０９及びＮチャネル型ＭＯＳトランジス
タ１１０〜１２１を含んで構成されている。インバータ
９０の入力端には、インクリメント信号（前段のカウン
タ回路の出力信号、第１のカラムアドレスカウンタ２６
における初段のカウンタ回路８０−１の場合はタイミン
グ信号φL 、第２のカラムアドレスカウンタ２８におけ
る初段のカウンタ回路８２−１の場合はリード信号／Ｒ
Ｄをインバータ８１で反転した信号）が供給される。こ
のインバータ９０の出力端には、インバータ９１の入力
端、及びＭＯＳトランジスタ９８，１１１，１１２，１
０１のゲートが接続される。上記インバータ９１の出力
端には、ＭＯＳトランジスタ１１０，９９，１００，１
１３のゲートが接続される。上記ＭＯＳトランジスタ１
１０と９８、９９と１１１、１００と１１２、１１３と
１０１はそれぞれ、電流通路が並列接続されてトランス
ファゲートを構成しており、これらトランスファゲート
はインバータ９２の出力端と入力端間に縦続接続され
る。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジ
スタ１０２，１０３，１１４，１１５の電流通路が直列
接続される。また、電源Ｖｃｃと接地点Ｖｓｓ間には、
ＭＯＳトランジスタ１０４，１０５，１１６，１１７の
電流通路が直列接続される。電源Ｖｃｃと接地点Ｖｓｓ
間には、ＭＯＳトランジスタ１０６，１０７，１１８，
１１９の電流通路が直列接続される。更に、電源Ｖｃｃ
と接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０８，１
０９，１２０，１２１の電流通路が直列接続される。ア
ドレスラッチイネーブル信号ＡＬＥは、上記ＭＯＳトラ
ンジスタ１０２，１０４，１１９，１２１のゲートにそ
れぞれ供給されるとともに、インバータ９６の入力端に
供給される。このインバータ９６の出力端には、ＭＯＳ
トランジスタ１１５，１１７，１０６，１０８のゲート
が接続される。アドレス信号ＡIN（カラムアドレスカウ
ンタ２５中のカウンタ回路８０−１の場合はカラムアド
レス信号Ａ０、カウンタ回路８０−２の場合はアドレス
信号Ａ１、カラムアドレスカウンタ２８中のカウンタ回
路８２−１〜８２−６の場合はカラムアドレス信号Ａ２
〜Ａ７）は、インバータ９７の入力端に供給され、この
インバータ９７の出力端にはＭＯＳトランジスタ１０
７，１１８，１０９，１２０のゲートがそれぞれ接続さ
れる。上記ＭＯＳトランジスタ１１０，９８と上記ＭＯ
Ｓトランジスタ９９，１１１との接続点にはインバータ
９４の入力端が接続され、このインバータ９４の出力端
にはＭＯＳトランジスタ１０３，１１４のゲートが接続
される。また、上記ＭＯＳトランジスタ９９，１１１と
上記ＭＯＳトランジスタ１００，１１２との接続点に
は、ＭＯＳトランジスタ１０３，１１４の接続点及びＭ
ＯＳトランジスタ１０７，１１８の接続点がそれぞれ接
続される。更に、上記ＭＯＳトランジスタ１００，１１
２と上記ＭＯＳトランジスタ１１３，１０１との接続点
には、インバータ９５の入力端が接続され、このインバ
ータ９５の入力端にはＭＯＳトランジスタ１０５，１１
６のゲートが接続される。更にまた、上記インバータ９
２の入力端には、ＭＯＳトランジスタ１０５，１１６の
接続点及びＭＯＳトランジスタ１０９，１２０の接続点
がそれぞれ接続される。そして、上記インバータ９２の
出力端にはインバータ９３の入力端が接続され、このイ
ンバータ９３の出力端から次段のカウンタ回路のインク
リメント信号（最終段の場合にはカウント値）を出力す
る。
に、インバータ９０〜９７、Ｐチャネル型ＭＯＳトラン
ジスタ９８〜１０９及びＮチャネル型ＭＯＳトランジス
タ１１０〜１２１を含んで構成されている。インバータ
９０の入力端には、インクリメント信号（前段のカウン
タ回路の出力信号、第１のカラムアドレスカウンタ２６
における初段のカウンタ回路８０−１の場合はタイミン
グ信号φL 、第２のカラムアドレスカウンタ２８におけ
る初段のカウンタ回路８２−１の場合はリード信号／Ｒ
Ｄをインバータ８１で反転した信号）が供給される。こ
のインバータ９０の出力端には、インバータ９１の入力
端、及びＭＯＳトランジスタ９８，１１１，１１２，１
０１のゲートが接続される。上記インバータ９１の出力
端には、ＭＯＳトランジスタ１１０，９９，１００，１
１３のゲートが接続される。上記ＭＯＳトランジスタ１
１０と９８、９９と１１１、１００と１１２、１１３と
１０１はそれぞれ、電流通路が並列接続されてトランス
ファゲートを構成しており、これらトランスファゲート
はインバータ９２の出力端と入力端間に縦続接続され
る。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジ
スタ１０２，１０３，１１４，１１５の電流通路が直列
接続される。また、電源Ｖｃｃと接地点Ｖｓｓ間には、
ＭＯＳトランジスタ１０４，１０５，１１６，１１７の
電流通路が直列接続される。電源Ｖｃｃと接地点Ｖｓｓ
間には、ＭＯＳトランジスタ１０６，１０７，１１８，
１１９の電流通路が直列接続される。更に、電源Ｖｃｃ
と接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０８，１
０９，１２０，１２１の電流通路が直列接続される。ア
ドレスラッチイネーブル信号ＡＬＥは、上記ＭＯＳトラ
ンジスタ１０２，１０４，１１９，１２１のゲートにそ
れぞれ供給されるとともに、インバータ９６の入力端に
供給される。このインバータ９６の出力端には、ＭＯＳ
トランジスタ１１５，１１７，１０６，１０８のゲート
が接続される。アドレス信号ＡIN（カラムアドレスカウ
ンタ２５中のカウンタ回路８０−１の場合はカラムアド
レス信号Ａ０、カウンタ回路８０−２の場合はアドレス
信号Ａ１、カラムアドレスカウンタ２８中のカウンタ回
路８２−１〜８２−６の場合はカラムアドレス信号Ａ２
〜Ａ７）は、インバータ９７の入力端に供給され、この
インバータ９７の出力端にはＭＯＳトランジスタ１０
７，１１８，１０９，１２０のゲートがそれぞれ接続さ
れる。上記ＭＯＳトランジスタ１１０，９８と上記ＭＯ
Ｓトランジスタ９９，１１１との接続点にはインバータ
９４の入力端が接続され、このインバータ９４の出力端
にはＭＯＳトランジスタ１０３，１１４のゲートが接続
される。また、上記ＭＯＳトランジスタ９９，１１１と
上記ＭＯＳトランジスタ１００，１１２との接続点に
は、ＭＯＳトランジスタ１０３，１１４の接続点及びＭ
ＯＳトランジスタ１０７，１１８の接続点がそれぞれ接
続される。更に、上記ＭＯＳトランジスタ１００，１１
２と上記ＭＯＳトランジスタ１１３，１０１との接続点
には、インバータ９５の入力端が接続され、このインバ
ータ９５の入力端にはＭＯＳトランジスタ１０５，１１
６のゲートが接続される。更にまた、上記インバータ９
２の入力端には、ＭＯＳトランジスタ１０５，１１６の
接続点及びＭＯＳトランジスタ１０９，１２０の接続点
がそれぞれ接続される。そして、上記インバータ９２の
出力端にはインバータ９３の入力端が接続され、このイ
ンバータ９３の出力端から次段のカウンタ回路のインク
リメント信号（最終段の場合にはカウント値）を出力す
る。
【００２９】上述したこの発明の実施の形態に係るシリ
アルアクセス型のマスクＲＯＭでは、図１及び図２に示
すように、メモリセルアレイ２０を複数個（この実施の
形態では４個）のブロック２０−１〜２０−４に分割し
て各ブロック毎にセンスアンプ２２−１〜２２−４を設
けており、まず最初のロウ、カラムアクセス中に４個の
データを読み出してシフトレジスタ２３−１〜２３−４
に取り込み、その後、カラムアドレスカウンタ２８をイ
ンクリメントし、次の４個のデータを読み出してシフト
レジスタ２３−１〜２３−４に取り込む。そして、シリ
アルアクセスサイクルが始まると、読み出した４個のデ
ータを出力切換回路２４−１〜２４−４で切り換えて出
力バッファ３１に転送し、その間にカラムアドレスカウ
ンタ２８をインクリメントし、次の４個のデータを読み
出してシフトレジスタ２３−１〜２３−４に取り込む。
このようなパイプライン動作を繰り返すことにより、記
憶データをシリアルに読み出すことが可能になる。
アルアクセス型のマスクＲＯＭでは、図１及び図２に示
すように、メモリセルアレイ２０を複数個（この実施の
形態では４個）のブロック２０−１〜２０−４に分割し
て各ブロック毎にセンスアンプ２２−１〜２２−４を設
けており、まず最初のロウ、カラムアクセス中に４個の
データを読み出してシフトレジスタ２３−１〜２３−４
に取り込み、その後、カラムアドレスカウンタ２８をイ
ンクリメントし、次の４個のデータを読み出してシフト
レジスタ２３−１〜２３−４に取り込む。そして、シリ
アルアクセスサイクルが始まると、読み出した４個のデ
ータを出力切換回路２４−１〜２４−４で切り換えて出
力バッファ３１に転送し、その間にカラムアドレスカウ
ンタ２８をインクリメントし、次の４個のデータを読み
出してシフトレジスタ２３−１〜２３−４に取り込む。
このようなパイプライン動作を繰り返すことにより、記
憶データをシリアルに読み出すことが可能になる。
【００３０】ところで、メモリセルアレイ２０を４個の
ブロック２０−１〜２０−４に分割しているので、読み
出し開始アドレス（カラムアドレス信号Ａ０，Ａ１）に
より、カラムアドレスカウンタ２５をインクリメントす
るタイミングが異なる。時間的に最も余裕があるのが、
Ａ１，Ａ０＝“０”、すなわちブロック２０−１中のメ
モリセルＭＣから読み出しをスタートする場合である。
Ａ１，Ａ０＝“３”の場合には、ロウ、カラムアクセス
の後、カラムアドレスカウンタ２８をインクリメントす
ることにより、８個のデータが読み出される。最初に、
ブロック２０−４中のデータが読み出されるため、カラ
ムアドレスカウンタ２８をインクリメントし、次の４個
のデータを４サイクル読む間に読み出す。以後、この繰
り返しにより連続してシリアルにデータを読み出すこと
が可能となる。
ブロック２０−１〜２０−４に分割しているので、読み
出し開始アドレス（カラムアドレス信号Ａ０，Ａ１）に
より、カラムアドレスカウンタ２５をインクリメントす
るタイミングが異なる。時間的に最も余裕があるのが、
Ａ１，Ａ０＝“０”、すなわちブロック２０−１中のメ
モリセルＭＣから読み出しをスタートする場合である。
Ａ１，Ａ０＝“３”の場合には、ロウ、カラムアクセス
の後、カラムアドレスカウンタ２８をインクリメントす
ることにより、８個のデータが読み出される。最初に、
ブロック２０−４中のデータが読み出されるため、カラ
ムアドレスカウンタ２８をインクリメントし、次の４個
のデータを４サイクル読む間に読み出す。以後、この繰
り返しにより連続してシリアルにデータを読み出すこと
が可能となる。
【００３１】ここで重要なのは、最初のサイクル（ラン
ダムアクセス期間）に８個のデータを読み込む点であ
り、もし、４個のデータしか読まないとすると、ブロッ
クアドレスＡ１，Ａ０＝“０”、すなわちメモリセルブ
ロック２０−１から読み出しを開始する場合は問題ない
が、Ａ１，Ａ０＝“３”、すなわちメモリセルブロック
２０−４から読み出しを開始する場合には、最初のリー
ド信号／ＲＤの“１”レベルから“０”レベルへの反転
によりブロック２０−４のデータが読まれた時点では、
ブロック２０−１，２０−２，２０−３のデータは読ま
れていないため、シリアルアクセスができなくなる。つ
まり、使用法が制約されることになる。この発明では、
最初のサイクルに２回分動作させることにより、センス
アンプの数を増やすことなくこの問題を解決している。
ダムアクセス期間）に８個のデータを読み込む点であ
り、もし、４個のデータしか読まないとすると、ブロッ
クアドレスＡ１，Ａ０＝“０”、すなわちメモリセルブ
ロック２０−１から読み出しを開始する場合は問題ない
が、Ａ１，Ａ０＝“３”、すなわちメモリセルブロック
２０−４から読み出しを開始する場合には、最初のリー
ド信号／ＲＤの“１”レベルから“０”レベルへの反転
によりブロック２０−４のデータが読まれた時点では、
ブロック２０−１，２０−２，２０−３のデータは読ま
れていないため、シリアルアクセスができなくなる。つ
まり、使用法が制約されることになる。この発明では、
最初のサイクルに２回分動作させることにより、センス
アンプの数を増やすことなくこの問題を解決している。
【００３２】なお、センスアンプの数が４個の場合、カ
ラムアクセスが４００ｎｓであれば、シリアルサイクル
１００ｎｓで動作することになり、センスアンプの数が
８個の場合にはシリアルサイクル５０ｎｓで動作するこ
とになる。
ラムアクセスが４００ｎｓであれば、シリアルサイクル
１００ｎｓで動作することになり、センスアンプの数が
８個の場合にはシリアルサイクル５０ｎｓで動作するこ
とになる。
【００３３】次に、上記のような構成において、図８及
び図９のタイミングチャートを参照しつつアクセス動作
を詳しく説明する。図８はブロックアドレス“０”から
データの読み出しを開始する場合、図９はブロックアド
レス“３”からデータの読み出しを開始する場合をそれ
ぞれ示している。
び図９のタイミングチャートを参照しつつアクセス動作
を詳しく説明する。図８はブロックアドレス“０”から
データの読み出しを開始する場合、図９はブロックアド
レス“３”からデータの読み出しを開始する場合をそれ
ぞれ示している。
【００３４】まず、ブロックアドレス“０”、すなわち
データの読み出し開始アドレスとしてブロック２０−１
中のメモリセルＭＣが選択された場合について説明す
る。アドレスラッチイネーブル信号ＡＬＥが“１”レベ
ルから“０”レベルとなると、ロウアドレス信号Ａ８〜
Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２
〜Ａ７はカラムアドレスバッファ２８に、カラムアドレ
ス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれ
ぞれ供給される。上記ロウデコーダ３０によって、ロウ
アドレス信号Ａ８〜Ａ２１がデコードされて選択された
ワード線ＷＬが駆動され、このワード線ＷＬに接続され
ている１行のメモリセルＭＣが選択される。上記カラム
アドレスカウンタ２８に初期値としてセットされたカラ
ムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供
給されてデコードされ、このデコード出力によって、カ
ラムセレクタ２１−１〜２１−４を構成するトランジス
タ３２が選択的に駆動される。これによって各ブロック
２０−１〜２０−４の対応するビット線ＢＬが選択さ
れ、これらのビット線ＢＬと上記選択されたワード線Ｗ
Ｌとに接続されたＮ番地のメモリセルＭＣから読み出さ
れたデータがセンスアンプ２２−１〜２２−４に供給さ
れる。これらのデータはセンスアンプ２２−１〜２２−
４で増幅された後、タイミング回路２７から出力される
タイミング信号φL ，／φL に応答してシフトレジスタ
２３−１〜２３−４に転送されてラッチされる。
データの読み出し開始アドレスとしてブロック２０−１
中のメモリセルＭＣが選択された場合について説明す
る。アドレスラッチイネーブル信号ＡＬＥが“１”レベ
ルから“０”レベルとなると、ロウアドレス信号Ａ８〜
Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２
〜Ａ７はカラムアドレスバッファ２８に、カラムアドレ
ス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれ
ぞれ供給される。上記ロウデコーダ３０によって、ロウ
アドレス信号Ａ８〜Ａ２１がデコードされて選択された
ワード線ＷＬが駆動され、このワード線ＷＬに接続され
ている１行のメモリセルＭＣが選択される。上記カラム
アドレスカウンタ２８に初期値としてセットされたカラ
ムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供
給されてデコードされ、このデコード出力によって、カ
ラムセレクタ２１−１〜２１−４を構成するトランジス
タ３２が選択的に駆動される。これによって各ブロック
２０−１〜２０−４の対応するビット線ＢＬが選択さ
れ、これらのビット線ＢＬと上記選択されたワード線Ｗ
Ｌとに接続されたＮ番地のメモリセルＭＣから読み出さ
れたデータがセンスアンプ２２−１〜２２−４に供給さ
れる。これらのデータはセンスアンプ２２−１〜２２−
４で増幅された後、タイミング回路２７から出力される
タイミング信号φL ，／φL に応答してシフトレジスタ
２３−１〜２３−４に転送されてラッチされる。
【００３５】次に、上記タイミング信号φL の立ち下が
りに応答してカラムアドレスカウンタ２８がカウントア
ップされ、カラムデコーダ２９によって次の列のビット
線ＢＬが選択される。そして、これらのビット線ＢＬと
上記選択されたワード線ＷＬとに接続されたＮ＋１番地
のメモリセルＭＣから読み出されたデータがセンスアン
プ２２−１〜２２−４に供給されて増幅される。
りに応答してカラムアドレスカウンタ２８がカウントア
ップされ、カラムデコーダ２９によって次の列のビット
線ＢＬが選択される。そして、これらのビット線ＢＬと
上記選択されたワード線ＷＬとに接続されたＮ＋１番地
のメモリセルＭＣから読み出されたデータがセンスアン
プ２２−１〜２２−４に供給されて増幅される。
【００３６】その後、カラムアドレス信号Ａ０，Ａ１が
初期値としてセットされたカラムアドレスカウンタ２５
のカウント値がカラムデコーダ２６でデコードされ、指
定されたブロックアドレス“０”、“１”、“２”、
“３”の順、すなわち出力切換回路２４−１〜２４−４
（トランジスタ３３，３３，…）によって選択されたシ
フトレジスタ２３−１〜２３−４の出力信号が出力バッ
ファ３１に順次供給される。そして、この出力バッファ
３１からリード信号／ＲＤに応答して読み出しデータＤ
OUT （Ｎ・０，Ｎ・１，Ｎ・２）がシリアルに出力され
る。
初期値としてセットされたカラムアドレスカウンタ２５
のカウント値がカラムデコーダ２６でデコードされ、指
定されたブロックアドレス“０”、“１”、“２”、
“３”の順、すなわち出力切換回路２４−１〜２４−４
（トランジスタ３３，３３，…）によって選択されたシ
フトレジスタ２３−１〜２３−４の出力信号が出力バッ
ファ３１に順次供給される。そして、この出力バッファ
３１からリード信号／ＲＤに応答して読み出しデータＤ
OUT （Ｎ・０，Ｎ・１，Ｎ・２）がシリアルに出力され
る。
【００３７】ブロックアドレス“０”、“１”、“２”
の選択後にブロックアドレス“３”が選択されると、カ
ラムデコーダ２６からタイミング回路２７に信号Ｃ３が
供給され、タイミング信号φL が出力される。このタイ
ミング信号φL の立ち上がりに応答して上記センスアン
プ２２−１〜２２−４で増幅されたＮ＋１番地のデータ
がシフトレジスタ２３−１〜２３−４に供給される。ま
た、タイミング信号φL の立ち下がりに応答してカラム
アドレスカウンタ２８がカウントアップし、各ブロック
の対応する次の列のビット線ＢＬが選択され、これらの
ビット線ＢＬと上記選択されたワード線ＷＬとに接続さ
れたメモリセルＭＣから読み出されたデータがセンスア
ンプ２２−１〜２２−４に供給されて増幅される。
の選択後にブロックアドレス“３”が選択されると、カ
ラムデコーダ２６からタイミング回路２７に信号Ｃ３が
供給され、タイミング信号φL が出力される。このタイ
ミング信号φL の立ち上がりに応答して上記センスアン
プ２２−１〜２２−４で増幅されたＮ＋１番地のデータ
がシフトレジスタ２３−１〜２３−４に供給される。ま
た、タイミング信号φL の立ち下がりに応答してカラム
アドレスカウンタ２８がカウントアップし、各ブロック
の対応する次の列のビット線ＢＬが選択され、これらの
ビット線ＢＬと上記選択されたワード線ＷＬとに接続さ
れたメモリセルＭＣから読み出されたデータがセンスア
ンプ２２−１〜２２−４に供給されて増幅される。
【００３８】以下、同様なアクセス動作が順次繰り返さ
れることにより、メモリセルアレイ２０中に記憶された
データが出力バッファ３１からシリアルに出力される。
次に、ブロックアドレス“３”、すなわちデータの読み
出し開始アドレスとしてブロック２０−４中のメモリセ
ルＭＣが選択された場合について説明する。この場合に
も、アドレスラッチイネーブル信号ＡＬＥが“１”レベ
ルから“０”レベルとなると、ロウアドレス信号Ａ８〜
Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２
〜Ａ７はカラムアドレスバッファ２８に、カラムアドレ
ス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれ
ぞれ供給される。上記ロウデコーダ３０によって、ロウ
アドレス信号Ａ８〜Ａ２１がデコードされて選択された
ワード線ＷＬが駆動され、このワード線ＷＬに接続され
た１行のメモリセルＭＣが選択される。上記カラムアド
レスカウンタ２８に初期値としてセットされたカラムア
ドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給さ
れてデコードされ、このデコード出力によって、カラム
セレクタ２１−１〜２１−４を構成するトランジスタ３
２が選択的に駆動される。これによって各ブロックの対
応するビット線ＢＬが選択され、これらのビット線ＢＬ
と上記選択されたワード線ＷＬとに接続されたメモリセ
ルＭＣから読み出されたデータがセンスアンプ２２−１
〜２２−４に供給されて増幅された後、タイミング回路
２７から出力されるタイミング信号φL ，／φL に応答
してシフトレジスタ２３−１〜２３−４に供給される。
れることにより、メモリセルアレイ２０中に記憶された
データが出力バッファ３１からシリアルに出力される。
次に、ブロックアドレス“３”、すなわちデータの読み
出し開始アドレスとしてブロック２０−４中のメモリセ
ルＭＣが選択された場合について説明する。この場合に
も、アドレスラッチイネーブル信号ＡＬＥが“１”レベ
ルから“０”レベルとなると、ロウアドレス信号Ａ８〜
Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２
〜Ａ７はカラムアドレスバッファ２８に、カラムアドレ
ス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれ
ぞれ供給される。上記ロウデコーダ３０によって、ロウ
アドレス信号Ａ８〜Ａ２１がデコードされて選択された
ワード線ＷＬが駆動され、このワード線ＷＬに接続され
た１行のメモリセルＭＣが選択される。上記カラムアド
レスカウンタ２８に初期値としてセットされたカラムア
ドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給さ
れてデコードされ、このデコード出力によって、カラム
セレクタ２１−１〜２１−４を構成するトランジスタ３
２が選択的に駆動される。これによって各ブロックの対
応するビット線ＢＬが選択され、これらのビット線ＢＬ
と上記選択されたワード線ＷＬとに接続されたメモリセ
ルＭＣから読み出されたデータがセンスアンプ２２−１
〜２２−４に供給されて増幅された後、タイミング回路
２７から出力されるタイミング信号φL ，／φL に応答
してシフトレジスタ２３−１〜２３−４に供給される。
【００３９】次に、上記タイミング信号φL の立ち下が
りに応答してカラムアドレスカウンタ２８がカウントア
ップされ、カラムデコーダ２９によって次の列のビット
線ＢＬが選択される。そして、これらのビット線ＢＬと
上記選択されたワード線ＷＬとに接続されたメモリセル
ＭＣから読み出されたデータがセンスアンプ２２−１〜
２２−４に供給されて増幅された後、シフトレジスタ２
３−１〜２３−４に供給される。
りに応答してカラムアドレスカウンタ２８がカウントア
ップされ、カラムデコーダ２９によって次の列のビット
線ＢＬが選択される。そして、これらのビット線ＢＬと
上記選択されたワード線ＷＬとに接続されたメモリセル
ＭＣから読み出されたデータがセンスアンプ２２−１〜
２２−４に供給されて増幅された後、シフトレジスタ２
３−１〜２３−４に供給される。
【００４０】ここで、ブロックアドレス“３”が選択さ
れているので、カラムデコーダ２６からタイミング回路
２７に信号Ｃ３が供給され、タイミング信号φL ，／φ
L が出力される。このタイミング信号φL に応答して各
ブロックの対応する次のビット線ＢＬが選択され、これ
らのビット線ＢＬと上記選択されたワード線ＷＬとに接
続されたメモリセルＭＣから読み出されたデータがセン
スアンプ２２−１〜２２−４に供給されて増幅された
後、シフトレジスタ２３−１〜２３−４に供給される。
れているので、カラムデコーダ２６からタイミング回路
２７に信号Ｃ３が供給され、タイミング信号φL ，／φ
L が出力される。このタイミング信号φL に応答して各
ブロックの対応する次のビット線ＢＬが選択され、これ
らのビット線ＢＬと上記選択されたワード線ＷＬとに接
続されたメモリセルＭＣから読み出されたデータがセン
スアンプ２２−１〜２２−４に供給されて増幅された
後、シフトレジスタ２３−１〜２３−４に供給される。
【００４１】その後、カラムアドレス信号Ａ０，Ａ１が
初期値としてセットされたカラムアドレスカウンタ２５
のカウント値がカラムデコーダ２６でデコードされ、指
定されたブロックアドレス“３”、“０”、“１”、
“２”の順、すなわち出力切換回路２４−４，２４−１
〜２４−３（トランジスタ３３，３３，…）によって選
択されたシフトレジスタ２３−４，２３−１〜２３−３
の出力が出力バッファ３１に供給される。そして、この
出力バッファ３１からリード信号／ＲＤに応答して読み
出しデータＤOUT （Ｎ・３、Ｎ＋１・０、Ｎ＋１・１、
Ｎ＋１・２、Ｎ＋１・３）が出力される。
初期値としてセットされたカラムアドレスカウンタ２５
のカウント値がカラムデコーダ２６でデコードされ、指
定されたブロックアドレス“３”、“０”、“１”、
“２”の順、すなわち出力切換回路２４−４，２４−１
〜２４−３（トランジスタ３３，３３，…）によって選
択されたシフトレジスタ２３−４，２３−１〜２３−３
の出力が出力バッファ３１に供給される。そして、この
出力バッファ３１からリード信号／ＲＤに応答して読み
出しデータＤOUT （Ｎ・３、Ｎ＋１・０、Ｎ＋１・１、
Ｎ＋１・２、Ｎ＋１・３）が出力される。
【００４２】以下、同様なアクセス動作が順次繰り返さ
れることにより、メモリセルアレイ２０中に記憶された
データがシリアルに出力される。上述したように、この
発明によれば、センスアンプは、メモリセルアレイ２０
のブロック毎に設ければ良く、ビット線毎に設ける必要
はないので、センスアンプの数を大幅に低減でき、チッ
プサイズの縮小と消費電力の削減が図れる。また、セン
スアンプのレイアウトがメモリセルのピッチによって制
約を受けることがなく、メモリセルサイズを縮小しても
センスアンプのレイアウトを容易化できる。なお、上記
実施の形態ではマスクＲＯＭを例にとって説明したが、
この考え方はＥＰＲＯＭやＲＡＭでも全く同様に使用で
きることは勿論である。
れることにより、メモリセルアレイ２０中に記憶された
データがシリアルに出力される。上述したように、この
発明によれば、センスアンプは、メモリセルアレイ２０
のブロック毎に設ければ良く、ビット線毎に設ける必要
はないので、センスアンプの数を大幅に低減でき、チッ
プサイズの縮小と消費電力の削減が図れる。また、セン
スアンプのレイアウトがメモリセルのピッチによって制
約を受けることがなく、メモリセルサイズを縮小しても
センスアンプのレイアウトを容易化できる。なお、上記
実施の形態ではマスクＲＯＭを例にとって説明したが、
この考え方はＥＰＲＯＭやＲＡＭでも全く同様に使用で
きることは勿論である。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、センスアンプの数を低減することにより、チップサ
イズの縮小と消費電力の削減が図れるシリアルアクセス
型の半導体記憶装置及びそのアクセス方法が得られる。
ば、センスアンプの数を低減することにより、チップサ
イズの縮小と消費電力の削減が図れるシリアルアクセス
型の半導体記憶装置及びそのアクセス方法が得られる。
【００４４】また、センスアンプのレイアウトがメモリ
セルのピッチによって制約を受けることがなく、メモリ
セルサイズを縮小してもセンスアンプのレイアウトを容
易化できるシリアルアクセス型の半導体記憶装置及びそ
のアクセス方法が得られる。
セルのピッチによって制約を受けることがなく、メモリ
セルサイズを縮小してもセンスアンプのレイアウトを容
易化できるシリアルアクセス型の半導体記憶装置及びそ
のアクセス方法が得られる。
【図１】この発明の第１の実施の形態に係る半導体記憶
装置及びそのアクセス方法について説明するためのもの
で、シリアルアクセス型のマスクＲＯＭの概略構成を示
すブロック図。
装置及びそのアクセス方法について説明するためのもの
で、シリアルアクセス型のマスクＲＯＭの概略構成を示
すブロック図。
【図２】図１に示したシリアルアクセス型のマスクＲＯ
Ｍにおけるメモリセルのアクセスに関係する回路を抽出
して詳細に示す回路図。
Ｍにおけるメモリセルのアクセスに関係する回路を抽出
して詳細に示す回路図。
【図３】図１に示したマスクＲＯＭにおけるタイミング
回路の構成例を示す図。
回路の構成例を示す図。
【図４】図１及び図２に示した回路におけるシフトレジ
スタの構成例を示す図。
スタの構成例を示す図。
【図５】図１及び図２に示した回路におけるセンスアン
プの構成例を示す図。
プの構成例を示す図。
【図６】図１及び図２に示した回路における出力バッフ
ァの構成例を示す図。
ァの構成例を示す図。
【図７】図１及び図２に示した回路におけるカラムアド
レスカウンタの構成例を示す図。
レスカウンタの構成例を示す図。
【図８】図１ないし図７に示したシリアルアクセスメモ
リの動作について説明するためのもので、ブロックアド
レス“０”からデータの読み出しを開始する場合のタイ
ミングチャート。
リの動作について説明するためのもので、ブロックアド
レス“０”からデータの読み出しを開始する場合のタイ
ミングチャート。
【図９】図１ないし図７に示したシリアルアクセスメモ
リの動作について説明するためのもので、ブロックアド
レス“３”からデータの読み出しを開始する場合のタイ
ミングチャート。
リの動作について説明するためのもので、ブロックアド
レス“３”からデータの読み出しを開始する場合のタイ
ミングチャート。
【図１０】従来の半導体記憶装置について説明するため
のもので、シリアルアクセス型のマスクＲＯＭにおける
メモリセルのアクセスに関係する回路を抽出して示す回
路図。
のもので、シリアルアクセス型のマスクＲＯＭにおける
メモリセルのアクセスに関係する回路を抽出して示す回
路図。
【図１１】図１０に示したマスクＲＯＭの読み出し動作
を概略的に示すタイミングチャート。
を概略的に示すタイミングチャート。
２０…メモリセルアレイ、２０−１〜２０−４…ブロッ
ク、２１−１〜２１−４…カラムセレクタ、２２−１〜
２２−４…センスアンプ、２３−１〜２３−４…シフト
レジスタ、２４−１〜２４−４…出力切換回路、２５…
カラムアドレスカウンタ、２６…カラムデコーダ、２７
…タイミング回路、２８…カラムアドレスカウンタ、２
９…カラムデコーダ、３０…ロウデコーダ、３１…出力
バッファ、Ａ０，Ａ１，Ａ２〜Ａ７…カラムアドレス信
号、Ａ８〜Ａ２１…ロウアドレス信号、φL ，／φL …
タイミング信号、ＡＬＥ…アドレスラッチイネーブル信
号、／ＲＤ…リード信号、ＤOUT …読み出しデータ。
ク、２１−１〜２１−４…カラムセレクタ、２２−１〜
２２−４…センスアンプ、２３−１〜２３−４…シフト
レジスタ、２４−１〜２４−４…出力切換回路、２５…
カラムアドレスカウンタ、２６…カラムデコーダ、２７
…タイミング回路、２８…カラムアドレスカウンタ、２
９…カラムデコーダ、３０…ロウデコーダ、３１…出力
バッファ、Ａ０，Ａ１，Ａ２〜Ａ７…カラムアドレス信
号、Ａ８〜Ａ２１…ロウアドレス信号、φL ，／φL …
タイミング信号、ＡＬＥ…アドレスラッチイネーブル信
号、／ＲＤ…リード信号、ＤOUT …読み出しデータ。
Claims (3)
- 【請求項１】 メモリセルアレイに記憶されたデータを
シリアルに読み出す半導体記憶装置において、 前記メモリセルアレイを複数のブロックに分割し、前記
各ブロック中の複数のカラムでセンスアンプを共用し、
前記各センスアンプの出力をシフトレジスタに供給し、
最初のロウ、カラムアクセスサイクル中にロウ、カラム
アクセスを行って、メモリセルからの読み出しデータを
ブロック毎に前記各シフトレジスタに転送した後、カラ
ムアドレスをインクリメントしてカラムアクセスを行
い、この動作を１回または１回以上行うことにより、セ
ンスアンプの数の複数倍のデータを読み出し、パイプラ
イン動作させることにより連続してシリアルに出力する
ことを特徴とする半導体記憶装置。 - 【請求項２】 ｎ（ｎは２以上の整数）個のブロックに
分割されたメモリセルアレイと、 前記各ブロックに対応して設けられたｎ個のカラムセレ
クタと、 前記各ブロックに対応して設けられ、前記カラムセレク
タで選択されたカラムのデータが供給されるｎ個のセン
スアンプと、 前記各ブロックに対応して設けられ、前記各センスアン
プの出力がそれぞれ入力されるｎ個のシフトレジスタ
と、 前記各ブロックに対応して設けられ、前記各シフトレジ
スタの出力がそれぞれ供給されるｎ個の出力切換回路
と、 前記出力切換回路の出力が供給される出力バッファと、 データの読み出しを開始するブロックを指示するための
第１のカラムアドレス信号が初期値としてセットされ、
アドレスラッチイネーブル信号に応答してタイミング信
号を計数する第１のカラムアドレスカウンタと、 前記第１のカラムアドレスカウンタの計数値をデコード
して前記出力切換回路を制御する第１のカラムデコーダ
と、 アドレスラッチイネーブル信号とリード信号が供給さ
れ、前記第１のカラムデコーダによってｎ番目のブロッ
クが選択されたときに前記シフトレジスタに転送制御用
のタイミング信号を供給するとともに、前記第１のカラ
ムアドレスカウンタに計数用のタイミング信号を供給す
るタイミング回路と、 第２のカラムアドレス信号が初期値としてセットされ、
アドレスラッチイネーブル信号に応答してリード信号を
計数する第２のカラムアドレスカウンタと、 前記第２のカラムアドレスカウンタの計数値をデコード
して前記カラムセレクタを制御する第２のカラムデコー
ダと、 ロウアドレス信号をデコードして前記メモリセルアレイ
中のｎ個のブロックに供給するロウデコーダとを具備
し、 前記ｎ個のブロック中の前記カラムセレクタで選択した
メモリセルから読み出したデータを前記センスアンプを
介して前記シフトレジスタに転送した後、前記第２のカ
ラムアドレスカウンタをインクリメントし、前記第２の
カラムデコーダでカラムアクセスを行い、この動作を１
回または１回以上行うことにより、ｎの複数倍の個数の
データを読み出してパイプライン動作させることにより
シリアルアクセスを行うことを特徴とする半導体記憶装
置。 - 【請求項３】 メモリセルアレイに記憶されたデータを
シリアルに読み出す半導体記憶装置のアクセス方法にお
いて、 最初のロウ、カラムアクセスサイクル中に第１のロウ、
カラムアクセスを行うステップと、 前記第１のロウ、カラムアクセスで読み出したデータを
増幅してシフトレジスタに転送するステップと、 カラムアドレスをインクリメントするステップと、 前記インクリメントしたカラムアドレスで第２のカラム
アクセスを行うことにより、センスアンプの数の複数倍
のデータを読み出すステップとを具備し、 前記センスアンプの複数倍の数のデータをパイプライン
動作させつつシリアルアクセスを行うことを特徴とする
半導体記憶装置のアクセス方法。
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|---|---|---|---|
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