JP2002260394A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】他のグループのメモリセルに跨ってデータ読み
出しをする場合にも、高速シンクロナス読み出しを維持
する。 【解決手段】前段のトランジスタ群２１２と後段のトラ
ンジスタ群２２２とを２段設け、前段のトランジスタ群
２１２で、連続読み出しの対象となるメモリセル１０２
に接続されるビット線を全て選択し、後段のトランジス
タ群２２２で、前段のトランジスタ群２１２が同一のセ
ンスアンプに接続される複数のビット線を選択している
場合に、その何れかをさらに選択するように制御するの
で、任意の読み出し開始アドレスを指定しても、従来の
ように、読み出し途中でクロックの空きサイクルが発生
することがなく、切れ目なくデータを読み出すことがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シンクロナスバー
スト読み出し（クロックに同期した連続読み出し）機能
を持つフラッシュメモリなどの不揮発性半導体記憶装置
に関する。

【０００２】

【従来の技術】近年、あらゆる電子機器は半導体記憶装
置（以下メモリという）を内蔵し、その中に記憶された
データに基づいて各種の処理を行っている。例えば、一
般的な例では、パーソナルコンピュータ（以下ＰＣとい
う）においては、中央演算処理装置（以下ＣＰＵとい
う）の高速化とメモリ容量の増大化の歴史といっても過
言ではない。

【０００３】特に普及が著しい携帯電話においても、Ｃ
ＰＵとメモリが用いられており、携帯電話のサービスの
向上に伴い、大量のデータを扱うためのＣＰＵの高速化
とメモリ容量の増加が望まれている。

【０００４】当然、ＣＰＵの高速化に伴い、メモリにも
アクセスタイムの高速化が要求されている。例えば、Ｐ
ＣのＣＰＵにおいては、数年でそのスピード（一般的に
は動作クロック周波数で表されることが多い）が２倍に
なり、処理速度の向上が図られている。

【０００５】しかし、メモリの高速化は、ＣＰＵのそれ
ほど進んでいないのが現状である。このような状況の
中、できるだけメモリのアクセスタイムをＣＰＵのスピ
ードに近づけるために、メモリには種々の変則的なアク
セス方法が用いられている。例えば、クロックに同期し
た連続読み出しを行うシンクロナスバースト読み出しが
それに相当する。

【０００６】このシンクロナスバースト読み出しとは、
読み出すべき一連のデータの先頭アドレスのみを指定
し、それに続くアドレスは、外部からメモリに入力され
るクロックのみでメモリデバイス内部でインクリメント
処理されるというものである。

【０００７】したがって、読み出すべき一連のデータ
は、先頭アドレスに対して、シリーズ（連続）になって
いるという制約があるが、その分、先頭アドレスで指定
したデータの読み出し速度に対し、それに続くデータの
読み出し速度を速めたものである。

【０００８】このシンクロナスバースト読み出しについ
て、図６を用いて説明する。

【０００９】図６において、ＣＥ＃はデバイスを動作状
態にするためのチップイネーブル信号、ＢＡＶ＃はシン
クロナス読み出し開始を示す信号、ＣＫはシステムクロ
ック、ＤＯＵＴはアドレスデータ出力である。Ｔ１は先
頭アドレスのデータが読み出されるまでの時間、Ｔ２は
アドレスデータ「１ｎｄ」〜「４ｔｈ」がデータ読み出
しされる時間である。

【００１０】まず、チップイネーブル信号ＣＥ＃がロウ
レベルに下がり、デバイスが選択された後、シンクロナ
ス読出開始信号ＢＡＶ＃がロウレベルに下がると、シン
クロナスバースト読み出しが開始される。

【００１１】通常、この時点で、読み出すべきデータの
格納場所を示す先頭アドレスが、デバイスに読み込まれ
る（ここではアドレスを図示せず）。

【００１２】シンクロナス読出開始信号ＢＡＶ＃がロウ
レベルになると、システムクロックＣＫがデバイスに取
り込まれ始める（ここでシステムクロックＣＫは、シス
テムが基準としているクロックのことであり、ＣＰＵの
そのクロックに合わせて動作を行っている。以後、単に
クロックと呼ぶことにする）。

【００１３】その後、ある一定数のクロック数がカウン
トされた後、先頭アドレスを示すデータ（図６中「１ｓ
ｔ」）がデータ出力ＤＯＵＴに読み出される。シンクロ
ナス読出開始信号ＢＡＶ＃がロウレベルに下がった後、
先頭アドレスのデータが読み出されるまでの時間Ｔ１を
通常Ｌａｔｅｎｃｙ（レイテンシー）と呼ぶ。先頭アド
レスの読み出しに必要な時間は、シンクロナスでないノ
ーマルの読み出し時間と同じであるので、クロックの周
波数が早い場合、このように空撃ちのクロック（レイテ
ンシの時間分に相当するクロック）を入れる必要があ
る。

【００１４】しかし、先頭アドレスのデータが読み出さ
れた後は、このような空撃ちのクロックを入れる必要は
なく、クロックが１回入る毎に、先頭アドレスからシリ
ーズにつながるアドレスデータ（「２ｎｄ」，「３ｒ
ｄ」，「４ｔｈ」）がデータ出力ＤＯＵＴとして順番に
読み出される。

【００１５】このような読み出し手法が可能となる理由
は、「２ｎｄ」〜「４ｔｈ」までのアドレスデータが先
頭アドレスデータ「１ｓｔ」の読み出しと同時にデバイ
ス内部でアクセスされ、「１ｓｔ」の先頭アドレスデー
タがデータ出力ＤＯＵＴとして読み出されるときには、
既に「２ｎｄ」〜「４ｔｈ」のアドレスデータもデバイ
ス内部で出力待機状態になっているからである。このよ
うな読み出しを行うためには、当然、デバイス内部の読
み出し動作を実行するためのセンスアンプが複数組用意
されている必要がある。

【００１６】ここで、図７を用いて、シンクロナスバー
スト読み出し機能を持つ不揮発性半導体記憶装置として
のフラッシュメモリの構成について説明する。

【００１７】図７において、メモリセルアレイ１０１
は、１グループ分の例えば１２８個のメモリセル１０２
が行方向および列方向に配置されている。列方向に配設
された各メモリセル１０２毎にそのドレインはそれぞれ
ビット線Ｙ０〜ＹＦにそれぞれ接続され、行方向に配設
された各メモリセル１０２毎にその各ゲートはそれぞ
れ、ワード線Ｘ０〜Ｘ７にそれぞれ共通接続されている
と共に、ワード線Ｘ０〜Ｘ７をそれぞれ介してＸデコー
ダ１０３に接続されている。

【００１８】ビット線Ｙ０〜ＹＦにはそれぞれ、Ｙデコ
ーダ・ドライバ１０４（以下、単にＹデコーダという）
に各ゲートがそれぞれ接続されたトランジスタがそれぞ
れ介装されている。複数のトランジスタにより選択トラ
ンジスタ群１０５が構成されている。

【００１９】センスアンプ１０６〜１０９は、選択トラ
ンジスタ群１０５で選択されたビット線からの情報を増
幅するものである。

【００２０】ラッチ回路１１０〜１１３は、センスアン
プ１０６〜１０９で増幅したデータを一旦保持するもの
である。

【００２１】マルチプレクサ回路１１４は、ラッチ回路
１１０〜１１３からの出力データを、内部アドレス（コ
ラムアドレス）ＣＡ０，ＣＡ１に応じて選択出力する選
択スイッチ手段である。

【００２２】メモリコア１１５は、メモリアレイ１０１
とトランジスタ群１０５を含むものであり、また、その
出力部１１６は、センスアンプ１０６〜１０９、データ
ラッチ１１０〜１１３およびマルチプレクサ１１４を含
むものである。

【００２３】通常、メモリでは、並列に読み出されるデ
ータは８ビットかまたは１６ビットが主流である。この
例では、メモリコア１１５と出力部１１６がデータの０
番目を示し、このメモリコア１１５および出力部１１６
と同等の機能を持つメモリコア１１７および出力部１１
８がデータの１番目を示し、以下同様に、メモリコア１
１９，１２１，・・１２３および出力部１２０，１２
２，・・１２４がデータの２番目、３番目、・・ｎ番目
を示している。

【００２４】以後の説明では、説明を簡略化するため
に、データの０番目のみについて、そのシンクロナス読
み出し動作を説明する。なお、各メモリセル１０２をそ
の配設位置に応じて以下のように呼称する。

【００２５】即ち、ワード線Ｘ０とビット線Ｙ０の交点
部分にあるメモリセル１０２をＸ０Ｙ０、ワード線Ｘ０
とビット線Ｙ１の交点部分にあるメモリセル１０２をＸ
０Ｙ１というように命名する。したがって、ワード線Ｘ
７とビット線ＹＦの交点部分にあるメモリセル１０２は
Ｘ７ＹＦと呼ぶことになる。さらに、ビット線Ｙ０に接
続されるトランジスタをＹＴＲ＿０と呼び、同様に、ビ
ット線Ｙ１に接続されるトランジスタをＹＴＲ＿１、・
・ビット線ＹＦに接続されるトランジスタをＹＴＲ＿Ｆ
と呼ぶ。

【００２６】今、読み出すべき先頭アドレスがＸ０Ｙ０
のメモリセル１０２の場合を考える。図６のタイミング
図に示すように、まず、チップイネーブル信号ＣＥ＃が
ロウレベルになってデバイスがアクティブになり、その
後、シンクロナス読出開始信号ＢＡＶ＃がロウレベルに
なることで、Ｘ０Ｙ０のメモリセル１０２を示す先頭ア
ドレスがデバイスに取り込まれる。

【００２７】デバイス内部では、その先頭アドレスが、
Ｘデコーダ１０３とＹデコーダ１０４に分配される。ま
ず、Ｘデコーダ１０３によって選択されたワード線Ｘ０
がアクティブになり、ワード線Ｘ０上に共通接続された
Ｘ０Ｙ０〜Ｘ０ＹＦのメモリセル１０２が同時に選択さ
れる。

【００２８】Ｙデコーダ１０４に分配されたアドレス
は、図８に示したＹデコーダ１０４における動作の真理
値表の内部アドレス（コラムアドレス）ＣＡ３〜ＣＡ０
（読み出し先頭アドレスに対応するコラムアドレス）の
全てが「０」の場合に相当する。この場合、Ｙデコーダ
１０４からの出力ＹＤ＿０がアクティブ「Ｈ」になるこ
とで、ゲートが共通接続された４個のトランジスタＹＴ
Ｒ＿０〜ＹＴＲ＿３が一括して導通状態となり、Ｘ０Ｙ
０〜Ｘ０Ｙ３の４個のメモリセルからのデータがそれぞ
れ、各センスアンプ１０６〜１０９にそれぞれ同時に伝
えられる。これらのメモリセル１０２のデータが十分に
センスアンプ１０６〜１０９に伝えられた時点で、セン
スアンプ１０６〜１０９がアクティブになり、４個のメ
モリセル１０２からの一連の各データがセンスされる。

【００２９】その後、センスされたデータはそれぞれ、
データラッチ１１０〜１１３にそれぞれ伝達されてラッ
チされる。ラッチされた各データは、マルチプレクサ１
１４を通して、クロックＣＫから生成された内部クロッ
クＣＫＩ（内部クロック生成回路は図示せず）および内
部アドレス（コラムアドレス）ＣＡ１，ＣＡ０によっ
て、Ｘ０Ｙ０( Ｘ０Ｙ１( Ｘ０Ｙ２( Ｘ０Ｙ３の順
に４個のデータが時系列に順次出力される。

【００３０】Ｘ０Ｙ０〜Ｘ０Ｙ３までの各データが、一
度にデータラッチ１１０〜１１３にラッチされているた
め、Ｘ０Ｙ０のデータに続く３個のデータは、切れ目な
く内部クロックＣＫＩに従って読み出される。この状態
を図６に示している。

【００３１】次に、図９に示すように、先頭アドレスが
Ｘ０Ｙ３のメモリセル１０２の場合を考える。この場合
も、Ｘデコーダ１０３からのワード線Ｘ０への出力とＹ
デコーダ１０４からの出力ＹＤ＿０がアクティブにな
り、Ｘ０Ｙ０〜Ｘ０Ｙ３のメモリセル１０２の情報がセ
ンスアンプ１０６〜１０９でセンスされ、さらにデータ
ラッチ１１０〜１１３にラッチされる。ここまでは、Ｘ
０Ｙ０のメモリセル１０２を先頭アドレスとする場合と
同じである。

【００３２】さらに、データラッチ１１０〜１１３にラ
ッチされたデータは、マルチプレクサ１１４によって、
まず、第１番目にＸ０Ｙ３のデータが出力され、その
後、順番にＸ０Ｙ０、Ｘ０Ｙ１、Ｘ０Ｙ２のメモリセル
１０２からのデータが順次出力される。この状態をタイ
ミングチャートで示したものが、図９である。

【００３３】なお、マルチプレクサ１１４で選択する順
番を変えてＸ０Ｙ３( Ｘ０Ｙ２(Ｘ０Ｙ１( Ｘ０Ｙ０
も可能である。このように図７の回路構成では、Ｘ０Ｙ
０〜Ｘ０Ｙ３の各メモリセル１０２からのデータを一度
にセンスすることが可能であるので、その一塊のデータ
をクロックＣＫの周期に合わせて途切れなくデータ読み
出しを行うことが可能となる。

【００３４】

【発明が解決しようとする課題】上記従来の構成では、
一つ問題がある。先頭アドレスがＸ０Ｙ３の場合、それ
に続くメモリセル１０２を同一グループ内の例えばＸ０
Ｙ０のメモリセル１０２ではなく、別のグループのＸ０
Ｙ４( Ｘ０Ｙ５( Ｘ０Ｙ６の各メモリセル１０２に跨
って連続読み出しが要望されることがある。この場合、
図７の回路構成では、一連の４個のメモリセル１０２毎
にセンスアンプ１０６〜１０９が対応してグループ化さ
れており、連続して読み出そうとするデータが、このグ
ループとこのグループに隣接した別のグループとの間に
跨る場合には、即ちＸ０Ｙ３とＸ０Ｙ４〜Ｘ０Ｙ６のメ
モリセル１０２をセンスアンプ１０６〜１０９でセンス
する場合には、Ｘ０Ｙ３とＸ０Ｙ７とで同じセンスアン
プ１０９を用いなければならず、Ｘ０Ｙ３とＸ０Ｙ４〜
Ｘ０Ｙ６のメモリセル１０２を同時にセンスすることが
できない。このため、まず、Ｘ０Ｙ０〜Ｘ０Ｙ３の各メ
モリセル１０２のデータをセンスして、データラッチ１
１０〜１１３にラッチした後に、すぐにＸ０Ｙ４〜Ｘ０
Ｙ７の各メモリセル１０２のデータをセンスする必要が
生じる。

【００３５】ところが、このセンス動作には、ノーマル
のアクセスタイムと同等の時間が必要であるため、図１
０に示すように、Ｘ０Ｙ３のデータを読み出した後、Ｘ
０Ｙ４を読み出すまでに、クロックの空きサイクル（Ｗ
ａｉｔ）が発生し、通常の読み出し時間Ｔ２をオーバ
し、シンクロナス読み出し動作の高速性が阻害されると
いう問題が生じる。

【００３６】本発明は、上記従来の問題を解決するもの
で、一連のデータ読み出しが他のグループのメモリセル
データに跨る場合にも、高速シンクロナス読み出しを維
持することができる不揮発性半導体記憶装置を提供する
ことを目的とする。

【００３７】

【課題を解決する為の手段】本発明の不揮発性半導体記
憶装置は、複数のワード線および複数のビット線と、ワ
ード線とビット線に接続された複数のメモリセルと、任
意のワード線に選択的に電圧供給するワード線電圧供給
手段と、任意のビット線を選択的に導通させるビット線
導通手段と、ワード線電圧供給手段およびビット線導通
手段により選択されたメモリセルからのデータを増幅す
る複数の増幅手段とを有し、このビット線導通手段は、
ビット線配設方向に配設順番が連続した所定数のビット
線毎に導通可能であり、複数の増幅手段はそれぞれ該所
定数のビット線にそれぞれ接続された不揮発性半導体記
憶装置において、ビット線導通手段は、所定数のビット
線の何れかと別の所定数のビット線の何れかとを共通接
続した複数の共通ビット線から任意の共通ビット線を導
通可能とする共通ビット線導通手段を更に備え、所定数
のビット線と別の連続した所定数のビット線との間に
は、更に別の連続した所定数のビット線が配設されてい
るものであり、そのことにより上記目的が達成される。

【００３８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、ビット線導通手段は、前段の第
１スイッチング手段群と、後段の第２スイッチング手段
群とを有し、複数のビット線の本数をＭ本（Ｍは自然
数）、増幅手段の個数をＮ個（Ｎは自然数）とした場
合、Ｍ本のビット線をそれぞれ、連続した所定数のビッ
ト線群としてＮ本のビット線からなるＭ／Ｎ個のグルー
プに分け、各グループ毎にビット線に接続されるＮ個の
該第１スイッチング手段の制御端子をそれぞれ前記ワー
ド線に共通接続し、グループのうち、配設順番が奇数番
目の各グループ内における同一番目の該第１スイッチン
グ手段の出力端同士をそれぞれ共通接続し、グループの
うち、配設順番が偶数番目の各グループ内における同一
番目の該第１スイッチング手段の出力端同士をそれぞれ
共通接続し、奇数番目のグループ間で共通接続されたＮ
個の共通出力端のそれぞれに各第２スイッチング手段の
入力端をそれぞれ接続し、偶数番目のグループ間で共通
接続されたＮ個の共通出力端のそれぞれに該各第２スイ
ッチング手段の入力端をそれぞれ接続し、奇数番目のグ
ループに属する１番目からＮ番目の該第２スイッチング
手段の出力端と、偶数番目のグループに属する１番目か
らＮ番目の該第２スイッチング手段の出力端のうち同一
番目の出力端同士をそれぞれ共通接続する。

【００３９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるビット線導通手段は前段の第１ア
ドレスデコーダを有し、第１スイッチング手段は第１ト
ランジスタで構成され、Ｍ／Ｎ個の各グループに属する
Ｎ個の第１トランジスタのゲートに接続される同一のワ
ード線は、少なくともＭ個のビット線を識別可能なアド
レス信号に基づいてグループの何れかを選択する選択信
号を生成する第１アドレスデコーダの出力端に接続され
ており、第１アドレスデコーダは、アドレス信号が、あ
る初期値から順にＮ回入力される毎に、Ｍ／Ｎ個のグル
ープから、隣接する奇数番目と偶数番目の２つのグルー
プを順番に、かつ循環的に同時に選択するように制御す
る。

【００４０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるビット線導通手段は後段の第２ア
ドレスデコーダを有し、第２スイッチング手段は第２ト
ランジスタで構成され、計２Ｎ個の第２トランジスタの
各ゲートは、アドレス信号に基づいて奇数番目のグルー
プからの信号、または偶数番目のグループからの信号の
何れかを選択する選択信号を生成し、選択信号を各グル
ープに属する第１トランジスタの数に等しいＮ組分出力
する第２アドレスデコーダの出力端に接続されており、
第２アドレスデコーダは、アドレス信号が、ある初期値
から順にＮ回入力される毎に、隣接する奇数番目と偶数
番目のグループからの信号の選択を切り替え、かつその
一方が選択状態の時は、他方は非選択状態になるように
制御する。

【００４１】上記構成による作用について以下に説明す
る。ビット線配設方向に配設順番が連続した所定数のビ
ット線毎に導通可能とし、所定数のビット線の何れかと
別の所定数のビット線の何れかとを共通接続した複数の
共通ビット線から任意の共通ビット線を導通可能とし、
連続した所定数のビット線と別の連続した所定数のビッ
ト線との間に、更に別の連続した所定数のビット線が配
設されているので、所定数だけ連続した一連のデータ読
み出しが、次のグループのメモリセルに跨って行なわれ
る場合にも、従来のようにクロックの空きサイクル（Ｗ
ａｉｔ）を入れる必要がなく、それに続くアドレスデー
タが途切れることもなくデータ読み出しを実行すること
が可能になって、シンクロナス読み出し動作の高速性を
維持することが可能となる。

【００４２】さらに、具体的に説明すると、第１トラン
ジスタ群と第２トランジスタ群を前段と後段の２段設
け、１段目の第１トランジスタ群で、連続読み出しの対
象となるメモリセルに接続されるビット線を全て選択
し、２段目の第２トランジスタ群で、１段目のトランジ
スタ群が同一のセンスアンプに接続される複数のビット
線を選択している場合に、その何れかを更に選択するよ
うに制御したので、任意の読み出し開始アドレスを指定
しても、従来のように、読み出し途中でクロックの空き
サイクルが発生することがなく、切れ目なくデータを読
み出すことが可能となって高速シンクロナス読み出しが
可能となる。

【００４３】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の各実施形態１〜３について図面を参照しながら
説明する。 （実施形態１）図１は、本発明の実施形態１における不
揮発性半導体記憶装置の要部構成を示すグループ図であ
る。なお、図７の従来例と同様の作用効果を奏する部材
には同一の符号を付けてその説明を省略する。また、従
来例の場合と同様に、Ｘデコーダ１０３から出力される
ワード線Ｘ０とビット線Ｙ０の交点部分に配設されるメ
モリセル１０２をＸ０Ｙ０と呼び、ビット線Ｙ０に接続
されるトランジスタをＹＴＲ２＿０、ビット線Ｙ１に接
続されるトランジスタＹＴＲ２＿１、・・ビット線ＹＦ
に接続されるトランジスタをＹＴＲ２＿Ｆと呼ぶことに
する。

【００４４】図１において、不揮発性半導体記憶装置１
は、ワード線Ｘ０〜Ｘ７とビット線Ｙ０〜ＹＦの交差状
部分に配設された複数のメモリセル群１０１と、選択さ
れたメモリセルからのデータを増幅する複数の増幅手段
としてのセンスアンプ１０６〜１０９との間に、選択さ
れたメモリセルからのデータを、ビット線Ｙ０〜ＹＦの
うち任意のビット線(例えばＹ０〜Ｙ３)に選択的に導通
させてセンスアンプ１０６〜１０９に同時に出力するビ
ット線導通手段２を設けている。

【００４５】このビット線導通手段２は、ビット線配設
方向に配設順番が連続した複数本（ここでは４本）のビ
ット線（１グループを構成）毎に選択して導通可能とす
る前段ビット線導通手段２１と、連続した４本のビット
線の何れかと別の連続した４本のビット線の何れかとを
共通接続した合計８本の共通ビット線Ｂ１〜Ｂ８から任
意の共通ビット線を選択して導通可能とする後段ビット
線導通手段２２（共通ビット線導通手段）とを有してい
る。

【００４６】前段ビット線導通手段２１は、前段のＹデ
コーダ・ドライバ２１１（以下、単にＹデコーダ２１１
という）と、Ｙデコーダ２１１に対応したスイッチング
手段としての前段のトランジスタ群２１２とを有してい
る。

【００４７】後段ビット線導通手段２２は、後段のＹデ
コーダ・ドライバ２２１（以下、単にＹデコーダ２２１
という）と、Ｙデコーダ２２１に対応したスイッチング
手段としての後段のトランジスタ群２２２とを有してい
る。前段のトランジスタ群２１２と後段のトランジスタ
群２２２により選択トランジスタ群２３が構成されてい
る。

【００４８】前段のトランジスタ群２１２は以下のよう
に接続されている。即ち、ビット線Ｙ０〜Ｙ３の４個の
トランジスタＹＴＲ２＿０〜ＹＴＲ２＿３の各ゲートは
ノードＹＤ２＿０を介してＹデコーダ２１１に共通接続
され、同様に、ビット線Ｙ４〜Ｙ７のトランジスタＹＴ
Ｒ２＿４〜ＹＴＲ７はノードＹＤ２＿１を介してＹデコ
ーダ２１１に共通接続され、ビット線Ｙ８〜ＹＢのトラ
ンジスタＹＴＲ２＿８〜ＹＴＲ２＿ＢはノードＹＤ２＿
２を介してＹデコーダ２１１に共通接続され、ビット線
ＹＣ〜ＹＦのトランジスタＹＴＲ２＿Ｃ〜ＹＴＲ２＿Ｆ
はノードＹＤ２＿３を介してＹデコーダ２１１に共通接
続されている。

【００４９】この場合、４本毎にビット線Ｙ０〜ＹＦ
を、ビット線Ｙ０〜Ｙ３、ビット線Ｙ４〜Ｙ７、ビット
線Ｙ８〜ＹＢ、ビット線ＹＣ〜ＹＦに分割してグループ
化し、この同時読出しするグループ毎に、トランジスタ
ＹＴＲ２＿０〜ＹＴＲ２＿３のゲート、トランジスタＹ
ＴＲ２＿４〜ＹＴＲ７のゲート、トランジスタＹＴＲ２
＿８〜ＹＴＲ２＿Ｂのゲート、トランジスタＹＴＲ２＿
Ｃ〜ＹＴＲ２＿Ｆのゲートをそれぞれ共通接続してい
る。

【００５０】また、ビット線Ｙ０のトランジスタＹＴＲ
２＿０とビット線Ｙ８のトランジスタＹＴＲ２＿８は共
通ビット線Ｂ１によって互いに接続され、以下同様に、
ビット線Ｙ１のトランジスタＹＴＲ２＿１とビット線Ｙ
９のトランジスタＹＴＲ２＿９は共通ビット線Ｂ２によ
って互いに接続され、ビット線Ｙ２のトランジスタＹＴ
Ｒ２＿２とビット線ＹＡのトランジスタＹＴＲ２＿Ａは
共通ビット線Ｂ３によって互いに接続され、ビット線Ｙ
３のトランジスタＹＴＲ２＿３とビット線ＹＢのトラン
ジスタＹＴＲ２＿Ｂは共通ビット線Ｂ４によって互いに
接続され、ビット線Ｙ４のトランジスタＴＴＲ２＿４と
ビット線ＹＣのトランジスタＹＴＲ２＿Ｃは共通ビット
線Ｂ５によって互いに接続され、ビット線Ｙ５のトラン
ジスタＹＴＲ２＿５とビット線ＹＤのトランジスタＹＴ
Ｒ２＿Ｄは共通ビット線Ｂ６によって互いに接続され、
ビット線Ｙ６のトランジスタＹＴＲ２＿６とビット線Ｙ
ＥのトランジスタＹＴＲ２＿Ｅは共通ビット線Ｂ７によ
って互いに接続され、ビット線Ｙ７のトランジスタＹＴ
Ｒ２＿７とビット線ＹＦのトランジスタＹＴＲ２＿Ｆは
共通ビット線Ｂ８によってそれぞれ互いに接続されてい
る。

【００５１】この場合、４本の例えばビット線Ｙ０〜Ｙ
３の第１グループと別の４本のビット線Ｙ８〜ＹＢの第
３グループとの間には、更に別の４本のビット線Ｙ４〜
Ｙ７の第２グループが配設され、また、４本の例えばビ
ット線Ｙ４〜Ｙ７の第２グループと別の４本のビット線
ＹＣ〜ＹＦの第４グループとの間には、更に別の４本の
ビット線Ｙ８〜ＹＢの第３グループが配設されており、
第１グループと第３グループの第１番目のビット線の出
力端同士、第２番目のビット線の出力端同士、第３番目
のビット線の出力端同士、第４番目のビット線の出力端
同士と言うように、同一番目のビット線の出力端同士が
共通接続されている。これと同様に、第２グループと第
４グループ間でその第１番目〜第４番目の同一番目のビ
ット線の出力端同士が共通接続されている。

【００５２】後段のトランジスタ群２２２は以下のよう
に接続されている。即ち、トランジスタＹＴＲ１＿０〜
ＹＴＲ１＿７の各ゲートはそれぞれ、ノードＹＤ１＿０
〜ＹＤ１＿７を介してＹデコーダ２２２にそれぞれ接続
される。

【００５３】また、共通ビット線Ｂ１はトランジスタＹ
ＴＲ１＿０を介してセンスアンプ１０６に接続され、共
通ビット線Ｂ２はトランジスタＹＴＲ１＿２を介してセ
ンスアンプ１０７に接続され、共通ビット線Ｂ３はトラ
ンジスタＹＴＲ１＿４を介してセンスアンプ１０８に接
続され、共通ビット線Ｂ４はトランジスタＹＴＲ１＿６
を介してセンスアンプ１０９に接続され、共通ビット線
Ｂ５はトランジスタＹＴＲ１＿１を介してセンスアンプ
１０６に接続され、共通ビット線Ｂ６はトランジスタＹ
ＴＲ１＿３を介してセンスアンプ１０７に接続され、共
通ビット線Ｂ７はトランジスタＹＴＲ１＿５を介してセ
ンスアンプ１０８に接続され、共通ビット線Ｂ８はトラ
ンジスタＹＴＲ１＿７を介してセンスアンプ１０９に接
続されている。

【００５４】図２はＹデコーダ２２２の出力ノードＹＤ
１＿０〜ＹＤ１＿７とＹデコーダ２１２の出力ノードＹ
Ｄ２＿０〜ＹＤ２＿３の出力状態を説明する論理表であ
る。図１および図２を用いて、以下、不揮発性半導体記
憶装置１の動作について説明する。

【００５５】まず、Ｘ０Ｙ０のメモリセル１０２を読み
出す場合を考える。この場合、Ｙデコーダ２１２，２２
２からの出力は、図２の論理表の一番左端のＣＡ３〜Ｃ
Ａ０が全て「０」になった状態に対応する。出力ノード
ＹＤ１＿０，２，４，６が「Ｈ」レベル、出力ノードＹ
Ｄ１＿１，３，５，７が「Ｌ」レベル、出力ノードＹＤ
２＿０，１が「Ｈ」レベル、出力ノードＹＤ２＿２，３
が「Ｌ」レベルとなるようにする。

【００５６】この場合、トランジスタＹＴＲ２＿０〜
３、トランジスタＹＴＲ２＿４〜７の８個のトランジス
タがオンするが、トランジスタＹＴＲ１＿２，３，５，
７がオフしているので、センスアンプ１０６〜１０９で
センスされるメモリセル１０２はそれぞれＸ０Ｙ０〜Ｘ
０Ｙ３のメモリセル１０２となる。

【００５７】センスされたデータはデータラッチ１１０
〜１１３にラッチされる。ラッチが完了した後、内部ク
ロックＣＫＩに合わせて、マルチプレクサ１１４によっ
て、ラッチ１１０(ラッチ１１１(ラッチ１１２(ラッチ
１１３のデータを順番に選択して時系列に順次出力する
ことにより、ビット線Ｙ０のＸ０Ｙ０のメモリセル１０
２(ビット線Ｙ１のＸ０Ｙ１のメモリセル１０２(ビット
線Ｙ２のＸ０Ｙ２のメモリセル１０２(ビット線Ｙ３の
Ｘ０Ｙ３のメモリセル１０２の順にデータを出力するこ
とができる。これは図６の従来例の場合と同じである。

【００５８】次に、従来では問題であった図１０の読み
出し（先頭アドレスがＸ０Ｙ３の場合）の場合について
説明する。

【００５９】この場合、図２の表では、読み出し先頭コ
ラムアドレスＣＡ３〜ＣＡ０が「０」，「０」，
「１」，「１」の場合に相当し、ＹＤ１＿０，２，４，
７がＬレベル、ＹＤ１＿１，３，５，６がＨレベル、Ｙ
Ｄ２＿０，１がＨレベル、ＹＤ２＿２，３がＬレベルと
なる。したがって、トランジスタＹＴＲ１＿１，３，
５，６と、トランジスタＹＴＲ２＿０〜７がオンにな
り、トランジスタＹＴＲ１＿０，２，４，７と、トラン
ジスタＹＴＲ２＿８〜Ｆがオフとなる。よって、トラン
ジスタＹＴＲ２＿３とトランジスタＹＴＲ１＿６によっ
て、Ｘ０Ｙ３のメモリセルのデータがセンスアンプ１０
９によってセンスされ、且つトランジスタＹＴＲ２＿４
とトランジスタＹＴＲ１＿１によって、Ｘ０Ｙ４のメモ
リセルのデータがセンスアンプ１０６によってセンスさ
れ、且つトランジスタＹＴＲ２＿５とトランジスタＹＴ
Ｒ１＿３によって、Ｘ０Ｙ５のメモリセルのデータがセ
ンスアンプ１０７によってセンスされ、且つトランジス
タＹＴＲ２＿６とトランジスタＹＴＲ１＿５によって、
Ｘ０Ｙ６のメモリセルのデータがセンスアンプ１０８に
よってセンスされる。

【００６０】センスされたデータはデータラッチ１１０
〜１１３にそれぞれラッチされるが、この時点で、ラッ
チ１１０〜１１３にはそれぞれＸ０Ｙ４、Ｘ０Ｙ５、Ｘ
０Ｙ６、Ｘ０Ｙ３のメモリセルのデータがラッチされて
いることになる。

【００６１】データのラッチが完了した後、内部クロッ
クＣＫＩに同期させて、マルチプレクサ１１４によっ
て、データラッチ１１３(データラッチ１１０(データラ
ッチ１１１(データラッチ１１２の順番で出力を行う。
データは既にデータラッチに蓄えられているため、図１
０に示したような空きサイクル（Ｗａｉｔ）を入れる必
要はなく、図３に示すように切れ目なくデータ読み出し
を行うことができる。

【００６２】これと同様に、先頭アドレスがＸ０ＹＡの
場合、ＣＡ３〜ＣＡ０が「１」，「０」，「１」，
「０」となり、図２の表に示すようにビット線ＹＣ，Ｙ
Ｄ，ＹＡ，ＹＢがセンスアンプ１０６〜１０９に接続さ
れるので、センスアンプ１０６〜１０９において、メモ
リセルＸ０ＹＣ，Ｘ０ＹＤ，Ｘ０ＹＡ，Ｘ０ＹＢのデー
タがセンスされる。したがって、マルチプレクサ１１４
により、Ｘ０ＹＡ(Ｘ０ＹＢ(Ｘ０ＹＣ(Ｘ０ＹＤの順番
に、データが切れ目なく読み出される。

【００６３】以上の実施形態１で説明したように、本方
式のデコーダ２１２，２２２および選択トランジスタ群
２３を用いると、図５に示すようなシンクロナスバース
ト読み出しを行うことができ、高速アクセスが可能とな
る。 （実施形態２）本実施形態２では、ビット線の本数が図
１の本実施形態１に比べて２倍になった場合である。

【００６４】図４は本発明の実施形態２における不揮発
性半導体記憶装置の要部構成を示すグループ図である。

【００６５】図４において、Ｙデコーダ２１３の出力ノ
ードが８本になり、Ｙ０、Ｙ８、Ｙ１０、Ｙ１８のビッ
ト線につながるトランジスタ群２１４のトランジスタの
ソース側が共通ビット線に共通に接続される。同様に、
Ｙ１、Ｙ９、Ｙ１１、Ｙ１９のビット線、Ｙ２、ＹＡ、
Ｙ１２、Ｙ１Ａのビット線、Ｙ３、ＹＢ、Ｙ１３、Ｙ１
Ｂのビット線、Ｙ４、ＹＣ、Ｙ１４、Ｙ１Ｃのビット
線、Ｙ５、ＹＤ、Ｙ１５、Ｙ１Ｄのビット線、Ｙ６、Ｙ
Ｅ、Ｙ１６、Ｙ１Ｅのビット線、Ｙ７、ＹＦ、Ｙ１７、
Ｙ１Ｆのビット線毎ににつながるトランジスタ群２１４
のトランジスタのソース側が共通ビット線に共通に接続
されている。

【００６６】この場合、ビット線Ｙ０〜Ｙ１Ｆの本数が
３２本で、上記実施形態１のビット線Ｙ０〜ＹＦの本数
１６本に比べて２倍の本数になっている。このため、Ｙ
デコーダ２１３からのトランジスタ群２１４のゲートへ
の出力ノードの本数も２倍になっている。 （実施形態３）本実施形態３では、図４の本実施形態２
に比べてセンスアンプの数が２倍になった場合である。

【００６７】図５は本発明の実施形態３における不揮発
性半導体記憶装置の要部構成を示すグループ図である。

【００６８】図５において、後段のＹデコーダ２２６の
出力ノードの本数が図１および図４の場合に比べて２倍
の１６本になり、逆に、Ｙデコーダ２１４の出力ノード
が、図３の場合に比べて半分の４本になっている。ビッ
ト線Ｙ０〜Ｙ１Ｆに接続されるトランジスタＹＴＲ２＿
０〜ＹＴＲ２＿１Ｆとすると、トランジスタＹＴＲ２＿
０とトランジスタＹＴＲ２＿１０のソースが共通に接続
され、以下同様に、トランジスタＹＴＲ２＿１とトラン
ジスタＹＴＲ２＿１１、・・トランジスタＹＴＲ２＿Ｆ
とトランジスタＹＴＲ２＿１Ｆのソースが共通に接続さ
れている。

【００６９】即ち、前段のＹデコーダ２１６の出力ノー
ドに接続されるトランジスタ群２１５をトランジスタＹ
ＴＲ２＿０〜ＹＴＲ２＿１Ｆとすると、トランジスタＹ
ＴＲ２＿０とトランジスタＹＴＲ２＿１０、トランジス
タＹＴＲ２＿８とトランジスタＹＴＲ２＿１８、トラン
ジスタＹＴＲ２＿１とトランジスタＹＴＲ２＿１１、ト
ランジスタＹＴＲ２＿９とトランジスタＹＴＲ２＿１
９、トランジスタＹＴＲ２＿２とトランジスタＹＴＲ２
＿１２、トランジスタＹＴＲ２＿ＡとトランジスタＹＴ
Ｒ２＿１Ａ、トランジスタＹＴＲ２＿３とトランジスタ
ＹＴＲ２＿１３、トランジスタＹＴＲ２＿Ｂとトランジ
スタＹＴＲ２＿１Ｂ、トランジスタＹＴＲ２＿４とトラ
ンジスタＹＴＲ２＿１４、トランジスタＹＴＲ２＿Ｃと
トランジスタＹＴＲ２＿１Ｃ、トランジスタＹＴＲ２＿
５とトランジスタＹＴＲ２＿１５、ＹＴＲ２＿ＤとＹＴ
Ｒ２＿１Ｄ、ＹＴＲ２＿６とＹＴＲ２＿１６、トランジ
スタＹＴＲ２＿ＥとトランジスタＹＴＲ２＿１Ｅ、トラ
ンジスタＹＴＲ２＿７とトランジスタＹＴＲ２＿１７、
トランジスタＹＴＲ２＿ＦとトランジスタＹＴＲ２＿１
Ｆのソースが共通に接続されている。

【００７０】後段のＹデコーダ２２６の出力ノードに接
続されるトランジスタ群２２５をトランジスタＹＴＲ１
＿０〜ＹＴＲ１＿Ｆとすると、トランジスタＹＴＲ１＿
０とトランジスタＹＴＲ１＿１、トランジスタＹＴＲ１
＿２とトランジスタＹＴＲ１＿３、トランジスタＹＴＲ
１＿４とトランジスタＹＴＲ１＿５、トランジスタＹＴ
Ｒ１＿６とトランジスタＹＴＲ１＿７、トランジスタＹ
ＴＲ１＿８とトランジスタＹＴＲ１＿９、トランジスタ
ＹＴＲ１＿ＡとトランジスタＹＴＲ１＿Ｂ、トランジス
タＹＴＲ１＿ＣとトランジスタＹＴＲ１＿Ｄ、トランジ
スタＹＴＲ１＿ＥとトランジスタＹＴＲ１＿Ｆのソース
はそれぞれ接続され、それぞれセンスアンプ５０１〜５
０８にそれぞれ入力される。

【００７１】センスされたデータはデータラッチ５１１
〜５１８にそれぞれラッチされるが、この時点で、ラッ
チ５１１〜５１８にはそれぞれ８つのメモリセルのデー
タがラッチされていることになる。さらに、データのラ
ッチが完了した後、内部クロックＣＫＩに同期させて、
マルチプレクサ５２０によって、ラッチデータが所定の
順序にて時系列に出力されるようになっている。

【００７２】以上により、本実施形態３の場合も図１の
場合と同様に、トランジスタＹＴＲ１＿０とトランジス
タＹＴＲ１＿１、トランジスタＹＴＲ１＿２とトランジ
スタＹＴＲ１＿３、・・トランジスタＹＴＲ１＿Ｅとト
ランジスタＹＴＲ１＿Ｆの何れか一方のトランジスタの
みがオンするようにすれば、図３に示すように、隣接す
る他のグループのメモリセルに跨って連続読み出しを行
う従来例の場合にも、Ｘ０Ｙ３のメモリセルのデータを
読み出したあと、クロックの空きサイクル（Ｗａｉｔ）
を入れる必要はなく、それに続くアドレスデータを途切
れることなく読み出すことができる。これによって、ビ
ット線の本数が増加しても、また、センスアンプの個数
が増加しても、一定の法則をもってデコーダを作ること
により、本発明の高速のシンクロナスバースト読み出し
を実現することができる。

【００７３】

【発明の効果】以上により、本発明によれば、第１トラ
ンジスタ群と第２トランジスタ群を前後に２段設け、１
段目の第１トランジスタ群で、連続読み出しの対象とな
るメモリセルに接続されるビット線を全て選択し、２段
目の第２トランジスタ群で、１段目のトランジスタ群が
同一のセンスアンプに接続される複数のビット線を選択
している場合に、その何れかをさらに選択するように制
御するので、任意の読み出し開始アドレスを指定して
も、従来のように、読み出し途中でクロックの空きサイ
クルが発生することがなく、切れ目なくデータを読み出
すことができる。したがって、読み出し動作の高速化を
図ったシンクロナスバースト読み出しを維持できる。

【図面の簡単な説明】

【図１】本発明の実施形態１における不揮発性半導体記
憶装置の要部構成を示すグループ図である。

【図２】図１の不揮発性半導体記憶装置の動作を説明す
るための真理値表である。

【図３】本発明の効果を説明するための要部信号のタイ
ミング図である。

【図４】本発明の実施形態２における不揮発性半導体記
憶装置の要部構成を示すグループ図である。

【図５】本発明の実施形態３における不揮発性半導体記
憶装置の要部構成を示すグループ図である。

【図６】従来例の効果を説明するための要部信号のタイ
ミング図である。

【図７】従来の不揮発性半導体記憶装置の要部構成を示
すグループ図である。

【図８】図７の不揮発性半導体記憶装置の動作を説明す
るための真理値表である。

【図９】別の従来例の効果を説明するためのタイミング
図である。

【図１０】更に別の従来例の効果を説明するためのタイ
ミング図である。

【符号の説明】

１ 不揮発性半導体記憶装置 ２ ビット線導通手段 ２１ 前段ビット線導通手段 ２１１，２１４，２１６ 前段のＹデコーダ・ドライ
バ ２１２，２１３，２１５ 前段のトランジスタ群 ２２ 後段ビット線導通手段（共通ビット線導通手
段） ２２１，２２６ 後段のＹデコーダ・ドライバ ２２２，２２５ 後段のトランジスタ群 １０１ メモリセル群（メモリアレイ） １０６〜１０９，５０１〜５０８ センスアンプ Ｘ０〜Ｘ７ ワード線 Ｙ０〜ＹＦ ビット線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のワード線および複数のビット線
   と、該ワード線とビット線に接続された複数のメモリセ
   ルと、任意のワード線に選択的に電圧供給するワード線
   電圧供給手段と、任意のビット線を選択的に導通させる
   ビット線導通手段と、該ワード線電圧供給手段およびビ
   ット線導通手段により選択されたメモリセルからのデー
   タを増幅する複数の増幅手段とを有し、該ビット線導通
   手段は、ビット線配設方向に配設順番が連続した所定数
   のビット線毎に導通可能であり、該複数の増幅手段はそ
   れぞれ該所定数のビット線にそれぞれ接続された不揮発
   性半導体記憶装置において、 該ビット線導通手段は、該所定数のビット線の何れかと
   別の所定数のビット線の何れかとを共通接続した複数の
   共通ビット線から任意の共通ビット線を導通可能とする
   共通ビット線導通手段を更に備え、該所定数のビット線
   と該別の連続した所定数のビット線との間には、更に別
   の連続した所定数のビット線が配設されている不揮発性
   半導体記憶装置。
2. 【請求項２】 前記ビット線導通手段は、前段の第１ス
   イッチング手段群と、後段の第２スイッチング手段群と
   を有し、 前記複数のビット線の本数をＭ本（Ｍは自然数）、前記
   増幅手段の個数をＮ個（Ｎは自然数）とした場合、Ｍ本
   のビット線をそれぞれ、前記連続した所定数のビット線
   群としてＮ本のビット線からなるＭ／Ｎ個のグループに
   分け、各グループ毎にビット線に接続されるＮ個の該第
   １スイッチング手段の制御端子をそれぞれ前記ワード線
   に共通接続し、 該グループのうち、配設順番が奇数番目の各グループ内
   における同一番目の該第１スイッチング手段の出力端同
   士をそれぞれ共通接続し、該グループのうち、配設順番
   が偶数番目の各グループ内における同一番目の該第１ス
   イッチング手段の出力端同士をそれぞれ共通接続し、 該奇数番目のグループ間で共通接続されたＮ個の共通出
   力端のそれぞれに各第２スイッチング手段の入力端をそ
   れぞれ接続し、該偶数番目のグループ間で共通接続され
   たＮ個の共通出力端のそれぞれに該各第２スイッチング
   手段の入力端をそれぞれ接続し、 該奇数番目のグループに属する１番目からＮ番目の該第
   ２スイッチング手段の出力端と、該偶数番目のグループ
   に属する１番目からＮ番目の該第２スイッチング手段の
   出力端のうち同一番目の出力端同士をそれぞれ共通接続
   して構成した請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記ビット線導通手段は前段の第１アド
   レスデコーダを有し、前記第１スイッチング手段は第１
   トランジスタで構成され、前記Ｍ／Ｎ個の各グループに
   属するＮ個の第１トランジスタのゲートに接続される同
   一のワード線は、少なくともＭ個のビット線を識別可能
   なアドレス信号に基づいて該グループの何れかを選択す
   る選択信号を生成する該第１アドレスデコーダの出力端
   に接続されており、該第１アドレスデコーダは、該アド
   レス信号が、ある初期値から順にＮ回入力される毎に、
   該Ｍ／Ｎ個のグループから、隣接する奇数番目と偶数番
   目の２つのグループを順番に、かつ循環的に同時に選択
   するように制御する構成とした請求項２記載の不揮発性
   半導体記憶装置。
4. 【請求項４】 前記ビット線導通手段は後段の第２アド
   レスデコーダを有し、前記第２スイッチング手段は第２
   トランジスタで構成され、計２Ｎ個の第２トランジスタ
   の各ゲートは、アドレス信号に基づいて前記奇数番目の
   グループからの信号、または前記偶数番目のグループか
   らの信号の何れかを選択する選択信号を生成し、該選択
   信号を各グループに属する前記第１トランジスタの数に
   等しいＮ組分出力する該第２アドレスデコーダの出力端
   に接続されており、該第２アドレスデコーダは、アドレ
   ス信号が、ある初期値から順にＮ回入力される毎に、隣
   接する奇数番目と偶数番目のグループからの信号の選択
   を切り替え、かつその一方が選択状態の時は、他方は非
   選択状態になるように制御する構成とした請求項２また
   は３記載の不揮発性半導体記憶装置。