JP2000003590A - 埋め込みメモリマクロデバイス - Google Patents

Abstract

(57)【要約】 【課題】 記憶装置と論理回路との間に追加情報を交信
させることによって埋め込みメモリマクロ性能を向上さ
せる。 【解決手段】 埋め込みメモリマクロデバイスは共通の
半導体基板上に構成された記憶装置１２と論理回路１０
を含む。記憶装置と論理回路は、システムデータインタ
ーロック信号を介してハンドシェーク手順により通信し
合う。読み取りサイクル中、記憶装置はシステムデータ
インターロック信号を利用して、記憶装置のデータ出力
におけるデータがいつ有効であるかを論理回路に知らせ
る。書き込みサイクル中、記憶装置はシステムデータイ
ンターロック信号を利用して、いつデータが首尾よく書
き込まれたかを論理回路に知らせる。論理回路はその
後、記憶装置に対してシステムデータインターロック信
号をリセットするように指示し、直ちに新たな読み取り
または書き込みサイクルを開始することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを格納する
記憶装置が、この記憶装置によって格納されるデータに
アクセスする論理回路と共に共通の半導体基板上に構成
される論理・記憶デバイスに関する。

【０００２】

【従来の技術】デジタル論理回路が、記憶装置内に格納
されたデータを使用しなければならないような数多くの
アプリケーションが存在する。これらアプリケーション
の多くでは、記憶装置は、標準化された１セットの入力
と出力（これらを介してデータがアクセスされなければ
ならない）を有するように設計された別個のメモリチッ
プ上に構成される。これら標準化された入力と出力によ
って、メモリチップを様々なアプリケーションに使用す
ることが可能になるが、入力と出力は記憶装置と論理回
路との間の通信を制限する。

【０００３】特定のデジタル機能を実行する論理回路
は、一般に“マクロ”と称されている。コスト削減する
ために、新しいデジタル構造は、論理回路を備えた単一
の基板上に構成された記憶装置を備えることがあるが、
ここではこのようなデバイスを埋め込みメモリマクロと
称する。個々のマクロどうしを単一の基板上に構成し、
より複合的なデジタル回路を作り出すこともできる。あ
るいはまた、個々のマクロを別々のデバイスとして構成
することもできる。

【０００４】埋め込みメモリマクロ構造は既知である
が、それらは従来の埋め込み記憶装置とそれと関係する
論理回路との間の通信のために同じ１セットの標準化さ
れた入力と出力を使用してきた。その標準化されたイン
ターフェースは、記憶装置から読み取られたデータがい
つ有効になったかを、たとえより新しい記憶装置構造が
この情報を記憶装置に対して内部で利用可能にするとし
ても、記憶装置が論理回路へ知らせることを妨げる。

【０００５】

【発明が解決しようとする課題】従って、本発明の目的
は、記憶装置と論理回路との間で更に追加的な情報を交
換させることによって、埋め込みメモリマクロの性能を
向上させることにある。この目的は、埋め込みメモリマ
クロ装置を論理回路と同一の基板上に構成し、両者間の
インターフェースを改善し、より多くの情報を運ぶこと
が可能になるという事実を利用することによって実現す
ることができる。

【０００６】記憶装置と論理回路が別々のチップの上に
存在する従来のマクロでは、記憶装置は構成後に初めて
テストされ、一定の仕様を満たしているかどうかが確認
されることになる。その際、マクロはこれらメモリ仕様
を念頭において設計し、メモリとマクロをマッチングさ
せることが可能である。しかし、埋め込みメモリマクロ
の場合には、このマッチングは行うことができない。従
って、埋め込みメモリマクロは、記憶装置性能が変動す
るかもしれないという可能性をもって設計する必要があ
る。このような事情は、非常に保守的な構造を必要と
し、マクロに対して最適以下の性能をもたらすか、マク
ロ動作を記憶装置性能に合わせて調整するためのスター
トアップ時のマクロによるメモリの初期化とテストが複
雑になったりする結果をもたらしてきた。

【０００７】従って、本発明の他の目的は、記憶装置性
能の変動を補償するためにマクロによる記憶装置の複雑
な初期化とテストを実行する必要をなくすることであ
る。この目的もまた、記憶装置と論理回路との間のイン
ターフェースと通信を改善することによって実現するこ
とができる。

【０００８】本発明は、記憶装置内のデータの流れを制
御するために、通常“インターロック信号”または“ダ
ミーデータ線信号”と称せられる内部信号を利用する新
しいタイプの記憶装置の使用を意図している。１９９５
年１月１７日にター氏に付与された米国特許５，３８
３，１５５号明細書は、インターロックされた構造の一
つの応用例を例示している。

【０００９】インターロック信号は従来、読み取り動作
のみに使用され、記憶装置内でしか使用されてこなかっ
たが、本発明では記憶装置が読み取り動作をいつ首尾良
く完了したかを論理回路に知らせるシステムインターロ
ック信号を構成するためにも使用されている。論理回路
の構成は、この情報が埋め込みメモリマクロの動作を最
適化するために使用できるように調整される。

【００１０】本発明の更に他の目的は、書き込み動作中
の埋め込みメモリマクロの性能を改善することに関係し
ている。記憶装置の構成は、読み取り動作と共に書き込
み動作をモニターし、一定の書き込み動作がいつ首尾良
く完了したかを指示するインターロック信号を生成する
ように調整する。このことによって記憶装置は書き込み
動作に関する情報を論理回路に与え、それに応じて論理
回路はその書き込みと読み取りのサイクルを調整するこ
とが可能になる。

【００１１】記憶装置の書き込み動作を読み取り動作と
少なくとも同じ程度の速度となるように設計することは
比較的容易であるので、書き込み動作中にインターロッ
ク信号を利用するように設計することは、インターロッ
ク信号が読み取り動作中に使用されてきた程には以前か
ら行われてこなかった。更に、書き込み動作速度を読み
取り動作速度を超えて向上させることについては、両動
作が単に規定アクセスタイム内に完了するように設計さ
れるにすぎない場合には、殆ど関心が存在しなかったと
いえる。

【００１２】本発明の好適な設計例においては、論理回
路は、個々の読み取り・書き込み動作の首尾良い完了に
関して記憶装置によって与えられる情報を利用して、連
続するメモリ動作をスピードアップさせたりスローダウ
ンさせたりする。これによって、マクロ全体が常時、最
適速度で動作することが可能になる。この結果、たとえ
従来のように別個の記憶装置が注意深く論理回路にマッ
チングさせられてきた場合でも、非埋め込みメモリマク
ロ構造よりも遙かに優れたシステムが得られることにな
る。

【００１３】特に、本発明の埋め込みメモリマクロは、
個々の読み取り、または書き込み動作毎のその働きを自
己調整して変化させ、記憶装置の動作を最適にマッチン
グさせる。このマッチングは、記憶装置の変動が、製造
プロセスの変動、周囲動作環境の変動、あるいデータが
記憶装置内のメモリセルのアレイのどこに格納されてい
るかに応じたタスク速度の変動の結果であるのか等に関
わりなく行われる。

【００１４】本発明の他の目的および利点は、一部は明
かであり、一部は明細書から明らかになるであろう。

【００１５】

【課題を解決するための手段】当業者にとって明らかで
あると思われる上記および他の目的および利点は、第一
の態様では、半導体とその半導体の上に論理回路と共に
構成された記憶装置とを含む埋め込みメモリマクロデバ
イスを対象とする本発明において実現される。記憶装置
は、データを記憶するメモリセルのアレイと、データの
メモリセルからの読み出しが完了した後にデータを利用
可能にするデータ出力と、データ出力における有効デー
タの存在，不存在を指示するシステムデータインターロ
ック信号を有するシステムデータインターロック出力と
を含む。論理回路は、データ出力とシステムデータイン
ターロック出力に接続され、システムデータ・インター
ロック信号がデータ出力における有効データの存在を指
示した後にのみ、データ出力におけるデータを読み取
る。

【００１６】本発明の他の態様では、論理回路は、その
間に記憶装置からデータが読み取られるマクロサイクル
を規定し、論理回路は新たなマクロサイクルを指示する
マクロセレクト信号を有するマクロセレクト出力を含
む。記憶装置は、マクロセレクト出力に接続され、マク
ロセレクト信号に応答してシステムデータインターロッ
ク信号をリセットして、データ出力における有効データ
の不在を指示する。

【００１７】本発明の更に他の態様では、記憶装置は１
マクロサイクル中にメモリセルから１ブロックのデータ
を検索し、論理回路は記憶装置により検索された１サブ
セットのデータブロックがその間に論理回路によって読
み取られるページサイクルを規定する。論理回路は、新
たなページサイクルを指示するページセレクト信号を有
するページセレクト出力を含み、記憶装置はそのページ
セレクト出力に接続され、ページセレクト信号に応答し
てシステムデータインターロック信号をリセットして、
データ出力における有効データの不存在を指示する。

【００１８】本発明の最も好適な実施例においては、記
憶装置は、読み取り動作と同様に書き込み動作中にもシ
ステムデータインターロック信号を利用して、データが
メモリセル内にいつ有効に書き込まれたかを論理回路に
知らせる。

【００１９】

【発明の実施の形態】本発明の好適例を説明するにあた
り、図面の図１〜５を参照するが、同一の数字は本発明
の同一の要素を指示するものとする。

【００２０】本発明のより完全な理解は、従来のインタ
ーフェースを有する従来技術の記憶装置を念頭におくこ
とによって、最も良く得ることができる。このような記
憶装置は、記憶装置について特定のアクセスタイム内に
行われる読み取り動作と書き込み動作について設計され
ている。記憶装置が構成された後に、特定のアクセスタ
イム以内にデータを読み書きするように一定の動作パラ
メーターの範囲内で使用できるかどうかをテストし確認
する。

【００２１】優れた設計手法を使用すれば、記憶装置設
計者が書き込み動作のサイクルタイムを読み取り動作の
それと少なくとも同程度の速さにすることは比較的容易
であるので、設計者は読み取り動作性能の改善に最も大
きな関心を寄せることになり、書き込み動作速度の向上
に対しては、もしそれに応じて読み取り速度を大きくで
きることにならなければ、殆ど関心を示さなかった。

【００２２】１回の読み取りまたは書き込み動作が記憶
装置によって首尾良く実行されるに要する時間は広範囲
に変動する。しかし、それら変動は概して以下の３つの
異なる要因に帰することができる。第１の要因（“プロ
セス変動”）は、製造プロセスにおける変動に関するも
ので、結果として記憶装置の動作を速くしたり遅くした
りする。

【００２３】第２の要因（“アプリケーション変動”）
は、特定アプリケーションや回路動作中の周囲温度や回
路に電力を供給するために選定された電源電圧といった
動作条件の変動に関する。第３の要因（“タスク変
動”）は、メモリアレイ内のどこにデータが格納されて
いるか、あるいは記憶装置の入力および出力からのメモ
リロケーションの距離といった記憶装置によって実行中
の特定のタスクにおける変動に関する。

【００２４】埋め込み記憶装置および個別の記憶装置の
いずれにおいても、データは、データ入力／出力と格納
先のメモリセルとの間を移動するときに、順次幾つかの
中間段を経由して移動する。これら中間段階は、ラッチ
すべきデータレジスタ、出力が安定化すべき増幅器等を
含む。データは状態変化に時間を要する内部データ線に
沿って走行しなければならず、データが最終的にその宛
先に達する前には、アドレス比較のような記憶装置によ
って行われるその他の内部処理が存在する。似たような
ステップシーケンスは、書き込み動作中にも発生する。

【００２５】任意の特定の読み取りまたは書き込み動作
が完了するのに要する全時間を支配するのは、個々の遅
れに影響を及ぼす上記３つの要因によって設定されるよ
うな中間段からの累積的な遅れである。記憶装置の設計
者は、データが格納されるメモリセルへ入力され、およ
びメモリセルからデータが出力される際のデータ処理の
各連続ステップのタイミングに注意して、先のステップ
が首尾良く完了するまで各ステップが確実に待機するよ
うにする必要がある。もしあるステップが余りに早く実
行されるとすれば、先行ステップからの無効データが処
理されることになり、動作結果は失敗することになる。

【００２６】旧記憶装置の設計では、設計者は次のステ
ップに進むことができる前の各ステップで、遅れを挿入
していた。処理中に次のステップが開始される前に、有
効なデータが確実に到着しているようにするために、遅
れは先のステップについて最悪の遅れとなるように選ば
れていた。

【００２７】特別に例をあげると、最も遠いメモリセル
に格納されたある未知数のデータビットが首尾良く検索
されるようにするために必要とされる遅れがある。その
遠いセルに至るデータ線は初期２進状態を有し、もしそ
の未知データが逆の２進状態にあれば、データ線は変化
しなければならず、その状態が変化しなくてもよい場合
よりも長く時間がかかることになる。メモリセルが遠け
れば遠いほど、それだけ状態の変化が生じるための時間
は長くかかるのである。

【００２８】この種の問題を回避するために、記憶装置
の設計者は、データ線上の検索データを使用する前に従
来より比較的長い一定の遅れを挿入してきた。その遅れ
は、そのデータが最も遠いロケーションに位置し、それ
がデータ線の状態を変化させねばならないデータである
場合に十分対応できるだけの長さに選ばれた。

【００２９】この遅れは、目的とするデータが最も遠い
ロケーションよりも近くに位置するような大多数の場合
に必要とされる長さよりも遙かに長かった。多数のステ
ップが存在し、その各々がそのような最悪の場合の遅れ
を伴う場合には、それらの遅れが加算されて記憶装置に
とって最適以下の遙かに低い性能が生じることになる。

【００３０】性能改善のため、より新しい記憶装置の設
計では、読み取り動作の１以上のステップで、インター
ロック信号が使用されてきた。インターロック型構造で
は、記憶装置はモニターされる１以上の実動作と並行に
ダミー動作が実行されるように構成される。ダミー動作
は、それがモニターする実動作にできるだけ類似するよ
うに設計されるが、全ての場合にそれがモニターする最
長の実動作を終了するために要する時間と少なくとも同
程度の長さを要するように設定される。

【００３１】プロセスとアプリケーションによる変動
も、実動作とダミー動作に等しく影響を及ぼし、これら
変動に対して自動的に内部性能を調整することになる。
ダミー動作の結果はモニターされて、インターロック信
号（“ダミーデータ線”信号とも称される）を生成す
る。ダミー動作が首尾良く完了すると、それに関連する
実動作の全ても完了したことが判る。モニターされる各
タスクについて異なるダミー動作が存在するので、より
高速のタスク（例えば近接したデータ格納ロケーション
からのデータの検索）は自動的に高速に実行され、記憶
装置における次のステップがすぐに進行することが可能
である。

【００３２】インターロック信号は、記憶装置に必要と
される数多くの異なるタスクをモニターするために使用
することができることを理解すべきである。理想的に言
えば、データ処理における各ステップは、先行するステ
ップのダミーモニターによる進行からインターロックさ
れる。先行するステップが首尾良く完了すると、次のス
テップをトリップさせて最大限早い時刻に開始させる。

【００３３】この種のインターロック構造は、記憶装置
を最適に動作させ、データをメモリから出力にできるだ
け迅速に取得することを可能にする一方、記憶装置に対
する標準化インターフェースは、これまでのところ、読
み取りが首尾良く完了したことを記憶装置が論理回路に
知らせることを可能にしてはいない。

【００３４】従って、インターロックはデータができる
だけ速く出力に到達することを確保することを助ける
が、もしデータが記憶装置の規定アクセス時間以前に到
達する場合には、性能全体にとって何らの利点も存在し
ないことになる。更に、もし低電圧源や高い周囲温度と
いった極端な動作条件の下で、記憶装置の規定アクセス
時間を上回った場合には、論理回路に待機を知らせる方
法はない。

【００３５】前者のケースでは、論理回路はデータが既
に利用可能であっても待機しなければならず、後者のケ
ースでは、論理回路は、記憶装置が最後のインターロッ
ク信号によりデータがまだ使用可能にないことを知って
いるという事実にも関わらず、無効データを処理するこ
とになる。

【００３６】図１は、本発明に従って共通の基板（図示
せず）上に構成された論理回路１０と記憶装置１２を示
すブロック線図を示す。２個の回路１０，１２は、全体
を参照番号１４で示した１セットの入力と出力（Ｉ／
Ｏ）を備えるインターフェースを介して互いに通信す
る。

【００３７】図１に示すＩ／Ｏは、マクロセレクト（Ｍ
ＳＮ）１６，ページセレクト（ＰＧＮ）１８，ライトイ
ネーブル（ＷＮ）２０，データイン（ＤＩ）２２，デー
タアウト（ＤＯ）２４，システムデータインターロック
（ＤＤＬ／ＳＤＩ）２６を含む。

【００３８】最初の５個の信号（ＭＳＮ，ＰＧＮ，Ｗ
Ｎ，ＤＩ，ＤＯ）は、１サブセットのより完全な標準イ
ンタフェースであり、このインタフェースは、複数の追
加のデータ入力線（ＤＩ２２に相当する）と、複数の追
加のデータ出力線（ＤＯ２４に相当する）と、アドレス
線とを含んでいる。これら線は、本発明に従って構成さ
れたデバイス中にも見いだされるが、それらの働きは周
知であり本出願においても変わらないので図示しない。

【００３９】システムデータインターロック信号ＤＤＬ
／ＳＤＩ２６は、従来技術のインターフェースにはない
追加の線であり、この情報を提供し利用するために論理
回路と記憶装置に対して適切な変更が加えられるなら
ば、本発明の性能改善を可能にするのはこの追加線であ
る。

【００４０】ライトイネーブル線（ＷＮ）２０は、記憶
装置１２に対する入力で、このサイクルが書き込み動作
か、それとも読み取り動作かを記憶装置に知らせるため
に論理回路によって利用される。

【００４１】書き込み動作中、論理回路は１ビットのデ
ータをデータ入力線ＤＩ２２上に出力する。典型的に
は、単に１ビットのデータではなく、１ブロックのデー
タをＤＩ２２上に書き込むことができるように多数の追
加のデータ入力線が存在する。論理回路はまた、データ
がアドレス線（図示せず）上に格納される際のアドレス
を指定する働きをする。

【００４２】読み取り動作中、論理回路は１データビッ
トをデータ出力線ＤＯ２４（およびＤＯ２４に相当する
追加的のデータ出力）から読み取る。論理回路は更に、
データがアドレス線（図示せず）上で検索される際のア
ドレスを指定する働きをする。

【００４３】マクロセレクト信号（ＭＳＮ）１６は、記
憶装置１２に対する入力であり、新たな読み取りまたは
書き込み動作が開始中であることを論理回路が知らせる
ことを可能にする。論理回路は、ライトイネーブル線Ｗ
Ｎを正確にセットし（読み取りまたは書き込みサイクル
であるということを記憶装置１２に知らせるために）、
アドレス線上に正確なアドレスを出力し、さもなけれ
ば、ＭＳＮ線の状態を変化させる前に新たなサイクルを
準備し新たなサイクルを開始する働きをする。

【００４４】従来技術の構成では、論理回路の設計者
は、ＭＳＮ信号を使用して新たな読み取りまたは書き込
みサイクルをスタートする前に、記憶装置の指定アクセ
ス時間を待機することが要求されていた。記憶装置の設
計者は、読み取り動作の間有効なデータがデータ出力で
利用可能であるようにし、またはＭＳＭが新たなサイク
ルの開始を知らせた後に、規定アクセス時間内に書き込
み動作が首尾良く完了するようにする責任があった。

【００４５】本発明では、論理回路はＤＤＬ／ＳＤＩシ
ステムデータインターロック信号をモニターする。この
信号は、記憶装置からの出力（内部記憶装置インターロ
ック信号から導かれる）であり、読み取り動作、さらに
望ましくは書き込み動作が、いつ首尾良く完了したかを
知らせる。ＤＤＬ／ＳＤＩが状態を変化させると、論理
回路は新たなサイクルに取りかかることができる。

【００４６】ページセレクト信号ＰＧＮ１８はまた、記
憶装置１２への入力であって、ＭＳＮとほぼ同じ様に作
用し、新たな読み取りまたは書き込みサイクルを知らせ
る。読み取り動作中、ＭＳＮ信号が新たな読み取りサイ
クルを知らせると、記憶装置は論理回路に接続されたデ
ータ出力の数を上回る内部データブロックを検索する。
このデータブロックは記憶装置によって内部に格納さ
れ、高速にアクセスすることが可能であるが、出力数が
限られているために１ページのデータを構成する１サブ
セットのデータのみしか一度には利用できない。

【００４７】もし次の読み取り動作が先の動作中に読み
取られたデータに近接したデータを読み取っている場
合、すなわち、アドレスの高位ビットが先のデータ読み
取り動作の場合と同じである場合には、読み取られるべ
き新しいデータは先に読み取られたデータブロックの一
部であり、新しいデータブロックが読み取られなければ
ならない場合よりも高速にアクセスすることができる。
この場合、新たなデータページは下位アドレスビットを
変更して、その新しいページデータを指し示し、ＭＳＮ
の代わりにＰＧＮをサイクルさせることによって、内部
レジスタから非常に高速にアクセスすることができる。

【００４８】図２〜４は、読み取り動作（図２）、書き
込み動作（図３）、および組み合わされた書き込み／読
み取り動作（図４）中における図１に示したインターフ
ェース線上の信号を示す。

【００４９】図２において、ＭＳＮ信号は参照番号２８
で示した時刻に状態を変化させ、新たなマクロサイクル
における読み取り動作の開始を知らせる。この時刻に先
立って、論理回路はアドレス線上に読み取られるべきア
ドレスを出力し終わり、ライトイネーブル信号ＷＮをハ
イにセットし終わる（時刻３０で）。ライト・イネーブ
ル信号ＷＮのハイは、これが読み取り動作であって、書
き込み動作ではないことを示している。

【００５０】時刻２８にＭＳＮ信号の状態の変化を検出
すると、記憶装置１２はアクセスされるべきメモリアド
レスを決定し、そのロケーションからデータを検索し、
その検索されたデータを時刻３２にデータ出力線ＤＯ上
に出力する。その後まもなく、データがデータ出力線Ｄ
Ｏで有効になったことを記憶装置が判断すると、記憶装
置はＤＤＬ／ＳＤＩ線２６上のシステムデータインター
ロック信号の状態を変化させる。これは時刻３４に行わ
れる。

【００５１】システムデータインターロック信号は、デ
ータが現在有効であってデータ出力ＤＯから安全に読み
取ることができることを論理回路１０に知らせる。本発
明の実施例によっては、システムデータインターロック
信号は、例えばダミーデータ線信号のように、従来のイ
ンターロック記憶デバイスの読み取り動作をモニターす
るために使用される単一のインターロック信号から導く
ことができる。

【００５２】本発明の他の実施例では、システムデータ
インターロック信号は先に述べたように一連のカスケー
ドされたインターロック信号のうちの最後のインターロ
ック信号から導くことができる。更に、信号を幾分処理
したり、更に遅らせたり、その他従来のインターロック
信号を組み合わせ変形したりして、最終的なシステムデ
ータインターロック信号を生成させることも可能であ
る。

【００５３】マクロ設計者がどのようにしてＤＤＬ／Ｓ
ＤＩシステムデータインターロック信号を作り出すかに
関わりなく、システムデータインターロック信号が状態
を変化させると、出力データが有効で、論理回路がデー
タの読み取りに取りかかって新たな読み取りサイクルを
開始することができることを論理回路に指示する。

【００５４】データ入力信号およびライトイネーブルＷ
Ｎ信号部分中のスラッシュは、単に記憶装置がこれら時
刻においてこれら線上の信号状態に関して配慮していな
いということを示すものにすぎない。

【００５５】時刻３６において、論理回路は、ライトイ
ネーブル信号ＷＮがハイで、新しいアドレスがアドレス
線上に出力されることを保証する。この時点で論理回路
は、新しい読み取り動作をまさに開始しようとしてい
る。この読み取り動作は、全く新しいデータブロックを
読み取る新しいマクロサイクルの代わりに、新しいデー
タページを読み取る新たなページサイクルとなる。

【００５６】図２において、新しいデータページの読み
取りは、ＰＧＮの状態を変化させることによって時刻３
８に開始される。時刻２８で開始されるマクロサイクル
中、記憶装置はデータ出力で出力可能なデータ量よりも
大きなデータブロックを検索する。このページサイクル
において、この大きなデータブロックの他のサブセット
／ページが出力される。

【００５７】論理回路は、アドレス線上の下位ビットを
変更し、新しいデータページの読み取りサイクルのため
にＷＮ線をセットアップすることを必要とするのみであ
る。もし相当異なるメモリロケーションにあるデータを
読み取る必要がある場合には、論理回路はアドレス線上
の高位ビットを変更しなければならず、読み取りサイク
ルはＭＳＮを介して新たなマクロサイクルをスタートさ
せることによって開始される。

【００５８】線１８上のページセレクト信号ＰＧＮが、
時刻３８で状態を変化させると、記憶装置は、４０に示
すようにＤＤＬ／ＳＤＩ信号をリセットする。これがシ
ステムデータインターロック線をリセットすることによ
って、時刻４２での次の遷移が、線２４上のＤＯデータ
出力上へ有効なデータが再び出力されたことを論理回路
に知らせることができる。

【００５９】図２には示されてはいないが、ページセレ
クトＰＧＮ線をセットおよびリセットし、その都度正確
なアドレス信号とＷＮ信号とが存在するようにすること
によって、記憶装置から追加的なデータページを読み出
すことができる。ＰＧＮが状態を変化させることによっ
て、時刻３８におけるように新たなページサイクルを知
らせるときには常に、ＤＤＬ／ＳＤＩ信号がリセットさ
れる（時刻４０におけるように）。各場合において、論
理回路は、ＤＤＬ／ＳＤＩ信号が再び状態を変化させ
（時刻３４と４２におけるように）、出力データが現在
有効で論理回路の動作が進行することが可能なことを知
らせるまで待機する。

【００６０】もし非常に大きなデータブロックが順次読
み取られている最中であれば、データブロック全体が、
ＰＧＮ信号のサイクルとアドレスの下位ビットの変更と
によって、ページ毎に読み取られる。最終的に、論理回
路は時刻２８で開始されたマクロサイクル中にまだ検索
が完了していないデータを読み取る必要がある。この時
点で、新たなデータを検索するために新たなマクロサイ
クルを開始しなければならない。新たなデータは一度に
１ページ読み取ることができる。

【００６１】現在のマクロサイクルを終了させるため
に、ＭＳＮ，ＰＧＮ，ＤＤＬ／ＳＤＩは全てリセットさ
れる。参照番号４４，４６で示された時刻で、ＭＳＮと
ＰＧＮ信号は状態を変化させる。時刻４８でＤＤＬ／Ｓ
ＤＩインターロック信号は、ＭＳＮとＰＧＮのリセット
に応答してリセットされる。

【００６２】図２は、読み取りサイクル中の本発明の動
作を説明したもので、その実施例によっては読み取り動
作中にのみ説明されたＤＤＬ／ＳＤＩハンドシェーク動
作を利用することもできる。特に、ハンドシェークは、
論理回路がＭＳＮまたはＰＧＮを介して読み取り動作を
要求することからスタートする。記憶装置は、データが
ＤＤＬ／ＳＤＩインターロック信号によって準備された
ときに応答し、論理回路は、時刻３８におけるようにＰ
ＧＮによって新たな読み取りサイクルをスタートするこ
とによって、または時刻４４におけるようにＭＳＮの状
態を変化させることによって、ＤＤＬ／ＳＤＩをリセッ
トするように記憶装置に知らせる。

【００６３】完全な読み取り動作では一般的に、マクロ
サイクル読み取り動作よりもページ読み取り動作がより
高速に行われる。更に、あるマクロサイクル読み取り動
作は格納ロケーションが異なり、また出力からの距離が
異なるために、他のマクロサイクル動作よりも更に時間
を要することになる。しかし、変動の原因に関わりな
く、ＤＤＬ／ＳＤＩはデータがいつ有効になったかを知
らせ、論理回路は直ちにそのデータの使用に取りかかる
ことができる。

【００６４】埋め込みマクロが、その所期動作パラメー
ターの範囲外、例えば、極端な熱や低電圧の下で動作さ
せられる場合でさえ、論理回路が有効データを待機する
ように指示されるので、マクロは機能し続けることがで
きる。そのことによって通常の条件の下での動作速度と
共に動作の信頼性も向上し、マクロは常時最適に実行さ
れる。

【００６５】上記したハンドシェーク動作は、論理回路
１０と記憶装置１２に従来の論理手法を使用することに
よって実行される。論理回路は、次のクロック信号で行
う次の動作を開始する前に、ＤＤＬ／ＳＤＩ線２６上に
信号を待機するだけである。

【００６６】記憶装置は単に、ページセレクト信号上の
時刻３８またはマクロセレクト信号上の時刻４４とする
ことのできる適切な時刻に、ＤＤＬ／ＳＤＩ信号をリセ
ットするだけでよい。

【００６７】設計者によっては読み取り動作の性能を向
上させるためだけに本発明を利用することを選択するこ
とができるが、より巧妙で高度な本発明の好適な実施例
では、記憶装置１２は、いつ首尾よく書き込み動作が完
了したかを判断するような内部手法を備えることもでき
る。これらの実施例では、記憶装置は、先に述べた読み
取りインターロック信号に相当する内部書き込みインタ
ーロック信号を備えることになる。書き込みインターロ
ック信号は、いつ書き込み動作が首尾よく完了したかを
指示することによって、論理回路は新たな書き込み（ま
たは読み取り）動作を開始することができる。

【００６８】図３は、記憶装置１２の書き込み動作イン
ターロックを組み込んだシステムの好適例の動作を示
す。

【００６９】時刻５０で、新しいマクロサイクルが開始
され、その間に書き込み動作が進行する。時刻５０での
マクロセレクト信号の状態の変化の直前に、ライトイネ
ーブル信号ＷＮはロー（これは書き込み動作であること
を示す）にセットされる。時刻５０でのライトイネーブ
ル信号のロー状態は、（読み取り動作中の）図２の時点
３０におけるライトイネーブル信号のハイ状態と比較す
ることができる。

【００７０】時刻５０におけるマクロセレクト信号の状
態の変化に先立って、書き込まれるデータが時刻５４に
示されるようにデータ出力ＤＩ上に出力される。この時
刻以前には、（時刻５４に先だってスラッシュで示され
るように）ＤＩ上にいかなるデータが存在するかは問題
ではない。読み取り動作の場合と同じく、論理回路は適
切なアドレスをアドレス線上に出力し、記憶装置に対し
てどこにデータを格納すべきかを指示する。

【００７１】時刻５０におけるマクロセレクト信号の遷
移によって、記憶装置１２はＤＩ上のアドレスによって
指定されたロケーションにデータを格納させる。一旦デ
ータが首尾よく書き込まれると、記憶装置１２は、この
事実を時刻５６に示されるようにＤＤＬ／ＳＤＩ線を介
して知らせる。

【００７２】論理回路１０がＤＤＬ／ＳＤＩ線の状態の
変化を知ると、論理回路は続く書き込み、または読み取
り動作を進めることができる。システムデータインター
ロック信号のリセットと、データを書き込むページサイ
クルの動作とは、読み取り動作に関して説明したものと
実質的に同じである。

【００７３】ページサイクルはＰＧＮの状態を変化させ
ることによって、時刻５８に開始される。ページ読み取
りの場合と同じく、この時刻以前に、論理回路はライト
イネーブルをセットしてアドレスを指定しなければなら
ない。書き込まれるべきデータも、マクロ書き込みサイ
クルにおけると同様に、データ入力へ与える必要があ
る。ライトイネーブルは、時刻６０に示すようにローに
セットされる。このページサイクル中に書き込まれるべ
きデータは、時刻６２に示すようにデータ入力上にセッ
トされる。

【００７４】ページセレクト信号が時刻５８で状態を変
化させると、記憶装置１２は参照番号６４で示すよう
に、直ちにＤＤＬ／ＳＤＩ線をリセットする。データの
ページが一旦首尾よく書き込まれると、このことを記憶
装置は時刻６６で示すようにＤＤＬ／ＳＤＩの状態を変
化させることによって論理回路へ知らせる。

【００７５】その他のページサイクルは、先の書き込み
動作と下位ビットのみが異なる新しいアドレスへの書き
込みを続けることができる。アドレス内の上位ビットを
変更する必要がある場合には、時刻６８で示されるよう
に、マクロセレクト信号の状態を変化させることによっ
て、新たなマクロサイクルを開始する必要がある。これ
によって時刻７０で示されるようにＤＤＬ／ＳＤＩシス
テムデータインターロック信号がリセットされ、処理
は、新たなマクロ読み取りまたは書き込みサイクルを継
続する。

【００７６】図４は、１つのマクロサイクル中に１つ以
上のデータページに対する組み合わされた書き込み／読
み取りの動作がいかにして実行されるかを示す。初めに
１ページのデータが書き込まれ、その直後に１ページの
データが読み取られる。

【００７７】時刻７２で新たなマクロサイクルが開始さ
れる。これは時刻７４でライトイネーブル線ＷＮにより
知らされる書き込み動作であり、書き込まれるべきデー
タは時刻７６に示されるようにＤＩ線上に出力される。
時刻７８でＤＤＬ／ＳＤＩは、書き込み動作の首尾よい
完了を知らせる。次に、論理回路は１ページのデータを
読み取ることを決定し、時刻８０でＰＧＮにより新たな
ページサイクルを開始する。このことによって記憶装置
は、時刻８４でＤＤＬ／ＳＤＩをリセットし、読み取り
動作を開始する。

【００７８】データが読み取られると、記憶装置がデー
タを時刻８６でデータ出力上に出力し、時刻８８でＤＤ
Ｌ／ＳＤＩの状態を変化させることにより、データが現
在有効で使用可能であることを論理回路に知らせる。先
の場合と同様に、時刻９０と９２におけるマクロセレク
ト信号ＭＳＮおよび／またはページセレクト信号ＰＧＮ
の状態の変化によって、システムデータインターロック
信号は時刻９４におけるようにリセットされる。

【００７９】図５は、本発明の使用に好適な記憶装置１
２の一部のブロック線図を示す。記憶装置内に格納され
るそれぞれの２進ビットデータは“レギュラーセル”
（Ｒｅｇｕｌａｒ Ｃｅｌｌ）と表記された別個のメモ
リセル内に格納される。メモリセルは行列に配列され
る。従って、メモリセル１００は、図５の最上行と最右
列に配置される。メモリセル１０２は、メモリセル１０
０と同じ行であるが、隣りの列に配置される。メモリセ
ル１０４は、メモリセル１００と同じ列であるが、異な
る行に配置される。

【００８０】図５は、３個の行と４個の列を図示したも
のであるが、大きな記憶装置では行と列の数は相当大き
くなることは理解されるであろう。例えば、現代の記憶
装置は、１個の行に２，０００個のセルを有することが
できる。読み取り動作中、アドレス内の高位ビットは、
所期のデータを含む行を識別するためにローカルワード
・デコーダ１１２によってデコードされる。この例とし
て、我々はこれが第１番目の行であると仮定する。第１
番目の行は、メモリセル１００，１０２，１０６，１０
８と、ローカルワードデコーダ１１２から最も遠い位置
の最も左側に配置されたインターロックダミーセル１１
０とを含む。

【００８１】ＭＳＮ信号の動作によって、センスアンプ
１１４，１１６，１１８，１２０，１２２は、ローカル
ワードデコーダ１１２によってデコードされたアドレス
の高位ビットによって識別される行のデータを読み取
る。このようにして、センスアンプ１１４，１１６，１
１８，１２２は、それに対応するメモリセル１００，１
０２，１０６，１０８，１１０を読み取る。レギュラー
メモリセル１００からのデータは、レギュラーメモリセ
ル１０２，１０６，１０８からのデータがそれらの対応
するセンスアンプに到達する前にセンスアンプ１１４に
到達する。

【００８２】しかしながら、インターロックダミーセル
１１０に対応するセンスアンプ１２２は、最後に、しか
も他の全てのレギュラーセルが読み取られそれらの対応
センスアンプの全てが状態を変化させて対応レギュラー
セルのデータとマッチングした後に、状態を変化させ
る。

【００８３】インターロックダミーセル１１０内に格納
されたデータは、ダミーセルが読み取られるときにセン
スアンプ１２２の状態が常に変化するように選択された
所定のデータビットである。センスアンプ１２２が状態
を変化させると、その他のセンスアンプの全てが有効デ
ータを含んでいることがわかる。この時点で、センスア
ンプは対応するアドレス行内にデータを保持する一種の
内部レジスタとして作用する。先に示したように、内部
レジスタは２０４８ビットのデータを含むことができ
る。

【００８４】しかし、典型的には、記憶装置は２０４８
個のデータ出力を含むことはなく、２５６個以下の出力
を含むだけでよい。列デコーダ１２４，１２６，１２
８，１３０は、アドレスの下位ビットをデコードし、選
択された行の１サブセットのメモリセルを選択するため
に使用される。１行に２５６個のデータ出力と２０４８
個のレギュラーメモリセルとが存在する場合には、２０
４８個のセンスアンプが存在する（インターロックダミ
ーセル１１０とその対応するセンスアンプ１２２は数え
ない）。しかし、各列デコーダは８個の別々のセンスア
ンプに接続され、２５６個の列デコーダしか存在しな
い。

【００８５】アドレスの下位ビットは、どのセンスアン
プが列デコーダを介して選択されるかを決定し、この選
択が行われた後にデジタル２次センスアンプ１３２，１
３４，１３６，１３８はその選択されたデータをプリデ
ータ線１４０，１４２，１４４，１４６を介してレジス
タ１４８へ転送する。

【００８６】インターロックダミーセルを含む列のセン
スアンプ１２２に接続された列デコーダ１５０は、実際
には列デコード作用を行わない。そのかわり、列デコー
ダ１５０は、信号をセンスアンプ１２２からデジタル２
次センスアンプ１５２へ送る際の遅れが列デコーダ１２
４〜１３０により引き起こされる遅れと実質的に同一と
なるように、列デコーダ１２４〜１３０と実質的に同一
に製作される。

【００８７】このようにして、デジタル２次センスアン
プ１５２からの出力は、レジスタ１４８がいつ首尾よく
ロードされたかを指示する。レジスタ１４８に非常に近
接して配置された行からのデータは、ＤＤＬ／ＳＤＩ線
の早期の遷移を引き起こすが、遠い行に配置されたデー
タは更に長くかかることになる。ＤＤＬ／ＳＤＩ線１５
４は、データ線１４０〜１４６に対応するが、ダミーデ
ータセルからのダミーデータを運ぶため、しばしばダミ
ーデータ線と称される。

【００８８】線１５４はＤＬ／ＳＤＩと表記されている
が、この線上の２進信号は、図１の線２６上を論理回路
へ転送されるシステムデータインターロック信号を生成
する前に、更に追加的な処理を受けることがあることを
理解すべきである。

【００８９】センスアンプ，列デコーダ，デジタル２次
センスアンプの組み合わせは、一般にデータをメモリセ
ルと受け渡しするための制御回路と見なすことができ
る。この制御回路は、一部はメモリセルの位置に依存
し、また、一部はアプリケーションとプロセスの変動に
依存する遅れ時間を有する。ダミーデータの制御回路
は、同じアプリケーションとプロセスに晒されたときの
他の制御回路からの遅れと少なくとも同一の遅れを導入
するように設計される。このためインターロックダミー
セルがローカルワードデコーダ１２からより遠い位置に
あるために遅れが残り、インターロックダミーセルから
のデータは最後にＤＤＬ／ＳＤＩ線に到達する。

【００９０】先に述べたように、ページ読み取りサイク
ル中には、センスアンプ１１４〜１２２は対応する行か
らのデータがすでにロードされているから、その行全体
のデータを再び読み取る必要はない。そのため、センス
アンプ１１４〜１２２が状態を変化させるための時間だ
けではなく、ローカルワードデコーダ１１２のローカル
ワードデコード作用に必要な時間も全てなくすることが
できる。ページ読み取りサイクル中に必要なことは、ア
ドレス内の変更された下位ビットをデコードすることだ
けである。その後、列デコーダはセンスアンプからのデ
ータについて新たなサブセットを選択し、そのデータは
レジスタ１４８へロードされる。

【００９１】線１５６，１５８は、いかにしてシステム
データインターロック信号ＤＤＬ／ＳＤＩがリセットさ
れるかを一般的に指示する。標準的な論理関数を利用し
てライトイネーブルＷＮ、ページセレクトＰＧＮ、およ
びマクロセレクトＭＳＮ信号をモニターし、図２〜４に
関して説明した条件と時刻のもとでＤＤＬ／ＳＤＩのリ
セットを実行する。センスアンプ１２２をリセットする
ためのリセット信号は、線１５８上を送られる。列デコ
ーダ１５０とデジタル２次センスアンプ１５２をリセッ
トするためのリセット信号は、線１５６上を送られる。

【００９２】一旦出力レジスタ１４８がロードされる
と、線１６０，１６２，１６４，１６６を含むシステム
データバスが、データをデータ出力へ送るために使用さ
れる。これらの線は双方向式であることを示したが、そ
れらを別々の入力線と出力線として構成することもでき
る。

【００９３】書き込み動作中には、データはデータ入力
からレジスタ１４８に書き込まれる。レジスタ１４８か
らデータは、プリデータ線１６８、１７０，１７２，１
７４を介してデジタル２次センスアンプ内を流れ、列デ
コーダを出て対応するセンスアンプ内へ流れ込む。そこ
からデータは所定のメモリセル内へ入る。

【００９４】従来の構成では、この動作はインターロッ
クされていなかったが、本発明の好適な実施例では、所
定データは線１７６を介してデジタル２次センスアンプ
１５２内へ入り、列デコーダ１５０へ至り、インターロ
ックダミーメモリセル１１０に対応するセンスアンプ１
２２へと送られる。センスアンプ１２２が状態を変化さ
せると、信号は前述したようにＤＤＬ／ＳＤＩ線１５４
を通って戻り、書き込みインターロック信号を与える。

【００９５】所定の書き込みデータが選ばれ、および回
路は、読み取り動作インターロック中に起きるようにＤ
ＤＬ／ＳＤＩ線１５４に状態を変化させるように設計さ
れる。ＤＤＬ／ＳＤＩ上の状態の変化は、対応するデー
タがレギュラーメモリセル内へ首尾よく書き込まれた後
にのみ生じる。従って、線１５４は読み取りインターロ
ック信号と同時に書き込みインターロック信号としても
作用する。

【００９６】本発明に関して使用される記憶装置は、多
くの場合、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）であるが、その他のタイプの記憶装置と共に使用
することもできる。

【００９７】以上、本発明は特定の好適な実施例に従っ
て説明したが、上記説明によれば数多くの変形，変更を
施すことができることが当業者には明らかであろう。従
って、請求項は本発明の範囲と趣旨の範囲にあるこのよ
うな変形，変更を包含することを意図するものである。

【００９８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）半導体基板と、前記半導体基板上に構成された記
憶装置であって、データを格納するメモリセルのアレイ
と、データが前記メモリセルから読み取られた後そのデ
ータを利用可能にするデータ出力と、このデータ出力に
おける有効データの存在を指示するシステムデータイン
ターロック信号を有するシステムデータインターロック
出力とを含む記憶装置と、前記記憶装置と共に前記半導
体基板上に構成され、前記データ出力とシステムデータ
インターロック出力とに接続される論理回路であって、
前記システムデータインターロック信号が前記データ出
力における有効データの存在を指示した後にのみデータ
出力におけるデータを読み取る論理回路と、を備えるこ
とを特徴とする埋め込みメモリマクロデバイス。 （２）前記論理回路は、その間に前記記憶装置からデー
タが読み取られるマクロサイクルを規定し、前記論理回
路は、新たなマクロサイクルを指示するマクロセレクト
信号を有するマクロセレクト出力を更に含み、前記記憶
装置は、前記マクロセレクト出力に接続され、前記シス
テムデータインターロック信号をリセットして、前記マ
クロセレクト信号に応答して前記データ出力に有効デー
タが存在しないことを指示する、ことを特徴とする上記
（１）に記載の埋め込みメモリマクロデバイス。 （３）前記記憶装置は、マクロサイクル中に前記メモリ
セルから１ブロックのデータを検索し、前記論理回路
は、ページサイクルを規定し、このページサイクルの間
に前記記憶装置によって検索された１サブセットのデー
タブロックが前記論理回路によって読み取られ、前記論
理回路は、新たなページサイクルを示すページセレクト
信号を有するページセレクト出力を更に含み、前記記憶
装置は、前記ページセレクト出力に接続され、前記ペー
ジセレクト信号に応答して、前記システムデータインタ
ーロック信号をリセットし、前記データ出力における有
効データの不存在を指示する、ことを特徴とする上記
（２）に記載の埋め込みメモリマクロデバイス。 （４）前記ページセレクト信号は、第１と第２の状態を
含み、ページサイクルの間に第１の状態から第２の状態
へ、また第２の状態から第１の状態へと交互に遷移し、
前記記憶装置は、前記システムデータインターロック信
号をリセットし、前記ページセレクト信号による状態の
遷移の少なくとも１つの間での有効データの不存在を指
示する、ことを特徴とする上記（３）に記載の埋め込み
メモリマクロデバイス。 （５）前記システムデータインターロック信号は、記憶
装置内のダミーデータ線から導かれることを特徴とする
上記（４）に記載の埋め込みメモリマクロデバイス。 （６）前記マクロセレクト信号は、第１と第２の状態を
含み、マクロサイクルの間に第１の状態から第２の状態
へ、また第２の状態から第１の状態へと交互に遷移し、
前記記憶装置は、前記システムデータインターロック信
号をリセットし、前記ページセレクト信号による状態遷
移の少なくとも１つの間での有効データの不存在を指示
する、ことを特徴とする上記（３）に記載の埋め込みメ
モリマクロデバイス。 （７）メモリセルのアレイは行と列に構成され、各行が
対応するインターロックダミーセルを含み、このインタ
ーロックダミーセルは、対応する行内に選択位置を有
し、その内部に１ビットの固定データを格納し、前記イ
ンターロックダミーセルは、前記制御回路を介して前記
システムデータインターロック出力に接続され、前記シ
ステムデータインターロック信号は、前記データ出力に
おける有効データの存在または不存在を指示する第１と
第２の状態を含み、対応する行における各インターロッ
クダミーセルの位置と、各インターロックダミーセル内
の１ビットの固定データの値とが選択されて、対応する
行からのデータが前記データ出力において有効となった
後にのみ、前記システムインターロック信号が状態を変
化させて、前記データ出力における有効データの存在を
指示する、ことを特徴とする上記（１）に記載の埋め込
みメモリマクロデバイス。 （８）前記記憶装置は、メモリセルの特定の行を選択す
るワードデコーダを含み、前記特定の行に対応する前記
インターロックダミーセルが、前記ワードデコーダから
反対の前記特定の行の端に配置されることを特徴とする
上記（７）に記載の埋め込みメモリマクロデバイス。 （９）選択された行中の各メモリセルは、前記メモリセ
ルから対応する制御回路を通過するデータについて遅延
時間を有する前記対応する制御回路を介して接続され、
選択された行中の前記インターロックダミーセルの制御
回路は、内部を通過する固定データについて遅延時間を
有し、前記インターロックダミーセルの制御回路の遅延
時間は、それぞれの対応する前記制御回路の遅延時間と
少なくとも同程度の長さである、ことを特徴とする上記
（８）に記載の埋め込みメモリマクロデバイス。 （１０）前記制御回路は、センスアンプと、列デコーダ
と、デジタル２次センスアンプとを含むことを特徴とす
る上記（８）に記載の埋め込みメモリマクロデバイス。 （１１）前記論理回路は、その間に記憶装置からデータ
が読み取られるマクロサイクルを指示するマクロセレク
ト信号を有するマクロセレクト出力を含み、前記制御回
路の列デコーダとデジタル２次センスアンプは、前記マ
クロセレクト出力へ接続され、前記マクロセレクト信号
を受け取ると前記システムデータインターロック信号を
リセットして、前記データ出力における有効データの不
存在を指示する、ことを特徴とする上記（１０）に記載
の埋め込みメモリマクロデバイス。 （１２）前記記憶装置は、前記論理回路から前記メモリ
セル内に格納されるべきデータを受け取るデータ入力を
更に含み、前記論理回路は、前記記憶装置に接続された
ライトイネーブル出力を更に含み、前記ライトイネーブ
ル出力は、前記データ入力におけるデータが格納される
べきことを前記記憶装置に指示するライトイネーブル信
号を有し、前記記憶装置は、前記システムデータインタ
ーロック信号を利用して、前記データが前記メモリセル
内へ有効に書き込まれたことを前記論理回路に知らせ
る、ことを特徴とする上記（１）に記載の埋め込みメモ
リマクロデバイス。 （１３）前記論理回路は、その間に前記記憶装置からデ
ータが読み取られるマクロサイクルを規定し、前記論理
回路は、新たなマクロサイクルを指示するマクロセレク
ト信号を有するマクロセレクト出力を更に含み、前記記
憶装置が、前記マクロセレクト出力に接続され、前記マ
クロセレクト信号に応答して前記システムデータインタ
ーロック信号をリセットして、前記データ出力における
有効データの不存在を指示する、ことを特徴とする上記
（１２）に記載の埋め込みメモリマクロデバイス。 （１４）前記記憶装置は、マクロサイクル中に前記メモ
リセルから１ブロックのデータを検索し、前記論理回路
は、ページサイクルを規定し、このページサイクルの間
に前記記憶装置によって検索された１サブセットのブロ
ックデータが前記論理回路によって読み取られ、前記論
理回路が更に新たなページサイクルを指示するページセ
レクト信号を有するページセレクト出力を含み、前記記
憶装置は、前記ページセレクト出力に接続され、前記ペ
ージセレクト信号に応答して、前記システムデータイン
ターロック信号をリセットし、前記データ出力における
有効データの不存在を指示する、ことを特徴とする上記
（１３）に記載の埋め込みメモリマクロデバイス。 （１５）前記ページセレクト信号は、第１と第２の状態
を含み、ページサイクルの間に第１の状態から第２の状
態へ、また第２の状態から第１の状態へと交互に遷移
し、前記記憶装置は、前記ページセレクト信号による状
態遷移の少なくとも１つの間での有効データの不存在を
指示する、ことを特徴とする上記（１４）に記載の埋め
込みメモリマクロデバイス。 （１６）前記システムデータインターロック信号は、少
なくとも部分的に、前記記憶装置のダミーデータライン
から導かれることを特徴とする上記（１５）に記載の埋
め込みメモリマクロデバイス。 （１７）前記メモリセルのアレイは行と列に構成され、
各行が対応するインターロックダミーセルを含み、この
インターロックダミーセルは、対応する行内に選択位置
を有し、その内部に１ビットの固定データを格納し、前
記インターロックダミーセルは、前記制御回路を介して
前記システムデータインターロック出力に接続され、対
応する行における各インターロックダミーセルの位置
と、各インターロックダミーセル内の１ビットの固定デ
ータの値とが選択されて、対応する行からのデータが前
記データ出力において有効になった後にのみ、前記シス
テムデータインターロック信号が状態を変化させて、前
記データ出力における有効データの存在を指示する、こ
とを特徴とする上記（１２）に記載の埋め込みメモリマ
クロデバイス （１８）半導体基板と、前記半導体基板上に構成された
記憶装置であって、データを格納するメモリセルのアレ
イと、前記メモリセル内にデータを格納するデータ入力
と、このデータ入力におけるデータが前記メモリセル内
に有効に書き込まれたことを指示するシステムデータイ
ンターロック信号を有するシステムデータインターロッ
ク出力とを含む記憶装置と、前記記憶装置と共に前記半
導体基板上に構成され、前記データ入力とシステムデー
タインターロック出力とに接続される論理回路であっ
て、前記システムデータインターロック信号が前記メモ
リセル内へデータが有効に書き込まれたことを指示した
後にのみ、新たなデータを前記データ入力へ与える論理
回路、とを備えることを特徴とする埋め込みメモリマク
ロデバイス。 （１９）前記論理回路は、その間にデータが記憶装置に
書き込まれるマクロサイクルを規定し、前記論理回路
は、新たなマクロサイクルを指示するマクロセレクト信
号を有するマクロセレクト出力を更に含み、前記記憶装
置は、前記マクロセレクト出力に接続され、前記マクロ
セレクト信号に応答して、システムデータインターロッ
ク信号をリセットし、データがメモリセル内に書き込ま
れていないことを指示する、ことを特徴とする上記（１
８）に記載の埋め込みメモリマクロデバイス。 （２０）マクロサイクル中、前記論理回路は、前記記憶
装置からデータを読み取り、または前記記憶装置にデー
タを書き込み、前記論理回路は、前記記憶装置へ接続さ
れたライトイネーブル出力を含み、このライトイネーブ
ル出力にライトイネーブル信号を与え、前記論理回路が
各マクロサイクル中にデータを読み取りまたは書き込ん
でいるかを指示し、前記記憶装置は、前記システムデー
タインターロック信号を利用してデータが各マクロサイ
クル中に首尾よく書き込まれたか、または読み取られた
ことを前記論理回路に知らせ、首尾よい先の読み取りま
たは書き込み動作が前記システムデータインターロック
信号を介して前記記憶装置に知らされた後のみ、前記論
理回路が次の読み取り、または書き込み動作を進行させ
る、ことを特徴とする上記（１９）に記載の埋め込みメ
モリマクロデバイス。

【図面の簡単な説明】

【図１】本発明に従って構成された論理回路と記憶装置
との間のインターフェースの選択された部分を示すブロ
ック線図である。

【図２】読み取り動作中の本発明の埋め込みメモリマク
ロデバイスの様々な時刻において選択された信号を示す
タイミング図である。

【図３】書き込み動作中の本発明埋め込みメモリマクロ
デバイスの様々な時刻において選択された信号を示すタ
イミング図である。

【図４】読み取り／書き込み動作中の本発明埋め込みメ
モリマクロデバイスの様々な時刻において選択された信
号を示すタイミング図である。

【図５】読み取り／書き込み動作中におけるデータの流
れを示す本発明に従って構成された記憶装置の部分ブロ
ック線図である。

【符号の説明】

１６ マクロセレクト １８ ページセレクト ２０ ライトイネーブル ２２ データイン ２４ データアウト ２６ システムデータインターフェース １００，１０２，１０４，１０６，１０８ レギュラー
セル １１０ インターロックダミーセル １１２ ローカルワードデコーダ １１４，１１６，１１８，１２０，１２２ センスアン
プ １２４，１２６，１２８，１３０，１５０ 列デコーダ １３２，１３４，１３６，１３８，１５２ デジタル２
次センスアンプ １４０，１４２，１４４，１４６ プリデータ線 １５４ ＤＤＬ／ＳＤＩ線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・イー・バース アメリカ合衆国 05495 バーモント州 ウィリストン オーク ヒル ロード 996 (72)発明者 ジェフリー・エイチ・ドレイベルビス アメリカ合衆国 05495 バーモント州 ウィリストン ベア タウン レーン 38 (72)発明者 ホワード・エル・カルター アメリカ合衆国 05446 バーモント州 コルチェスター ヴィレッジ ドライブ 14

Claims (20)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板上に構成された記憶装置であって、デー
   タを格納するメモリセルのアレイと、データが前記メモ
   リセルから読み取られた後そのデータを利用可能にする
   データ出力と、このデータ出力における有効データの存
   在を指示するシステムデータインターロック信号を有す
   るシステムデータインターロック出力とを含む記憶装置
   と、 前記記憶装置と共に前記半導体基板上に構成され、前記
   データ出力とシステムデータインターロック出力とに接
   続される論理回路であって、前記システムデータインタ
   ーロック信号が前記データ出力における有効データの存
   在を指示した後にのみデータ出力におけるデータを読み
   取る論理回路と、 を備えることを特徴とする埋め込みメモリマクロデバイ
   ス。
2. 【請求項２】前記論理回路は、その間に前記記憶装置か
   らデータが読み取られるマクロサイクルを規定し、 前記論理回路は、新たなマクロサイクルを指示するマク
   ロセレクト信号を有するマクロセレクト出力を更に含
   み、 前記記憶装置は、前記マクロセレクト出力に接続され、
   前記システムデータインターロック信号をリセットし
   て、前記マクロセレクト信号に応答して前記データ出力
   に有効データが存在しないことを指示する、 ことを特徴とする請求項１記載の埋め込みメモリマクロ
   デバイス。
3. 【請求項３】前記記憶装置は、マクロサイクル中に前記
   メモリセルから１ブロックのデータを検索し、 前記論理回路は、ページサイクルを規定し、このページ
   サイクルの間に前記記憶装置によって検索された１サブ
   セットのデータブロックが前記論理回路によって読み取
   られ、 前記論理回路は、新たなページサイクルを示すページセ
   レクト信号を有するページセレクト出力を更に含み、 前記記憶装置は、前記ページセレクト出力に接続され、
   前記ページセレクト信号に応答して、前記システムデー
   タインターロック信号をリセットし、前記データ出力に
   おける有効データの不存在を指示する、 ことを特徴とする請求項２記載の埋め込みメモリマクロ
   デバイス。
4. 【請求項４】前記ページセレクト信号は、第１と第２の
   状態を含み、ページサイクルの間に第１の状態から第２
   の状態へ、また第２の状態から第１の状態へと交互に遷
   移し、 前記記憶装置は、前記システムデータインターロック信
   号をリセットし、前記ページセレクト信号による状態の
   遷移の少なくとも１つの間での有効データの不存在を指
   示する、 ことを特徴とする請求項３記載の埋め込みメモリマクロ
   デバイス。
5. 【請求項５】前記システムデータインターロック信号
   は、記憶装置内のダミーデータ線から導かれることを特
   徴とする請求項４記載の埋め込みメモリマクロデバイ
   ス。
6. 【請求項６】前記マクロセレクト信号は、第１と第２の
   状態を含み、マクロサイクルの間に第１の状態から第２
   の状態へ、また第２の状態から第１の状態へと交互に遷
   移し、 前記記憶装置は、前記システムデータインターロック信
   号をリセットし、前記ページセレクト信号による状態遷
   移の少なくとも１つの間での有効データの不存在を指示
   する、 ことを特徴とする請求項３記載の埋め込みメモリマクロ
   デバイス。
7. 【請求項７】メモリセルのアレイは行と列に構成され、
   各行が対応するインターロックダミーセルを含み、この
   インターロックダミーセルは、対応する行内に選択位置
   を有し、その内部に１ビットの固定データを格納し、 前記インターロックダミーセルは、前記制御回路を介し
   て前記システムデータインターロック出力に接続され、 前記システムデータインターロック信号は、前記データ
   出力における有効データの存在または不存在を指示する
   第１と第２の状態を含み、 対応する行における各インターロックダミーセルの位置
   と、各インターロックダミーセル内の１ビットの固定デ
   ータの値とが選択されて、対応する行からのデータが前
   記データ出力において有効となった後にのみ、前記シス
   テムインターロック信号が状態を変化させて、前記デー
   タ出力における有効データの存在を指示する、 ことを特徴とする請求項１記載の埋め込みメモリマクロ
   デバイス。
8. 【請求項８】前記記憶装置は、メモリセルの特定の行を
   選択するワードデコーダを含み、前記特定の行に対応す
   る前記インターロックダミーセルが、前記ワードデコー
   ダから反対の前記特定の行の端に配置されることを特徴
   とする請求項７に記載の埋め込みメモリマクロデバイ
   ス。
9. 【請求項９】選択された行中の各メモリセルは、前記メ
   モリセルから対応する制御回路を通過するデータについ
   て遅延時間を有する前記対応する制御回路を介して接続
   され、 選択された行中の前記インターロックダミーセルの制御
   回路は、内部を通過する固定データについて遅延時間を
   有し、 前記インターロックダミーセルの制御回路の遅延時間
   は、それぞれの対応する前記制御回路の遅延時間と少な
   くとも同程度の長さである、 ことを特徴とする請求項８記載の埋め込みメモリマクロ
   デバイス。
10. 【請求項１０】前記制御回路は、センスアンプと、列デ
    コーダと、デジタル２次センスアンプとを含むことを特
    徴とする請求項８記載の埋め込みメモリマクロデバイ
    ス。
11. 【請求項１１】前記論理回路は、その間に記憶装置から
    データが読み取られるマクロサイクルを指示するマクロ
    セレクト信号を有するマクロセレクト出力を含み、 前記制御回路の列デコーダとデジタル２次センスアンプ
    は、前記マクロセレクト出力へ接続され、前記マクロセ
    レクト信号を受け取ると前記システムデータインターロ
    ック信号をリセットして、前記データ出力における有効
    データの不存在を指示する、 ことを特徴とする請求項１０記載の埋め込みメモリマク
    ロデバイス。
12. 【請求項１２】前記記憶装置は、前記論理回路から前記
    メモリセル内に格納されるべきデータを受け取るデータ
    入力を更に含み、 前記論理回路は、前記記憶装置に接続されたライトイネ
    ーブル出力を更に含み、前記ライトイネーブル出力は、
    前記データ入力におけるデータが格納されるべ きことを前記記憶装置に指示するライトイネーブル信号
    を有し、 前記記憶装置は、前記システムデータインターロック信
    号を利用して、前記データが前記メモリセル内へ有効に
    書き込まれたことを前記論理回路に知らせる、 ことを特徴とする請求項１記載の埋め込みメモリマクロ
    デバイス。
13. 【請求項１３】前記論理回路は、その間に前記記憶装置
    からデータが読み取られるマクロサイクルを規定し、 前記論理回路は、新たなマクロサイクルを指示するマク
    ロセレクト信号を有するマクロセレクト出力を更に含
    み、 前記記憶装置が、前記マクロセレクト出力に接続され、
    前記マクロセレクト信号に応答して前記システムデータ
    インターロック信号をリセットして、前記データ出力に
    おける有効データの不存在を指示する、 ことを特徴とする請求項１２記載の埋め込みメモリマク
    ロデバイス。
14. 【請求項１４】前記記憶装置は、マクロサイクル中に前
    記メモリセルから１ブロックのデータを検索し、 前記論理回路は、ページサイクルを規定し、このページ
    サイクルの間に前記記憶装置によって検索された１サブ
    セットのブロックデータが前記論理回路によって読み取
    られ、 前記論理回路が更に新たなページサイクルを指示するペ
    ージセレクト信号を有するページセレクト出力を含み、 前記記憶装置は、前記ページセレクト出力に接続され、
    前記ページセレクト信号に応答して、前記システムデー
    タインターロック信号をリセットし、前記データ出力に
    おける有効データの不存在を指示する、 ことを特徴とする請求項１３記載の埋め込みメモリマク
    ロデバイス。
15. 【請求項１５】前記ページセレクト信号は、第１と第２
    の状態を含み、ページサイクルの間に第１の状態から第
    ２の状態へ、また第２の状態から第１の状態へと交互に
    遷移し、 前記記憶装置は、前記ページセレクト信号による状態遷
    移の少なくとも１つの間での有効データの不存在を指示
    する、 ことを特徴とする請求項１４記載の埋め込みメモリマク
    ロデバイス。
16. 【請求項１６】前記システムデータインターロック信号
    は、少なくとも部分的に、前記記憶装置のダミーデータ
    ラインから導かれることを特徴とする請求項１５記載の
    埋め込みメモリマクロデバイス。
17. 【請求項１７】前記メモリセルのアレイは行と列に構成
    され、各行が対応するインターロックダミーセルを含
    み、このインターロックダミーセルは、対応する行内に
    選択位置を有し、その内部に１ビットの固定データを格
    納し、 前記インターロックダミーセルは、前記制御回路を介し
    て前記システムデータインターロック出力に接続され、 対応する行における各インターロックダミーセルの位置
    と、各インターロックダミーセル内の１ビットの固定デ
    ータの値とが選択されて、対応する行からのデータが前
    記データ出力において有効になった後にのみ、前記シス
    テムデータインターロック信号が状態を変化させて、前
    記データ出力における有効データの存在を指示する、 ことを特徴とする請求項１２記載の埋め込みメモリマク
    ロデバイス
18. 【請求項１８】半導体基板と、 前記半導体基板上に構成された記憶装置であって、デー
    タを格納するメモリセルのアレイと、前記メモリセル内
    にデータを格納するデータ入力と、このデータ入力にお
    けるデータが前記メモリセル内に有効に書き込まれたこ
    とを指示するシステムデータインターロック信号を有す
    るシステムデータインターロック出力とを含む記憶装置
    と、 前記記憶装置と共に前記半導体基板上に構成され、前記
    データ入力とシステムデータインターロック出力とに接
    続される論理回路であって、前記システムデータインタ
    ーロック信号が前記メモリセル内へデータが有効に書き
    込まれたことを指示した後にのみ、新たなデータを前記
    データ入力へ与える論理回路、 とを備えることを特徴とする埋め込みメモリマクロデバ
    イス。
19. 【請求項１９】前記論理回路は、その間にデータが記憶
    装置に書き込まれるマクロサイクルを規定し、 前記論理回路は、新たなマクロサイクルを指示するマク
    ロセレクト信号を有するマクロセレクト出力を更に含
    み、 前記記憶装置は、前記マクロセレクト出力に接続され、
    前記マクロセレクト信号に応答して、システムデータイ
    ンターロック信号をリセットし、データがメモリセル内
    に書き込まれていないことを指示する、 ことを特徴とする請求項１８記載の埋め込みメモリマク
    ロデバイス。
20. 【請求項２０】マクロサイクル中、前記論理回路は、前
    記記憶装置からデータを読み取り、または前記記憶装置
    にデータを書き込み、 前記論理回路は、前記記憶装置へ接続されたライトイネ
    ーブル出力を含み、このライトイネーブル出力にライト
    イネーブル信号を与え、前記論理回路が各マクロサイク
    ル中にデータを読み取りまたは書き込んでいるかを指示
    し、 前記記憶装置は、前記システムデータインターロック信
    号を利用してデータが各マクロサイクル中に首尾よく書
    き込まれたか、または読み取られたことを前記論理回路
    に知らせ、 首尾よい先の読み取りまたは書き込み動作が前記システ
    ムデータインターロック信号を介して前記記憶装置に知
    らされた後のみ、前記論理回路が次の読み取り、または
    書き込み動作を進行させる、 ことを特徴とする請求項１９記載の埋め込みメモリマク
    ロデバイス。