TW418401B - Interactive method for self-adjusted access on embedded DRAM memory macros - Google Patents

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A7 B7 4 184 01 五、發明説明（1 ) 發明背景 ' 1.發明領域 本發明係關於邏輯及記憶體裝置，其中一用以儲存資料 之記憶體系統與一邏輯電路建造於同一半導體基質，且該 邏輯電路存取記憶體系統所儲存之資料。 2 .相關技術說明 在極多應用中數位邏輯電路需要使用儲存於記憶體系統 之資料。在該等應用之大多數中，記憶體系統是建造於分 離之記憶體晶片，且該記憶體晶是設計成為具有一組標 準化之輸入及輸出，而資料必須經由該等輸入及輸出來存 取。該等標準化之輸入及輸出使得記憶體晶片適用於不同 之應用，但是他們也限制記憶體系統及邏輯電路間之通 訊。 用以執行一特定數位功能之邏輯電路常稱.為“巨 集”（macro)。為降低成本，新的數位設計可使記憶體系統 與邏輯電路建造於同一基質，且此種裝置在本文稱為嵌入 記憶體巨集。許多個別巨集可結合及建造於單一基質以產 生更複雜之數位電路。此外，個別之巨集可建造成為分離 之裝置。 雖然嵌入記憶體巨集設計為眾所知，他們迄今一直使用 相同之標準化輸入及輸出集合以進行嵌入記憶體系統及相 關邏輯電路間之通訊。該標準化介面使得記憶體系統無法 通知邏輯電路何時自記憶體讀取之資料已變成有效，即使 新的1己憶體系統設計使得此資訊可在内部供記憶體系統使 -4 - 本紙張尺度用中關家縣（cns ) Μ規格（2削所公 (請先閲讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局員工消費合作社印製

經濟部中央標準局員工消費合作社印製 4 184 01 A7 \ ____B7_ 五、發明説明（2 ) 用。 因此’本發明之一目標是藉由在記憶體系統及邏輯電路 之間傳送額外之資訊來改善嵌入記憶體巨集之效能。此目 標是藉由善於運用下列事實來達成：一嵌入記憶體系統與 邏輯電路建造於同一基質’以使該嵌入記憶體系統及邏輯 電路間之介面可獲得改善並承載更多資訊。 在傳統之巨集中’其十記憶體及邏輯是位於分離之晶 片’記憶體在建造之後將已受到測試且獲得驗證符合某些 规格。可在將該等記憶體規格列_入考慮之下設計巨集，且 記憶體及巨集可獲得匹配。但是，在嵌入記憶體巨集中， 此種匹配無法進行。嵌入記憶體巨集之設計需要將記憶體 系統效能可能存在變.動列入考慮。此一直導致非常保守之 設計，而此導致巨集無法達到最佳效能，或藉由巨集在啟 始時進行記憶體之複雜啟始及測試以調整巨集運作至記憶 體系統效能。 因此’本發明之另一目標是免除藉由巨集來進行記憶體 之複雜啟始及測試以補償記憶體系統效能之變動。此目標 也可藉由改善記憶體系統及邏輯電路間之介面及通訊來達 成。 本發明構思使用較新型之記憶體系統，且該型記憶體系 統使用内部信號，通常稱為“互鎖信號，，或“虛擬資料線”信 號，來控制記憶體系統之資料流=動。於1995年1月i7曰指配 給Ta之美國專利第5,383，155號展示一互鎖設計之應用。 互鎖信號到目前為止一直只是用於讀取運作且只是用於 • -5- 本紙張尺度ΊϊϋΤί國家標隼（CNS) Α·^格（2丨〇细公幻 —- IT------ow (請先閱讀背面之注意事項再填寫本頁) ί 4 1 84 0 1 Α7 ______ _ Β7 五、發明説明（3 ) 記憶體系統内部，而互鎖信號在本發明是用以建造一系統 互鎖信號，且遠系統互鎖信號通知邏辑電路何時記'憶體系 統已成功完成讀取運作。邏輯電路之設計受到調整以使此 資訊可用以使得嵌入記憶體巨集之效能最佳化。 本發明之另一目標係關於改善嵌入記憶體系統在寫入運 作期間之效能。記憶體系統之設計受到調整以監測寫入運 作以及讀取運作，及產生互鎖信號以顯示何時窝入運作已 成功完成。此使得記憶體系統可提供關於窝入運作之資訊 給邏輯電路，以使邏輯電路可根―據該資訊來調整其之寫入 及讀取循環。 因為設計記憶體系統之窝入運作成為至少與讀取運作一 樣快相當容易，記憶體系統以前一直未設計成為以在讀取 運作期間使用互鎖信號之方式來在窝入運作期間使用互鎖 信號。另外，當讀取及寫入運作設計成為只是要在定義之 存取時間以内完成時，改良寫入運作速度至高於讀取運作 速度沒有什麼謗因。 經濟部中央標準局貝工消費合作社印繁 (請先閱讀背面之注f項再填寫本頁) 在本發明之較佳設計中，邏輯電路使用記憶體系統所提 供之關於每一個別讀取/寫入運作是否成功完成之資訊來加 速或減慢隨後之記憶體運作。這使得整個巨集可以最佳速 度恒常地運作。這導致遠優於非嵌入記憶體巨集設計之系 統’即使在分離之記憶體系統.已仔細地匹配邏輯電路之 處。 明確地說，本發明之歲入記憶體巨集自我調整及改變其 對於每一個個別讀取或寫入運作之效能’以最佳化匹配記 -6 ** 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 418401 經濟部中央樣準局貝工消費合作杜印¾. 五、發明説明（4 ) 憶體系統之效能。無論是否記憶體系統之變動是由於製造 過程變動，週圍工作環境變動，或工作速度變動/此匹配 皆會發生，且工作速度之變動決定於資料儲存於記憶體系 統之那一記憶體細胞陣列。 本發明之其他目標及優點之一部份將是顯而易見’而一 部份經由本文之說明將變得顯而易見β 發明搞要 本發明達成熟悉本技術領域者應可明瞭之前述及其他目 標及優點，且本發明係針對，在_第一方面，一嵌入記憶體 巨集裝置’且該嵌入記憶體巨集裝置包含一半導體基質及 一記憶體系統，而該記憶體系統與—邏輯電路建造於該半 導體基質。記憶體系統包含用以儲存資料之一記憶體細胞 陣列’一資料輸出以使資料在自記憶體細胞讀取資料之後 可.供使用’與一系統資料互鎖輸出，且該系統資料互鎖輸 出具有一系統資料互鎖信號以顯示是否有效資料存在於資 料輸出。邏輯電路連接至資料輸出及系統資料互鎖輸出， 且只有在系統資料互鎖信號顯示有效資料存在於資料輸出 之後方會讀取資料輸出之資料。 在本發明之另一方面，邏輯電路定義自記憶體系統讀取 資料之巨集循環，且邏輯電路包含一巨集選擇輸出，而該 1集選擇輸出具有一巨集選擇信號以顯示—新的巨集循 秣。記憶體系統連接至巨集選擇-輸出，並重置系統資料芄 鎖信號以顯示有效資料未存在於資料輸出，以回應巨集遽 擇信號。 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公疫） --------1' )裝—— (請先閲讀背面之注意事項再填寫本頁)

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HI - - I 經濟部中央標準局員工消費合作社印製 ^18401 a? __ B7 ." _ 五、發明説明（5 ) 在本發明之另一方面，記憶體系統在一巨集循環期間自 記憶體細胞擷取一資料區塊，且邏輯電路定義邏輯-電路讀 取記憶體系統所擷取之資料區塊之一子集的分頁循環。邏 辑電路包含一分頁選擇輸出且該分頁選擇輸出具有一分 頁選擇信號以顯示一新的分頁循環，且記憶體系統連接至 分頁選擇輸出，並重置系統資料互鎖信號以顯示有效資料 未存在於資料輸出，以回應分頁選擇信號。 在本發明之最佳實例中，記憶體系統在寫入運作，以及 讀取運作，期間使用系統資料互_鎖信號，以通知邏輯電路 何時資料已有效寫入記憶體細胞。 附圖簡短說明 據信為本發明之新穎特點及本發明之特徵部份特別陳述 於附加之申請專利範圍。該等圖形只是用以展示而並未依 實物大小比例來描繪。但是藉由參照附圖來閱讀下列詳細 說明應最易瞭解本發明本身，無論是其之組織及運作方 法，其中： 圖1是展示根據本發明來建造之邏輯電路及記憶體系統間 之介面選定部份的方塊圖。 圖2疋一時岸圖’且該時序圖展示本發明之後入記憶體巨 集裝置在讀取運作期間在各種點之選定信號。 圖3是一時序圖’且該時序圖展示本發明之嵌入記憶體巨 集裝置在寫入運作期間在各種點乏選定信號。 Q4疋時序圖，且該時序圖展示本發明之嵌入記憶體巨 集裝置在讀取/窝入運作期間在各種點之選定信號。 -8- 本紙張尺度適用中國國+標準（CNs ) 規格（2丨攸挪公褒） (請先閱讀背面之注意事項再填寫本頁) 訂 A7 4 18401 B7 五、發明説明（6 ) 圖5是根據本發明來建造之記憶體系統之部份方塊圖，且 該部份方塊圖展示在讀取及寫入期間之資料流動。 (請先閱讀背面之注意事項再填寫本頁) 元件符號說明： 10 邏輯電路 124 行解碼器 12 記憶體系統 126 行解碼器 14 輸入/輸出 128 行解碼器 16 巨集選擇 130 行解碼器 18 分頁選擇 132 數位輔助感測放大器 20 窝入效能 —134 數位輔助感測放大器 22 資料輸入 136 數位輔助感測放大器 24 資料輸出 138 數位輔助感測放大器 26 系統資料互鎖 140 資料線 100 記憶體細胞 142 資料線 102 記憶體細胞 144 資料線 104 記憶體細胞 146 資料線 106 記憶體細胞 148 暫存器 108 記憶體細胞 150 行解碼器 110 互鎖虚擬細胞 152 數位輔助感測放大器 112 本地字組解碼器 160 系統資料匯流排 114 感測放大器 162 系統資料匯流排 116 感測放大器 -164 系統資料匯流排 118 感測放大器 ~166 系統資料匯流排 120 感測放大器 168 前置資料線 122 感測放大器 170 前置資料線 經濟部中央標準局t貝工消費合作社印製 -9 - 本紙張尺度適用中國國家標準（CNS > A4規格（2丨0X297公釐） A7 B7 418401 五、發明説明（7 ) 172前置資料線 Π4前置資料線 經J隹實例銳明 ^ 當說明本發明之較佳實例時，本文將參考附圖之圖卜5， 其中相同之參考號碼意謂本發明之相同特點。 藉由考慮具有傳統介面之以前技術記憶體系統應最易更 完整暸解本發明。此種記憶體系統是針對會在該記憶體系 統之指定存取時間以内發生之讀取運作及窝入運作來設 計=在建造記憶體系統之後，記憶體系統受到測試且驗證 是否適用於某些工作參數以在指定之存取時間以内讀取或 寫入資料。 藉由使用良好之設計技術，記憶體系統設計者相當容易 就可確保寫入運作之循環時間至少與讀取運作之循環時間 —樣快，因此设計者最關心的是如何改善讀取運作效能， 而以前一直沒有多大之謗因要改善寫入運作速度，如果讀 取運作之速度無法對應地增加。 記憶體系統成功完成一讀取或寫入運作所需之時間可大 幅變動。但是，此種變動通常可歸因於三種不同之因素。 一因素（“過程變動”）係關於製造過程之變動，而此導致較 快或較慢之記憶體系統效能。 經濟部中央標準局員工消費合作社印製 第二因素（“應用變動”）係關於特定應用及工作環境之變 動’例如電路工作之週圍溫度或選定供應給電路之電源電 壓。第三因素（“工作變動”）係關於記憶體系統所執行之特 定工作之變動，例如資料是儲存於記憶體陣列之何處，以 及儲存位置與記憶體系統輸入及輸出之距離。 -10- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐了

經濟部中央榇準局員工消費合作社印装 \入w己_禮系統及分離記憶體系統中，木 輸入/齡+ B甘β 凡千’當資料在資料 動通過钵* 士叫Ρ 夕動時’資料循序移 多中間階段。該等中間步騾可包含必須鎖 存器，輸出必須穩定之放大器，等等。次:: 内部資料線’ &内部資料線之狀態改門2 ~ $過 =可能存在其他内部處理，例如位:::間在;:: 列會目的地〈前。在窝人運作期間—類似之步驟序 ^有該等㈣之„延遲控雜料定讀取或窝入運作 凡成所需之總時間，而累積延遲是由影響個別延遲之嗜三 因素來決定。記憶體系統設計者必須仔細設計資料處 每-連續步騾之時序，當資料移至/離其所儲存之記憶體細 胞時，以冑保每一步驟等候至前一步驟成功t成為止。如 果—步騾運作太快，來自前一步驟之無效資料將受到處理 且合成之運作將失敗。 士在老式之記憶體系統設計中，設計者在下一步驟獲准繼 績執行之前插入延遲於每一步騾。延遲是選定成為前一步 驟之最壞情形延遲’以確保在過程之下一步驟受到啟始之 前有效資料已經抵達。 特足|&例是確保一儲存於距離最遠之記憶體細胞之未 知值的資料位元成功受到擷取所必需之延遲。一通往該遠 距離細胞之資料線具有一啟始二元狀態，且如果該未知資 料疋處於相反之一元狀感’則資料線必須改變，而這所需 要之時間將長於如果其之狀態無需改變。記憶體細胞距離 -11- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------Q 裝------訂-----./-.¼ (請先閱讀背面之注意事項再填寫本頁) 4 4

經濟部中央標準局男工消費合作社印褽 ^ 4 〇 I A7 ___________B7_ 五、發明説明（9 ) 愈遠則發生狀態改變所需之時間愈長。 若要避免此種問題，記憶體系統設計者在使用資料線之 掏取資料之前插入一相當長之恆定延遲。該延遲是選擇成 為長至足以涵蓋資料位於最遠位置之情形，且資料必須改 變資料線之狀態。 此延遲遠長於大多數情形所需之延遲，而在大多數之情 形中資料將位於較最遠位置為近之位置D當存在多重步驟 時’且每一步驟皆具有此種最壞情形延遲，該等延遲會累 ’積’而導致記憶體系統之效能遠低於最佳情形。 為改善效能’新的記憶體系統設計一直使用互鎖信號於 讀取運作之一或更多步驟1在互鎖型設計中，記憶體系統 是建造成為一虛擬運作與要監測之一或更多真實運作並行 執行。虚擬運作是設計成為儘可能類似於其所監測之真實 運作，但是設定成為在每一種情形其將花費至少與其所監 測之最長真實運作一樣長之時間方可完成。 、/、 ^ 過程及應用變動對於真實及虛擬運作之影響一樣大，以 自動調整該等變動之内部效能。虛擬運作之結果受到監 :作信號(也稱為“虛擬資料線，，信號)。當虛擬 成。以每 ，即可得知所有_之真㈣作皆已完 成因為每一梵到監測之工作皆具有一不同之虛 :快之工作(例如自接近之資料'儲存位置擷取資料二地 執行較快：且記憶體系統之下-备驟可立即進行)自動地 .應可瞭解互鎖信號可用以監 不同工作。理想上，資料處理之每求之許多 母步驟將藉由前—步驟 -12- 本紙張尺^(21Qxl^ --------ο 裝------IT------Q (請先閱讀背面之注意事項再填寫本頁) 經濟部中央榇準局員工消費合作社印製 4 ί δ4 Ο ί Α7 Β7 —....I I - 五、發明説明（10) · 之虛擬監測來互鎖以決定是否執行。前一步驟之成功完成 使得後續步騾可在可能之最早時間開始。 & 雖然此種互鎖設計使得記憶體系統可最佳化執行，且儘 快地自儲存器擷取資料至輸出，通往記憶體系統之標準S 介面迄今仍不允許記憶體系統通知邏輯電路讀取已成功+ 成。 因此，雖然互鎖有助於確保資料將儘快地抵達輸出’如 果#料是在記憶體系統之指定存取時間之前抵達，對於總 體效能而言則無優勢。另外，無:法通知邏輯電路等候，如 果’在極端工作環境之下’例如低電源電壓及高週園溫 度’不小心超過記憶體系統之指定存取時間口 在前一種情形中’邏輯電路必須等候，即使資料已可供 使用’而在後一種情形中，邏辑電路將利用無效資料繼續 執行，縱使下列事實存在：記憶體系統知道，藉由最後— 互鎖信號，資料尚未可供使用。 圖1提供一方塊圖’且該方塊圖展示根據本發明之建造於 同一基質（未受到展示）之遲輯電路10及記憶體系統12。此 二電路10，12藉由一介面來進行通訊，且該介面包含一組 輸入及輸出（Ι/0's)，且該等輸入及輸出通常是以參考號碼14 來表示。 圖1所展示之Ι/0's包含： ' 巨集選擇（MSN) 16， ~ 分頁選擇（PGN) 18， 寫入致能（WN) 20， -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------:(:裝------訂-----rsv< {锖先閲讀背面之注意事項再填寫本頁) 4)84〇, Α7 Β7 五、發明説明（11 ) 資料輸入（DI) 22， 資料輸出（DO) 24，及 ‘ 系統資料互鎖（DDL/SDI) 26。 前文列出之最先五信號（MSN，PGN，WN，DI及DO)是更 完整之標準介面之子集，而該標準介面也包含多個额外之 資料輸入線（對應於DI 22)，多個額外之資料輸出線（對應 於DO 24)及位址線。該等線也將出現於根據本發明所建造 之裝置，但是未受到展示’因為他們之功能為眾所知且在 此應用不會改變。 — 系統資料互鎖信號DDL/SDI 26是一額外線，未出現於以 前技術之介面，且正是此額外線使得本發明可改善效能， 假設也對於邏輯電路及記憶體系統實施適當之修改且運用 此資訊" 窝入致能線（WN) 20是記憶體系統Π之一輸入，且.邏輯電 路使用WN 20來通知記憶體系統是否此循環是寫入運作或 讀取運作。 經濟部中央標準局貝工消費合作社印製 --------裝-- C (請先聞讀背面之注意事項再填寫本頁) .'f 在窝入運作期間，邏輯電路將放置—位元之資料於資料 輸入線DI 22。一般而言，也將存在極多額外之資料輸入線 以致可寫入一區塊之資料’而非只是窝入單一資料位元於 DI 22。邏辑電路也負貴指定資料應儲存於位址線（未受到 展示）之位址。 在讀取運作期間’邏輯電路自每料輸出線D〇 24(且自對 應於DO 24之類外資料輸出）讀取一資料位元。邏輯電路再 度負貴指定應自位址線（未受到展示）擷取資料之位址α -14- 本紙張尺度適用中國國家標準·（ CNS ) A4規格（2t〇X297公釐） 經濟部中央標準局員工消費合作社印製 4 18 4 01 A7 B7 五、發明説明（12 ) 巨集選擇信號（MSN) 16是記憶體系統12之輸入，且允許 邏輯電路通知一新的讀取運作或窝入運作正在開始、邏輯 電路負貴正確設定寫入致能線WN (以通知記憶體系統12這 疋讀取或寫入彳盾辕）’置放正確位址於位址線，JL否則在改 變MSN線之狀態以啟始一新的循環之前為該新循環作準 備。 在以前技術之設計中’邏輯電路設計者，在使用MSN信 號以啟始新的讀取或寫入循環之前，會需要等候記惊體系 統之指定存取時間。ΐ己憶體系統_設計者會負責確保有效資 料在讀取運作期間可在資料輸出取得，或一寫入運作已成 功几成’在MSN通知一新循環之開始以後之指定存取時間 以内= 在本發明中’邏輯電路監測DDL/SDI系統資料互鎖信 號。此t號是來自§己憶體系統之一輸出（利用内部記.憶體系 統互鎖信號推導而得），且通知何時一讀取違作，且最好一 寫入運作，已成功完成。當DDL/SDI改變狀態時，邏輯電 路可利用一新循環來繼續執行。 分頁選擇信號PGN 18也是記憶體系統12之輸入，且以幾 乎相同於MSN之方式來通知一新的讀取或寫入循環。在讀 取運作期間，當MSN通知一新讀取循環時，記憶體系統將 擷取一内部區塊之資料，且該區塊之資料超過連接至邏輯 電路之資料輸出之數目。此區塊〜之資料是由記憶體系統來 内4儲存且可快速加以存取’但是由於輸出之數目有限， 所以在任何時間只有構成—分頁資料之該資料之子集可供 -15- 本紙張^1適财輯家剩^ (CNS) A4規格（21GX297公瘦） --------Q袭—— {請先閱讀背面之注意事項再填寫本頁) 訂

•Q 418401 經濟·那中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) 使用。 如果下一讀取運作是讀取接近於前一運作所讀取之資料 之:貝料亦即心址之尚階位元相同於前一資料讀取運作， 則要讀取之新資料將是先前所讀取之資料區塊之一部份， 且可較如果必須讀取一新資料區塊更迅速地加以存取。在 此種情形中’可藉由改變低階位址位元成為指向一新分頁 之資料，接著循環PGN而非MSN ’來非常快速地自内部暫 存器存取該新分頁之資料。 圖2-4展示在讀取運作（圖2)，窩入運作（圖3)及結合之寫 入/讀取運作（圖4)期間圖示之介面線之信號。 在圖2中，MSN信號在以參考號碼28來表示之時間改變狀 癌，以通知一新巨集循環之—讀取運作之開始。在此時間 <前，邏輯電路將已置放要讀取之位址於位址線，且將已 设定寫入址能WN為高（在時間3 〇)，以顯示這是讀取運作， 而非寫入運作。 一旦在時間28感測出MSN信號之狀態改變，記憶體系統 12將決定要存取之記憶體位址，且自該位置擷取資料，以 在時間32置放所擷取之資料於資料輸出線D〇。在一短暫時 間之後，當记憶體系統決定資料輸出線D〇之資料已變成有 效時，f己憶體系統改變DDL/SDI線26之系統資料互鎖信號 之狀態。此發生於時間3 4 ^ 系統資料互鎖信號通知邏輯電路i 〇資料現在是有效的且 可安全地自資料輸出DO讀取。在本發明之一些建構中，系 統資料互鎖信號可利用單一互鎖信號來推導，而該單一互 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210·〆297公慶） ---------'· J 裝-- {請先閲讀背面之注意事項再填寫本頁) -訂 ^ f 4 1 8Λ 〇 1 Α7 Β7 五、發明説明（14 ) 鎖信號可為例如虛擬資料線信號，且在以前技術之互鎖型 記憶體裝置中是用以監測讀取運作= - 在本發明之其他建構中，系統資料互鎖信號可如前所述 利用一串接系列之互鎖信號之最後一互鎖信號來加以推 導。另外，可能存在信號之某種處理’信號之额外延遲， 或以前技術互鎖信號之其他組合及修改以產生最終之系統 資料互鎖信號。 無論巨集設計者如何產生DDL/SDI系統資料互鎖信號， 當其改變狀態時，其通知邏輯電_路輸出資料是有效的，且 邏輯電路可繼續讀取資料及開始新的讀取循環。 資料輸入彳s號及在窝入致能WN信號之部份期間的斜線只 是顯示记憶體系統不關心該等線在該等時間之信號狀雜。 在時間36邏輯電路確保寫入致能信號WN是高的，且一新 位址置放於位址線。在此時邏輯電路將要啟始一新的讀取 運作。此讀取運作將是讀取一新分頁之資料之一新分頁循 環，而非讀取一全然新區塊之資料之一新巨集循環。 經濟部中央橾準局貝i消費合作社印裝

.. ':襄--1 /V AU. 在圖2中，一新分頁之資料之讀取是藉由改變ρ(}Ν之狀態 來在時間38受到啟始。在啟始於時間28之巨集循環期間， 記憶體系統擷取一資料區塊，且該資料區塊大於可輸出於 資料輸出之資料數量。在此分頁循環中，此大資料區塊之 另一子集/分頁將受到輸出。 - 邏輯電路只需改變位址線之低“階位元，及為—新分頁之 資料之讀取循環設定WN線。如果必須讀取位於極為不同之 記憶體位置之資料，則邏輯電路必須改變位址線之高階位 -17- 本紙張尺度適用中國國家標隼（CNS ) A4規格< 210父297公釐） _____ 4184 01 at B7 五、發明説明（15 ) 元，且讀取循環會藉由利用MSN以啟始一新巨集循環來受 到啟始。 當線1 8之分頁選擇信號PGN在時間38改變狀態時，記憶 體系統重置DDL/SDI信號，如40所示。此重置系統資料互 鎖線以致下一變遷，在42，可通知邏輯電路有效資料已再 度置放於線24之DO資料輸出。 雖然未展示於圖2，可藉由設定及重置分頁選擇PGN線， 及確保正確位址及WN信號每次皆存在以自記憶體系統讀取 額外分頁之資料。無論何時當PQN藉由改變狀態來通知一 新分頁循環時（如在時間38)，DDL/SDI信號受到重置（如在 40)。在每一種情形中，邏輯電路等候直到DDL/SDI再度改 變狀態（如在3 4及42)為止，以通知輸出資料現在是有效 的，且邏輯電路可繼續執行。 如果正在依序讀取一非常大區塊之資料，整個區塊之資 料將受到讀取，一分頁接著一分頁，藉由PGN信號之循環 及位址之低階位元之改變。最後，邏輯電路將需要讀取在 開始於28之巨集循環期間尚未受到擷取之資料=在此時， 一新巨集循環必須受到啟始以擷取新資料，且接著可一次 讀取該新資料之一分頁。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 為結束目前之巨集循環，MSN，PGN及DDL/SDI皆受到重 置=在以參考號碼44，46來標示'之點，MSN及PGN信號改變 狀態。在時間48 DDL/SDI互鎖信]虎受到重置以回應MSN及 PGN重置。 圖2已說明本發明在讀取循環期間之運作，且本發明之一 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局—工消費合作社印製 4184 01 at B7 五、發明説明（16 ) 些實例只有在讀取運作期間方可使用所描述之DDL/SDI握 手運作。明確地說，握手開始於邏輯電路藉由MSN或PGN 來請求一讀取運作。記憶體系統藉由DDL/SDI互鎖信^來 回應何時資料準備就緒，且邏輯電路藉由PGN來啟始一新 讀取循環，如在38，或藉由改變MSN之狀態，如44所示， 以通知記憶體系統重置DDL/SDI。 分頁循環讀取之完整讀取運作之發生通常遠快於巨集循 環讀取之完整讀取運作。另外，一些巨集循環讀取運作將 較其他巨集循環讀取運作花費更_多之時間，因為不同之儲 存位置及該等儲存位置與輸出之距離不同。但是，無論變 動之來源為何，DDL/SDI將通知何時資料變為有效，且邏 輯電路將能夠立刻繼績以使用該資料。 即使在嵌入巨集是工作於其所要之工作參數以外之處， 例如在過熱或低電塵之極端情形之下，巨集可繼續運作， 因為邏輯電路將獲得通知要等候有效資料=巨集因此在正 常情形之下可在運作可靠度以及運作速度上獲得改善，且 巨集永遠以最佳方式來運作。 前文之握手運作說明是利用傳統邏輯技術來建構於邏輯 電路10及記憶體系統12。在啟始其在下一時脈信號所執行 之下一運作之前，邏輯電路只是等候DDL/SDI線26之信號。 記憶體系統只需在一適當時词重置DDL/SDI信號，而該 適當時間對於分頁選擇信號而言_可為時間3 8，且對於巨集 選擇信號而言可為時間44。 雖然一些設計者可選擇使用本發明以只是增加讀取運作 -19- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） --------^ ,裝------訂-----Λ) (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（Ί7 之效能，在本發明士 π 1〇 . „ . —更複雜及更佳建構中’記憶體系統 12也將具有一用 a , ..^ 次疋何時窝入運作已成功完成之内部方 法。在該等實柄丨φ & & s己憶fa系統將具有一對應於前述之讀 取互鎖信號之内％皆· y ' 、 "卩寫入互鎖信號。窝入互鎖信號將顯示何 ' 運作已成功窝入資料’以致邏輯電路可開始一新窝 入（或讀取）運作。 馬 圖3展示融入寫入運作互鎖於記憶體系統12之系統之 佳實例的運作。 —在點50，一新巨集循環開始，具在該新巨集循環期間一 馬入運作將繼續執行。緊接在點5G之巨集選擇信號之狀態 改變之前，窝入致能信號WN將設定為低（以顯示這是窝入 運作）。在點50之寫入致能信號之低狀態可與圖2之點之 窝入致能信號的鬲狀態比較（在讀取運作期間）。 在點50之巨集選擇信號之狀態改變之前’要窝入之資料 將置放於資料輸入DI ’如時間54所示。在此時間之前，'那 種资料存在於D I並不重要（如時間54以前之斜線所示）。如 在讀取運作之情形’邏輯電路也將置放適當之位址於位址 線以通知記憶體系統資料應儲存於何處。 時間50之巨集選擇信號之變遷導致記憶體系綵12儲存〇ι 之資料於位址所指定之位置。一旦資料已成功受到窝入， 則記憶體系統12經由DDL/SDI線來通知此項事實，如點56所 示° 當邏輯電路10看見DDL/SDI線之狀態改變時，其可'繼績— 隨後之窝入或讀取運作。系統資料互鎖信號之重置，及窝 -20 本紙張尺度適用中國國家標準（CNS ) A4规格（21〇><297公釐） {裝------訂-------S·沐 /n\ .. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 > 41 84 01 at B7 五、發明説明（18 ) 入資料之分頁循環之運作幾乎相同於針對讀取運作所述。 一分頁循環藉由改變PGN之狀態來開始於時間58。如在 分頁讀取之情形，在此點之前，邏輯電路必須設定窝入致 能及指定位址。要窝入之資料也必須如在巨集寫入循環一 般施加至資料輸入。寫入致能設定為低，如60所示。要在 此分頁循環期間寫入之資料是設定於資料輸入，如62所 示。 當分頁選擇信號在58改變狀態時，記憶體系統12立刻重 置DDL/SDI線，如參考號碼64所尹。一旦該分頁之資料成 功受到窝入，則記憶體系統藉由改變DDL/SDI之狀態來通 知此項事實給邏輯電路，如66所示。 额外之分頁循環可繼績窝入至新位址，而該等新位址與 先前窝入運作之差異只是在於低階位元。當必須改變位址 之高階位元時，必須藉由改變巨集選擇信號之狀態來啟始 一新巨集循環，如68所示。這重置DDL/SDI系統資料互鎖 信號，如70所示，且過程繼績一新巨集讀取或窝入循環。 圖4展示如何在單一巨集循環期間完成一或更多分頁之資 料之結合窝入/讀取運作。最初一分頁之資料受到寫入，且 其後立刻，一分頁之資料受到讀取。 在時間72，一新巨集循環開始。這是寫入致能線WN在74 所通知之寫入運作，且要寫入之資料是置放於DI線，如76 所示。在78，DDL/SDI通知寫入2|作之成功完成。邏輯電 路接著決定讀取一分頁之資料，且在點80切換WN之狀態， 且在82利用PGN來啟始一新分頁循環。此導致記憶體系鐃 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX 297公釐） --------r:>裝------訂-----Λ-滅 (請先閱讀背面之注意事項再填寫本頁) ^18401 A7 B7 .經濟部中央標準局員工消費合作社印製 五、發明説明（19 ) 在84重置DDL/SDI，且開始讀取運作。 當資料已受到讀取時，記憶體系統在點86置放資-料於資 料輸出’且通知邏輯電路資料現在是有效的，並可藉由在 88改變 DDL/SDI之狀％來使用。如同前一情形，巨集選擇 仏號MSN及/或分頁選擇信號pgn在90及92之狀態改變導致 系統資料互鎖信號受到重置，如94所示。 圖5展示適用於本發明之記憶體系統12之—郜份的方塊 圖。要儲存於記憶體系統之每一二進位位元之資料是儲存 於一分離之記憶體細胞，且該記墙體細胞標示成為“正規細 胞”。記憶體細胞是配置成列及行，因此，記憶體細胞1〇〇 位於圖5之頂列及取右行。記憶體細胞1 〇2與記憶體細胞1 〇〇 位於相同列，但相鄰行。記憶體細胞1〇4與記憶體細胞1〇〇 位於相同行，但不同列。 雖然圖5只展示三列及四行，應可暸解在大記憶體系統 中，列及之數目及行之數目將大為增加。例如，現代之記 憶體系統之單一列可具有2,000細胞。在讀取運作期間，位 址之尚階位元是由本地字組解碼器112來解碼以辨識包含所 要資料之列。就此範例而言，我們將假設這是第一列。此 列包含記憶體細胞100，102，106及108，與位於最左邊且距 離本地字组解碼器112最遠之互鎖虚擬細胞11 〇。 MSN信號之運作導致感測放大'器114 ’ 116，us，12〇及122 讀取一列之資料，且該列是藉由笨地字組解碼器n2所解碼 之位址之高階位元來加以辨識。因此感測放大器丨14， 116，118，120及122讀取對應之記憶體細胞100，102，106， -22- (請先閲讀背面之注意事項再填寫本页)

C 裝. 訂

Q 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） 經濟部中央標準局員工消費合作社印製 4 18 4 0 1 A7 _ B7 五、發明説明（2〇 ) 108及110。來自正規記憶體細胞1〇〇之資料將抵達感測放大 器114 ’在來自正規細胞102，1〇6及1〇8之資料抵達'他們之 對應感測放大器之前。 但是’對應於互鎖虚擬細胞110之感測放大器122將最後 改變狀態’且只有在所有其他正規細胞皆已受到讀取之 後，且在所有他們之對應感測放大器皆已改變狀態以匹配 位於他們之對應正規細胞之資料之後。 儲存於互鎖虚擬細胞110之資料是一選定之預先定義之資 料位元，以致感測放大器122之狀態當虚擬細胞受到讀取時 總是改變。當感測放大器12 2改變狀態時，即可知道所有其 他感測放大器皆包含有效資料。在此時，該等感測放大器 充當一種内部暫存器以保存資料於對應之位址列。如前所 示，此可包含2048位元之資料。 但是，一般而言記憶體系統將不包含2048資料輸出，且 可只包含256或更少之輸出3行解碼器丨24，126，128及130 是用以解碼位址之低階位元及選擇選定列之一子集之記憶 體細胞。當一列具有256資料輸出，與2048正規記憶體細胞 時’將存在2048感測放大器（未計算互鎖虚擬細胞n 〇與其 之對應感測放大器122)。但是，將只有256行解碼器，而每 一行解碼器連接至8分離之感測放大器。 位址之低階位元將決定那些感測放大器藉由行解碼器獲 得選定’且在選定之後’數位辅助感測放大器132，134， 136及13 8將轉移選定之資料經由前置資料線14〇，142，144 及146至暫存器148。 -23- 本纸張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） --：------01---——，1T----- {請先閲讀背面之注意事項再填寫本I ) 經濟部中央標準局負工消費合作社印製 在！ 8 4 〇 f a? _ B7 五、發明説明（21 ) 位於包含互鎖虛擬細胞且連接至感測放大器122之行解碼 器150未實際執行行解碼功能。相反地，其是製成 < 乎相同 於行解碼器124-130，以致傳送信號自感測放大器122至數 位辅助感測放大器152之延遲幾乎相同於行解碼器124_13〇 所導致之延遲。 以此方式，來自數位辅助感測放大器152之輸出將顯示何 時暫存器148已成功受到載入。來自非常接近暫存器148之 列之資料將造成DDL/SDI線之過早變遷，而位於較遠列之 資料將花費較長之時間。因為DQL/SDI線154對應於資料線 14〇-146 ’但是承載來自虚擬資料細胞之虛擬資料，所以其 經常稱為虛擬資料線。 ' 但是’線154已被標示成為DDL/SDI，應可瞭解此線之二 元信號可經歷额外之處理，在產生系統資料互鎖信號之 前’且該系統資料互鎖信號要利用圖i之線26轉移至邏輯電 路。 感測放大器，行解碼器及數位輔助感測放大器之組合通 常可视為用以傳送資料通往/來自記憶體細胞之控制電路a 此控制電路具有一延遲時間，且該延遲時間一部份決定於 記憶體細胞之位置，而一部份決定於應用及過程變動。虛 擬資料之控制電路是設計成為造成至少相同於其他控制電 路所造成之延遲，當施加相同之應用及過程時。此保留距 離本地字组解碼器i U較遠之互鎖"虚擬細胞所造成之延遲， 以確保來自該互鎖虛擬細胞之資料最後抵達DDL/SDI線。 如前所述’在分頁讀取循環期間，無需重新讀取整列之 -24- 本紙浪尺度適用中國國家標準（CNS〉A4規格（2丨0X297公羞） --------^裝— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消贽合作社印製 418401 五、發明説明（22) 資料，因為感測放大器114-122已載入來自對應列之資料。 因此，112之本地字组解碼功能所需之時間，以及‘測放大 器114-122改變狀態之時間皆可受到刪除。在分頁讀取循環 期間所必需做的事只有解碼位址之受到改變之低階位元。 行解碼器接著為來自感測放大器之資料選擇一新子集，且 載入該資料至暫存器148。 線156及158通常顯示系統資料互鎖信號DDL/SDI如何受到 重置。標準邏輯功能是用以監測寫入致能W N，.分頁選擇 PGN及巨集選擇MSN信號以在針對圖2-4所述之條件及時間 之下執行DDL/SDI之重置。用以重置感測放大器122之重置 信號是以線158來承載。用以重置行解碼器150及數位辅助 感測放大器152之重置信號是以線156來承載。 —旦輸出暫存器148已獲得載入，系統資料匯流排，包含 線160 ’ 162，164及166是用以傳送資料至資料輸出。雖然該 等線已獲展示成為雙向，他們可包含分離之輸入及輸出 線。 在窝入運作期間，資料將自資料輸入寫入至暫存器148。 資料自暫存器148經由前置資料線168，170，172及174流過 數位輔助感測放大器，流出行解碼器且流進對應之感測放 大器。資料自該等對應之感測放大器進入指定之記憶體細 胞。 在以前技術之設計中，此運作-未曾受到互鎖，但是，在 本設計之較佳實例中，預先決定之資料經由線176饋入數位 輔助感測放大器152，或行解碼器15〇及對應於互鎖虚擬記 -25- 本紙張尺度適用中國國家標準（CNS ) M规格（210X297公釐） ----1----裝-- (請先聞讀背面之注意事項再填'疼本頁j -訂』 .9 4 彳 84 Ο ί Α7 Β7 五、發明説明（23 ) 憶體細胞1 10之感測放大器122。當感測放大器122改變狀態 時，信號如前所述經由DDL/SDI線154送回以提供寫入互鎖 信號。 預先決定之窝入資料受到選定，且電路是設計成為導致 DDL/SDI線154改變狀態，如發生於讀取運作互鎖期間。 DDL/SDI之狀態改變只出現在對應之資料已成功寫入正規 記憶體細胞之後。因此，線154同時充當一讀取互鎖及一窝 入互鎖信號。 用於本發明之記憶體系統通常_將是動態隨機存取記憶體 (DRAM)系統，但是，本發明也可使用其他種類之記憶體系 統。 雖然一直參照一特定較佳實例來特別說明本發明，很明 顯地熟悉本技術領域者藉由前述說明應可想出許多替代方 案，修改及變型。因此附加之申請專利範圍意欲涵蓋屬於 本發明之真正範疇及精神之任何此種替代方案，修改及變 型0 --------^ 裝---r---IT-----〈w (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 -26- 本紙張足度適用中國國家標準（CNS ) A4規格（210 X 297公釐）

Claims (1)

1. 4 1 8 4 Ο 1 ?8 〜一 _^_____ 六、申請專利範圍 1 一種嵌入記憶體巨集裝置，且該種嵌入記憶體巨集裝置 包含： 一半導體基質； 一建造於半導體基質之記憶體系統，且該記憶體系統 包含： —陣列之記憶體細胞，以儲存資料； 一資料輸出，以使資料在自記憶體細胞讀取資料之 後可供使用；及 一具有系統資料互鎖信號之系統資料互鎖輸出，且 該系統資料互鎖信號顯示是否有效資料存在於資料輸 出；及 一與記憶體系統建造於半導體基質之邏輯電路，且 邏輯電路連接至資料輸出及系統資料互鎖輸出，且邏 輯電路只有在系統資料互鎖信號顯示有效資料存在於 資料輸出之後方會讀取資料輸出之資料。 2，如申請專利範園第1項之嵌入記憶體巨集裝置，其中： 邏輯電路定義自記憶體系統讀取資料之巨集循環； 邏輯電路進一步包含一巨集選擇輸出’且該巨集選擇 輪出具有一巨集選擇信號以顯示一新巨集循環；且 5己憶體系統連接至巨集選擇輸出，及重置系統資料互 鎖信號以顯示有效資料不存在於資料輸出，以回應巨集 選擇信號。 3.如申請專利範圍第2項之嵌入記憶體巨集裝置，其中： 記憶體系統在一巨集循環期間自記憶體細胞擷取一區 ____ - 27 - 張尺度適用中國國家揉準（CNS ( 210^297¾]-- (諳先閔讀背面之注意事項再填寫本頁) 、ΤΓ 輕濟部t央樣率局員工消費合作社印製 AS B8 C8 D8 4 184〇ί 六、申請專利範圍 塊之資料； 邏輯電路定義一些分頁循環，且在該等分頁循環期間 邏輯電路讀取記憶體系統所擷取之資料區塊之一子集； 邏辑電路進一步包含一分頁選擇輸出，且該分頁選擇 輸出具有一分頁選擇信號以顯示一新分頁循環；且 記憶體系統連接至分頁選擇輸出，及重置系統資料互 鎖信號以顯示有效資料不存在於資料輸出，以回應分頁 選擇信號》 4. 如申請專利範園第3項之嵌入記-憶體巨集裝置，其中： 为頁選擇彳&號包含第—及第二狀態，且分頁選擇信號 在一分頁循環期間交替地自第一狀態變遷至第二狀態及 自第二狀態變遷至第—狀態；且 記憶體系統重置:系統資料互鎖信號，以藉由分頁選擇 信號來顯示至少在一狀態變遷期間有效資科不存在。 5. 如申清專利範園第4項之嵌入記憶體巨集裝置，其中系 統資料互鎖信號是利用記憶體系統之虛擬資料線來加以 推導。 6. 如申請專利範圍第3項之嵌入記憶體巨集裝置，其中： g集選擇#號包含第—及第二狀態，且巨集選擇信號 在一巨集循環期間交替地自第—狀態變遷至第二狀態及 自第二狀態變遷至第一狀態； '且 記憶體系統重置系統資料互A信號，以藉由分頁選擇 信號來顯示至少在一狀態變遷期間有效資料不存在。 7·如申請專利範園第1項之嵌入記憶體巨集裝置，其中： -28- 卜紙張尺度通用中園國家標準（CNS ) 210X297公笼） 03^.-- (請先閲讀背面之注意事項再填寫本頁) 订 經濟部中央標準局員工消費合作社印裝 418401 六、申請專利範圍 該陣列之記憶體細胞是配置成為列及行，且每一列包 έ對應之互鎖虛擬細胞，且該虛擬細胞在對應具有 一選定位置並儲存一位元之固定資料； 互鎖虛擬細跑係經由控制電路連接至系統資料互鎖輸 出； 系統資料互鎖信號包含第一及第二狀態，以顯示有效 資料存在或不存在於資料輸出； 每一互鎖虚擬細胞在對應列之位置及每一互鎖虚擬細 施之固定資料位元之值是選定成為確保，只有在來自對 應列之資料在資料輸出變為有效之後，系統資料互鎖信 號方會改變狀態以顯示有效資料存在於資料輸出。 8. 如申請專利範圍第7項之嵌入記憶體巨集裝置，其中記 憶體系統包含一字組解碼器以選擇—特定列之記憶體細 胞’且對應於該特定列之記憶體細胞之互鎖虚擬細胞位 於距離字組解碼器之該特定列之記憶體細胞的相反端。 9. 如申請專利範圍第8項之嵌入記憶體巨集裝置，其中： 經濟部中央標準局員工消費合作社印製 一選定列之每一記憶體細胞是經由一對應控制電路來 連接，且該控制電路具有一延遲時間，而該延遲時間是 由於資料自記憶體細胞傳送通過對應控制電路所造成； 選定列之互鎖虚擬細胞之控制電路具有一延遲時間’ 且該延遲時間是由於傳送固定資料通過五鎖虚擬細胞之 控制電路所造成；.且 = 互鎖虛擬細胞之控制電路之延遲時間是至少與每一對 應控制電路之延遲時間一樣長。 -29- 本纸張尺度逋用中國國家標準（CNS ) ( 210X297公麓） i 2Π 8 4 〇 ' 六、申請專利範圍 10. 如申請專利範園第8項之嵌入記憶體巨集裝置，其中控 制電路包含一感測放大器，一行解碼器及—數位ΪΙ助感 測放大器。 11. 如申請專利範圍第10項之嵌入記憶體·巨集裝置，其中： 邏輯電路包含一巨集選擇輸出，且該巨集選擇輸出具 有一巨集選擇信號，以顯示自記憶體系統讀取資料之一 巨集循環；且 控制電路之行解碼器及數位輔助感測放大器連接至巨 集選擇輸出’且一旦收到巨集壤擇信號，則重置系統資 料互鎖彳s说以顯示有效資料不存在於資料輸出。 12. 如申清專利範園第1 項之後入記憶體巨集裝置，其中： 記憶體系統進一步包含一資料輸入，以接收來自邏輯 電路要儲存於記憶體細胞之資料； 邏輯電路進一步包含一連接至記憶體系統之窝入致能 輸出，且該窝入致能輸出具有一窝入致能信號，以顯示 給圮憶體系統資料輸入之資料是要加以错存；且 記憶體系統使用系統資料互鎖信號以通知邏辑電路資 料已有效窝入1己憶體細胞。 經濟部中央標準局男工消費合作社印装 C'JII (請先閲讀背面之注意事項再填寫本X ) ό I3‘如申請專利範圍第12項之嵌入記憶體巨集裂置，其中： 邏輯電路定義自記憶體系統讀取資料之巨集猶環； 邏輯電路進一步包含一巨集.選擇輸出，且該巨集選擇 輸出具有一巨集選擇信號以顯亲一新巨集循環；且 記憶體系統連接至巨集選擇輸出，及重置系統資料互 鎖信號以顯示有效資料不存在於資料輪出，以回應巨集 -30-

   A8 B8 C8 D8 經濟部中央標準局員工消費合作社印聚 41840 t、申請專利範圍 選擇信號。 14. 如申請專利範圍第13項之嵌入記憶體巨集装置’其中· 記憶體系，徒在一巨集循環期間自記憶體細胞擷取一區 塊之資料； 邏輯電路定義一些分頁循環，JL在該等分頁循環期間 邏輯電路讀取記憶體系統所擷取之資料區塊之一子集； 邏輯電路進一步包含一分頁選擇輸出，且該分頁選擇 輸出具有一分頁選擇信號以顯示一新分頁循環；且 記憶體系統連接至分頁選擇輸出，及重置系統資料互 鎖信號以顯示有效資料不存在於資料輸出，以回應分貢 選擇信號。 15. 如申請專利範圍第14項之嵌入記憶體巨集裝置’其中： 分頁選擇信號包含第一及第二狀態，且分頁選擇信號 在一分頁循環期間交替地自第一狀態變遷至第二狀態及 自第二狀態變遷至第一狀態；且 記憶體系統重置系統資料互鎖信號，以藉由分頁壤择 信號來顯示至少在一狀態變遷期間有效資料不存在。 16. 如t請專利範圍第15項之嵌入記憶體巨集裝置’其中系 統資料互鎖信號至少一部份是利用記憶體系統之—虚挺 資料線來加以推導。 17. 如申請專利範園第12項之嵌入記憶體巨集裝置’其中’： 該陣列之記憶體細胞是配置&為列及行’且每一列包 含一對應之互鎖虛擬細胞，且該虚擬細胞在對應列具有 一選定位置並儲存一位元之固定資料； -31 - 表紙張^度適用中國國家榇準（CNS ) A4規格（2丨0X297公釐） t請先閲讀背面之注意事項再填寫本I)

   8 OQ 8 8 ABCD 經濟部中央標準局負工消費合作社印製 418401 六、申請專利範圍 互鎖虛擬細胞係經由控制電路連接至系統資料互鎖輸 出； … 每一互鎖虚擬細胞在對應列之位置及每一互鎖虚擬細 胞之固定資料位元之值是選定成為確保，只有在來自對 應列之資料在資料輸出變為有效之後，系統資料互鎖信 號方會改變狀態以顯示有效資料存在於資料輸出。 18. —種嵌入記憶體巨集裝置，且該種嵌入記憶體巨集裝置 包含：_ 一半導體基質； _ 一建造於半導體基質之記憶體系統，且該記憶體系統 包含： 一陣列之記憶體細胞，以儲存資料； 一資料輸入，以儲存資料於記憶體細胞；及 一具有系統資料互鎖信號之系統資料互鎖輸出，且 該系統資料互鎖信號顯示資料輸入之資料已有效寫入 記憶體細胞；及 —與記憶體系統建造於半導體基質之邏輯電路，且 邏輯電路連接至資料輸入及系統資料互鎖輸出，且@ 輯電路只有在系統資料互鎖信號顯示資料已有效寫A 記憶體細胞之後方會提供新資料給資料輸入。 19. 如申請專利範圍第18項之嵌入-記憶體巨集裝置，其令： 邏輯電路定義窝入資料於記，i體系統之巨集循環； 邏輯電路進一步包含一巨集選擇輸出，且該巨集選擇 輸出具有.一巨集選擇信號以顯示一新巨集循環；且 -32- 本紙張尺度適用中國国家標準（〇阳〉八4^(21〇父297公釐） (請先閔讀背面之注意事項再填寫本页)

   A8 BS C8 D8 41 840^1 六、申請專利範圍 記憶體系統連接至巨集選擇輸出，及重置系統資料互 鎖信號以顯示資料尚未窝入記憶體細胞，以回應巨集選 擇信號。 20.如申請專利範圍第19項之嵌入記憶體巨集裝置，其中： 在巨集循環期間邏輯電路自記憶體系統讀取資料或寫 入資料於記憶體系統； 邏輯電路包含一連接至記憶體系統之寫入致能輪出， 且邏輯電路在寫入致能輸出提供一寫入致能信號，以顯 示是否邏輯電路在每一巨集循環期間正在讀取或窝入資 料； 1己憶體系統使用系統資料互鎖信號來通知邏輯電路在 每一巨集循環期間資料已成功受到寫入或讀取；且 只有在記憶體系統藉由系統資料互鎖信號來通知先前 讀取或寫入運作成功之後，邏輯電路方會繼績執行—隨 後之讀取或窝入運作。 (請先聞讀背面之注意事項再填寫本頁〕 -1T 經濟部中央標隼局貝工消費合作社印策 - -33- 象紙張尺度適用中國國家榇準（CNS ) A4規格（21〇><297公簸）