JP2004280291A - カードインタフェース回路、及びカードインタフェース装置 - Google Patents
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Abstract
【課題】様々な種類のカードに対し、最適なアクセス動作を実行できるカードインタフェース回路及びカードインタフェース装置を提供する。
【解決手段】カードインタフェース回路は、プロセッサに接続されるレジスタと、プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、レジスタ及び入出力信号制御回路に接続されるタイミング制御回路とを有し、プロセッサは、カードからカード属性情報を取得し、カード属性情報に基づき、レジスタに対し、カードのアクセス制御データを設定し、タイミング制御回路は、レジスタからカードのアクセス制御データを読み出し、アクセス制御データに基づき、入出力信号制御回路に対し、アクセス制御命令を送出し、入出力信号制御回路は、アクセス制御命令に基づき、アクセス動作を実行することとする。
【選択図】 図2
【解決手段】カードインタフェース回路は、プロセッサに接続されるレジスタと、プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、レジスタ及び入出力信号制御回路に接続されるタイミング制御回路とを有し、プロセッサは、カードからカード属性情報を取得し、カード属性情報に基づき、レジスタに対し、カードのアクセス制御データを設定し、タイミング制御回路は、レジスタからカードのアクセス制御データを読み出し、アクセス制御データに基づき、入出力信号制御回路に対し、アクセス制御命令を送出し、入出力信号制御回路は、アクセス制御命令に基づき、アクセス動作を実行することとする。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、カードインタフェース回路、カードインタフェース装置、及びカードへのアクセス方法に関する。
【0002】
【従来の技術】
従来、メモリは、中央処理装置及びメモリインタフェース回路とともに、同一基板上に固定されていた(例えば、特許文献1参照。)。すなわち、メモリとメモリインタフェース回路とは、物理的かつ固定的に接続されている。したがって、中央処理装置及びメモリインタフェース回路は、この固定されたメモリとのアクセスのみを想定したアクセス設定をしており、例えばアクセスサイクルは固定である。
一方、近年、メモリ素子の開発が急速に進められている。その結果、メモリ容量の拡大、データ信号数の増大及び制御信号の変更等の仕様変更、そしてメモリの種類そのものの変更が頻繁に行われる。
【0003】
【特許文献1】
特開平10−283256号公報 (図3)
【0004】
【発明が解決しようとする課題】
このような頻繁に発生する仕様やメモリ自体の変更に合わせ、中央処理装置及びメモリインタフェース回路において、固定したアクセスサイクル等のアクセス設定の変更や基板の再設計を行うことは、甚だ経済性及び即応性に欠け、現実的ではない。
【0005】
また、前述したような同一基板上にメモリを搭載する場合以外に、最近、例えばLSIの外部にフラッシュメモリを外付けしたり、メモリカードを装着する場合がある。このフラッシュメモリ(カード)では、リードアクセスとライトアクセスとでタイミングの制約が異なる場合が多い。すなわち、リードアクセスは比較的短時間であるのに対し、ライトアクセスには時間がかかる。よって、時間がかかる方のライトアクセスを基準にしてアクセス時間を設定すると、本来比較的短時間で済むはずのリードアクセスに時間がかかってしまうことになる。
【0006】
さらに、フラッシュメモリ(カード)は、製造メーカや種類(タイプ)、及び動作モードの違により、アクセス時間に大きな相違が生じる。よって、単一のインタフェース回路でもって、様々な種類のメモリやカードに対し、アクセス動作を実行することは困難であった。
【0007】
【課題を解決するための手段】
本発明に係るカードインタフェース装置では、プロセッサと、前記プロセッサに接続されるカードインタフェース回路を備えており、
前記カードインタフェース回路は、前記プロセッサに接続されるレジスタと、
前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有し、
前記プロセッサは、前記カードからカード属性情報を取得し、前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとする。
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【0008】
また、前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することとできる。
さらに、前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することとできる。
よって、様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【0009】
さらにまた、前記カードの種別は、少なくともメモリカードあるいはI/Oカードであることとできる。
また、前記カードインタフェース回路には、複数の前記カードが装着可能であって、前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することとできる。
【0010】
本発明に係るカードインタフェース回路では、プロセッサに接続されるレジスタと、前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するのであって、
前記プロセッサは、前記カードからカード属性情報を取得し、前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとできる。
【0011】
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【0012】
また、前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することとできる。
さらに、前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することとできる。
よって、様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【0013】
さらにまた、前記カードの種別は、少なくともメモリカードあるいはI/Oカードであることとできる。
また、複数の前記カードが装着可能であって、前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することとできる。
よって、複数のカードが装着されても、各カードの属性に応じたアクセスが可能となる。
【0014】
本発明に係るカードへのアクセス方法では、プロセッサに接続されるレジスタと、前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するカードインタフェース回路による前記カードへのアクセス方法であって、
前記プロセッサにより、前記カードのカード属性情報に基づくアクセス制御データが前記レジスタに設定されており、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとできる。
【0015】
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【0016】
また、前記タイミング制御回路は、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出することとできる。
よって、異種のカードが装着されても、カードの属性に応じたアクセス動作を実行可能となる。
【0017】
さらに、前記タイミング制御回路は、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出することとできる。
様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【0018】
【発明の実施の形態】
===基本構成===
本実施の形態では、図1の外観斜視図に示すように、CPU(中央処理装置,プロセッサ)100とカードインタフェース回路(I/F)200で構成されるカードインタフェース装置が、同一基板上に固定されている。このカードインタフェース回路のカード装着口(スロット)に対し、外部のカード(メモリカードやI/Oカード等,適宜エリアとも称する)300が装着される。このカードインタフェース装置は、カードの属性情報に基づき、アクセス速度など適切なアクセス制御データを設定する。このことで、様々な種類のカードに対し、最適なアクセス動作を実行可能とする。
【0019】
図2のブロック図を参照し、CPU100、カードインタフェース回路(I/F)200及びカード300を中心とする具体的な構成例について説明する。CPU100は、カードインタフェース回路200と内部バス400を介して接続されている。内部バス400にはメモリ500が接続されている。
【0020】
カードインタフェース回路200は、制御レジスタ回路(レジスタ)210、入出力信号制御回路220、タイミング制御回路230、及び内部アドレスデコーダー240を備える。制御レジスタ回路210及び入出力信号制御回路220は、内部アドレスデコーダー240及び内部バス400を介し、CPU100と接続されている。
【0021】
制御レジスタ回路210は、CCRと呼ばれるカードコンフィグレーションレジスタであり、適宜用途別に領域分割される。例えば、本実施例では、制御レジスタ回路210は、アクセス基本設定用レジスタ210A,メモリカードアクセス速度設定用レジスタ210B,及びI/Oカードアクセス速度設定用レジスタ210Cを備える。
【0022】
入出力信号制御回路220は、タイミング制御回路230のアクセス制御命令に応じ、各種のアクセス信号をカード300に送出し、入出力信号(データも含む含む)の送受を実行し、アクセス動作を行う。これら各種のアクセス信号とは、例えば、アドレス信号、データ制御信号、チップセレクト信号、ライトイネーブル信号、リードイネーブル信号、及びウェイト信号である。これらの信号を生成してカード300へ送出すべく、アドレス信号生成回路220A、データ制御回路220B、チップセレクト制御回路220C、リードイネーブル信号生成回路220D、ライトイネーブル信号生成回路220E、及びウェイト信号生成回路220Fを備えている。
【0023】
タイミング制御回路230は、レジスタ210及び入出力信号制御回路220に接続される。このタイミング制御回路230は、後述するエリア(カード,スロット)別に、入出力信号制御回路220を制御するためのリード(入力)用及びライト(出力)用のタイミング発生回路を用意している。
【0024】
カード300には、搭載されたメモリ中に属性メモリ領域(図1中、”Attributeメモリ”)が設定されており、この属性メモリには、カード300の属性情報(以後、カード属性情報と称する)が記録されている。このカード属性情報としては、カードの種別、データ幅、アクセス速度、及びメーカ名等である。
【0025】
なお、CPU100は、制御レジスタ回路210にアクセスする場合、内部バス400及び内部アドレスデコーダー240を介し、専用のセレクト信号を送出する。
また、CPU100は、カード300にアクセス(データや信号の送受)する場合、内部バス400及び内部アドレスデコーダー240を介し、専用のセレクト信号を送出する。
【0026】
===動作の概要===
図2に示すように、CPU100は、カード300からカード属性情報を取得する。CPU100は、カード属性情報に基づき、制御レジスタ回路210に対し、カード300のアクセス制御データを設定する。タイミング制御回路230は、制御レジスタ回路210からカード300のアクセス制御データを読み出す。タイミング制御回路230は、アクセス制御データに基づき、入出力信号制御回路220に対し、アクセス制御命令を送出する。入出力信号制御回路220は、アクセス制御命令に基づき、アクセス信号をカード300へ送出し、アクセス動作を実行する。
【0027】
===具体的な動作===
<<<アクセス設定段階>>>
図2のブロック図及び図3のフローチャートに示すように、CPU100は、カード300がカードインタフェース回路200に装着されたことを検出する(S10)。本実施例では、不揮発性のメモリを搭載したカードとしてCF(コンパクトフラッシュ(登録商標))カードが装着された場合を想定する。すると、CPU100は、制御レジスタ回路210の初期値(例えばメモリアクセスモード用の設定値)を読み出す。CPU100は、読み出した初期値に基づき、CFカード領域にあるCIS(Card Information Structure: 各種カード属性情報)にアクセスし、カードの属性情報を取得する(S20→S30)。
【0028】
次に、CPU100は、取得したカード属性情報に基づき、制御レジスタ回路210にカードコンフィグレーション(アクセス制御データ)を設定する(S40及びS50)。すなわち、CPU100は、制御レジスタ回路210のアクセス基本設定用レジスタ210Aに対して、アクセス方法(Attribute、common、I/O、True−IDE等のアクセス制御データ)の設定を行う(S40)。なお、CFカードではなく、LANカードや無線カード等のI/Oカードが装着された場合、アクセスの種別(方法)をI/Oアクセス・モードに設定する。
【0029】
また、カードの挿入の様子を示す図4の外観斜視図に示すように、複数のカードを装着可能とした場合、エリア(カード)毎に、このアクセス方法の設定が可能である。この場合、異種のカードを装着してアクセスが可能となるよう、入出力信号制御回路220の端子について、最小限の数とするとともに、異種のカードに対応できる共用タイプとする。よって、様々な種類のカードに対して最適なアクセス動作を実行するに際し、カードの種類別に端子を用意することなく、共用の端子でもってカードと接続することができる。
【0030】
さらに、CPU100は、取得したカード属性情報に基づき、メモリカードアクセス速度設定用レジスタ210B(I/Oカードの場合は、I/Oカードアクセス速度設定用レジスタ210C)にアクセス速度(アクセス時間)をアクセス制御データとして設定する(S50)。メモリアクセスの場合は、Attribute、Commonメモリアクセスを含み、リード時及びライト時のアクセス速度を設定する。一方、I/Oアクセスの場合は、I/OアクセスやTrue−IDEアクセスを含み、データやアナログ信号の入力時及び出力時のアクセス速度を設定する。
【0031】
このアクセス速度とは、ウェイト時間、アドレスセットアップ時間、チップセレクトセットアップ、ホールド時間等のアクセスサイクルを規定する各種パラメータ(アクセス制御データ)である。なお、図4に示すように、複数のカードを装着可能とした場合、エリア(カード)毎に、このアクセス方法の設定が可能である。このようなアクセス方法を規定する各種パラメータの一例を図5のマップに示す。このようなパラメータが、制御レジスタ回路210の各レジスタ210A,210B,210Cに、適宜割り振られており、図5の右欄に示すように、カードの種別(メモリカードやI/Oカード)に応じて大きく区分けされている。そして、カードの種別毎に、リード時とライト時において、ウェイト時間、アドレスセットアップ時間、チップセレクトセットアップ、ホールド時間のパラメータを記憶するレジスタが用意されている。さらに、各パラメータを記憶するレジスタはエリア(カード)0乃至3毎に用意されている。
【0032】
このように、メモリマップ上に各パラメータを設定できることにより、プログラマブルに、アクセスのモードや速度等のアクセス制御データを変更できる利点がある。
【0033】
<<<アクセス動作段階>>>
制御レジスタ回路210におけるアクセス制御データの設定処理が完了すると、図2のブロック図及び図3のフローチャートに示すように、カードインタフェース回路200が主体となってアクセス動作を実行する。すなわち、タイミング制御回路230が、制御レジスタ回路210から設定されたアクセス制御データを読み込む(S60→S70)。タイミング制御回路230は、読み込んだアクセス制御データに基づき、アクセス制御命令を送出して入出力信号制御回路220を動作させる(S80)。入出力信号制御回路220は、カード300へ各種のアクセス信号を送出する(S90)。
【0034】
このアクセス動作について説明すると、カード300に対し、通常のメモリと同様、アドレスを指定したアクセス命令がCPU100から制御レジスタ回路210に発せられる。制御レジスタ回路210は、アクセス制御命令を発してタイミング制御回路230を動作させ、データ及び信号の入出力管理を行う。タイミング制御回路230は、アクセス制御命令に基づき、ライトイネーブル信号、リードイネーブル信号、ウェイト信号等のアクセス信号をカード300へ送出する。このデータ管理に関する具体的なアクセス動作については後述する。なお、このカードアクセスでは、CPU100からのバイト(8bit)、ハーフワード(16bit)、及びワード(32bit)といった命令によりアクセスが可能である。
【0035】
そして、S90での入出力信号制御回路220によるアクセス信号の送出により、図4のように複数のカードにアクセス可能とした場合、指定されたアドレスに基づき、エリア(カード,スロット)が選択される。そして、制御レジスタ回路210に記憶されたカード300別のアクセス制御データ(アクセス種別及びアクセス速度)に基づき、アクセス動作を実行する(各エリアに対してランダムにアクセス可能)。次いで、CPU100からの命令内容に応じ、一通りのエリア(エリア0乃至x)へのアクセス動作が終了すると、あらたなカード300の挿抜があるか否かを判定する(S100)。この判定において、カード300の挿入があれば(S100:YES)、前述したS10の処理に戻り、カード300の挿入がなければ(S100:NO)、一連のアクセス動作を終了する。
なお、カード300から入出力されるデータや信号は、内部アドレスデコーダー240及び内部バス400を介し、CPU100とカード300との間で送受される。
【0036】
===具体的なアクセス動作===
前述した図3のS90において、入出力信号制御回路220のアクセス信号送出による具体的なアクセス動作について、図6のフローチャート及び図7のタイミングチャートに基づき、説明する。なお、図7において、図7Aは、エリア(カード)ゼロにリード・アクセスした場合を示し、図7Bは、エリア1にリード・アクセスした場合を示す。タイミング制御回路230は、入出力信号制御回路220を制御して、カード300の仕様に適合する最適なアクセス信号を送出させる。まず、タイミング制御回路230は、カード300の種別に応じて基本的なアクセス方法を決定すべく、アクセス基本設定用レジスタ210Aから、Attribute、common、I/O、True−IDE等のアクセス制御データを読み出す。そして、カード300がメモリカードの場合、タイミング制御回路230は、レジスタ210Bから、アクセス速度に関するアクセス制御データを読み出す。カード300がI/Oカードの場合、タイミング制御回路230は、レジスタ210Cから、アクセス速度に関するアクセス制御データを読み出す。
【0037】
タイミングチャートについて、図7Aと図7Bとを対比すると、エリア(カード)別、及び、リードまたはライトのいずれかによって、アクセスサイクルをはじめ、アクセスサイクルを構成する各種のアクセス状態の時間が異なる。
【0038】
まず、図7A及び図7Bに示すように、アドレス信号が確定となり、アイドル状態からアドレスセットアップ状態(nCE1,nCE2)に移行する(図6中、S90a→S90b)。アドレスセットアップ状態について、図7A(カードゼロ)の場合は1サイクルであるのに対し、図7B(カード1)の場合は2サイクルとし、各カードの属性に合わせ最適とするタイミングを生み出している。
【0039】
次に、チップセレクト信号が確定となり、アドレスセットアップ状態からチップセレクトセットアップ状態に移行する(図6中、S90b→S90c)。チップセレクトセットアップ状態について、図7A(カードゼロ)の場合は1サイクルであるのに対し、図7B(カード1)の場合は2サイクルとしている。
【0040】
そして、ライトイネーブル信号あるいはリードイネーブル信号が確定となり、チップセレクトセットアップ状態からウェイトステート状態(nRD)に移行する(図6中、S90c→S90d)。ウェイトステート状態について、図7A(カードゼロ)及び図7B(カード1)の場合、共にたまたま3サイクルとなっている。
【0041】
次いで、ライトイネーブル信号あるいはリードイネーブル信号が解除となり、ウェイトステート状態からチップセレクトホールド状態に移行する(図6中、S90d→S90e)。状態について、図7A(カードゼロ)の場合は1サイクルであるのに対し、図7B(カード1)の場合は2サイクルとしている。
最後に、アドレス信号及びチップセレクト信号が解除となり、ホールド状態からアイドル状態に戻る。
【0042】
以上、説明したように、アクセスサイクルをはじめ、このアクセスサイクルを構成する各種のアクセス状態について、各カードの属性に合わせ最適とするタイミングを生み出している。
【0043】
このような本実施例に対し、従来では、図8のタイミングチャートに示すように、本実施例の図7の場合に比し、アクセスサイクルをはじめ、このアクセスサイクルを構成する各種のアクセスタイミングは固定である。エリア(カード,スロット)が変わっても、各種アクセスタイミング(アクセス速度)は固定である。よって、従来では、この固定のアクセス速度に適合できるカードを探し、接続せざるを得ず、はなはだ不便であった。また、従来では、カードの属性に合わせ、クロック信号を分周する対策も考えられるが、その設計変更が煩雑で現実的ではない。たまたま、複数のカードについて、アクセスタイミングを適合できる場合もあるが、最も遅いカードにアクセスタイミングを一律に合わせる必要があり、他のカードについては、本来より遅い速度でアクセス動作をせざるをせず、非効率であった。
しかしながら、本発明に係る実施例にあっては、このような従来の不具合は生じないという利点が得られる。
【0044】
【発明の効果】
カードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るカードインタフェース装置の外観斜視図である。
【図2】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の構成を示すブロック図である。
【図3】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の動作を示すフローチャートである。
【図4】本発明の一実施例に係るカードインタフェース装置において複数のカードを装着可能とした場合の様子を示す外観斜視図である。
【図5】本発明の一実施例に係るアクセス速度を規定する各種パラメータ(アクセス制御データ)を含むメモリマップの一例を示す図である。
【図6】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の具体的なアクセス動作を示すフローチャートである。
【図7】本発明の一実施例に係るカードインタフェース回路によるアクセス動作の様子を示すタイミングチャートであり、図7Aは、エリア(カード)ゼロにリード・アクセスした場合を示し、図7Bは、エリア1にリード・アクセスした場合を示す。
【図8】従来のカードインタフェース回路によるアクセス動作の様子を示すタイミングチャートである。
【符号の説明】
100 CPU(中央処理装置,プロセッサ)
200 カードインタフェース回路(I/F)
210 制御レジスタ回路(レジスタ)
210A アクセス基本設定用レジスタ
210B メモリカードアクセス速度設定用レジスタ
210C I/Oカードアクセス速度設定用レジスタ
220 入出力信号制御回路
220A アドレス信号生成回路
220B データ制御回路
220C チップセレクト制御回路
220D リードイネーブル信号生成回路
220E ライトイネーブル信号生成回路
220F ウェイト信号生成回路
230 タイミング制御回路
240 内部アドレスデコーダー
300 カード
400 内部バス
500 メモリ
【発明の属する技術分野】
本発明は、カードインタフェース回路、カードインタフェース装置、及びカードへのアクセス方法に関する。
【0002】
【従来の技術】
従来、メモリは、中央処理装置及びメモリインタフェース回路とともに、同一基板上に固定されていた(例えば、特許文献1参照。)。すなわち、メモリとメモリインタフェース回路とは、物理的かつ固定的に接続されている。したがって、中央処理装置及びメモリインタフェース回路は、この固定されたメモリとのアクセスのみを想定したアクセス設定をしており、例えばアクセスサイクルは固定である。
一方、近年、メモリ素子の開発が急速に進められている。その結果、メモリ容量の拡大、データ信号数の増大及び制御信号の変更等の仕様変更、そしてメモリの種類そのものの変更が頻繁に行われる。
【0003】
【特許文献1】
特開平10−283256号公報 (図3)
【0004】
【発明が解決しようとする課題】
このような頻繁に発生する仕様やメモリ自体の変更に合わせ、中央処理装置及びメモリインタフェース回路において、固定したアクセスサイクル等のアクセス設定の変更や基板の再設計を行うことは、甚だ経済性及び即応性に欠け、現実的ではない。
【0005】
また、前述したような同一基板上にメモリを搭載する場合以外に、最近、例えばLSIの外部にフラッシュメモリを外付けしたり、メモリカードを装着する場合がある。このフラッシュメモリ(カード)では、リードアクセスとライトアクセスとでタイミングの制約が異なる場合が多い。すなわち、リードアクセスは比較的短時間であるのに対し、ライトアクセスには時間がかかる。よって、時間がかかる方のライトアクセスを基準にしてアクセス時間を設定すると、本来比較的短時間で済むはずのリードアクセスに時間がかかってしまうことになる。
【0006】
さらに、フラッシュメモリ(カード)は、製造メーカや種類(タイプ)、及び動作モードの違により、アクセス時間に大きな相違が生じる。よって、単一のインタフェース回路でもって、様々な種類のメモリやカードに対し、アクセス動作を実行することは困難であった。
【0007】
【課題を解決するための手段】
本発明に係るカードインタフェース装置では、プロセッサと、前記プロセッサに接続されるカードインタフェース回路を備えており、
前記カードインタフェース回路は、前記プロセッサに接続されるレジスタと、
前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有し、
前記プロセッサは、前記カードからカード属性情報を取得し、前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとする。
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【0008】
また、前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することとできる。
さらに、前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することとできる。
よって、様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【0009】
さらにまた、前記カードの種別は、少なくともメモリカードあるいはI/Oカードであることとできる。
また、前記カードインタフェース回路には、複数の前記カードが装着可能であって、前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することとできる。
【0010】
本発明に係るカードインタフェース回路では、プロセッサに接続されるレジスタと、前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するのであって、
前記プロセッサは、前記カードからカード属性情報を取得し、前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとできる。
【0011】
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【0012】
また、前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することとできる。
さらに、前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することとできる。
よって、様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【0013】
さらにまた、前記カードの種別は、少なくともメモリカードあるいはI/Oカードであることとできる。
また、複数の前記カードが装着可能であって、前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することとできる。
よって、複数のカードが装着されても、各カードの属性に応じたアクセスが可能となる。
【0014】
本発明に係るカードへのアクセス方法では、プロセッサに接続されるレジスタと、前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するカードインタフェース回路による前記カードへのアクセス方法であって、
前記プロセッサにより、前記カードのカード属性情報に基づくアクセス制御データが前記レジスタに設定されており、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとできる。
【0015】
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【0016】
また、前記タイミング制御回路は、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出することとできる。
よって、異種のカードが装着されても、カードの属性に応じたアクセス動作を実行可能となる。
【0017】
さらに、前記タイミング制御回路は、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出することとできる。
様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【0018】
【発明の実施の形態】
===基本構成===
本実施の形態では、図1の外観斜視図に示すように、CPU(中央処理装置,プロセッサ)100とカードインタフェース回路(I/F)200で構成されるカードインタフェース装置が、同一基板上に固定されている。このカードインタフェース回路のカード装着口(スロット)に対し、外部のカード(メモリカードやI/Oカード等,適宜エリアとも称する)300が装着される。このカードインタフェース装置は、カードの属性情報に基づき、アクセス速度など適切なアクセス制御データを設定する。このことで、様々な種類のカードに対し、最適なアクセス動作を実行可能とする。
【0019】
図2のブロック図を参照し、CPU100、カードインタフェース回路(I/F)200及びカード300を中心とする具体的な構成例について説明する。CPU100は、カードインタフェース回路200と内部バス400を介して接続されている。内部バス400にはメモリ500が接続されている。
【0020】
カードインタフェース回路200は、制御レジスタ回路(レジスタ)210、入出力信号制御回路220、タイミング制御回路230、及び内部アドレスデコーダー240を備える。制御レジスタ回路210及び入出力信号制御回路220は、内部アドレスデコーダー240及び内部バス400を介し、CPU100と接続されている。
【0021】
制御レジスタ回路210は、CCRと呼ばれるカードコンフィグレーションレジスタであり、適宜用途別に領域分割される。例えば、本実施例では、制御レジスタ回路210は、アクセス基本設定用レジスタ210A,メモリカードアクセス速度設定用レジスタ210B,及びI/Oカードアクセス速度設定用レジスタ210Cを備える。
【0022】
入出力信号制御回路220は、タイミング制御回路230のアクセス制御命令に応じ、各種のアクセス信号をカード300に送出し、入出力信号(データも含む含む)の送受を実行し、アクセス動作を行う。これら各種のアクセス信号とは、例えば、アドレス信号、データ制御信号、チップセレクト信号、ライトイネーブル信号、リードイネーブル信号、及びウェイト信号である。これらの信号を生成してカード300へ送出すべく、アドレス信号生成回路220A、データ制御回路220B、チップセレクト制御回路220C、リードイネーブル信号生成回路220D、ライトイネーブル信号生成回路220E、及びウェイト信号生成回路220Fを備えている。
【0023】
タイミング制御回路230は、レジスタ210及び入出力信号制御回路220に接続される。このタイミング制御回路230は、後述するエリア(カード,スロット)別に、入出力信号制御回路220を制御するためのリード(入力)用及びライト(出力)用のタイミング発生回路を用意している。
【0024】
カード300には、搭載されたメモリ中に属性メモリ領域(図1中、”Attributeメモリ”)が設定されており、この属性メモリには、カード300の属性情報(以後、カード属性情報と称する)が記録されている。このカード属性情報としては、カードの種別、データ幅、アクセス速度、及びメーカ名等である。
【0025】
なお、CPU100は、制御レジスタ回路210にアクセスする場合、内部バス400及び内部アドレスデコーダー240を介し、専用のセレクト信号を送出する。
また、CPU100は、カード300にアクセス(データや信号の送受)する場合、内部バス400及び内部アドレスデコーダー240を介し、専用のセレクト信号を送出する。
【0026】
===動作の概要===
図2に示すように、CPU100は、カード300からカード属性情報を取得する。CPU100は、カード属性情報に基づき、制御レジスタ回路210に対し、カード300のアクセス制御データを設定する。タイミング制御回路230は、制御レジスタ回路210からカード300のアクセス制御データを読み出す。タイミング制御回路230は、アクセス制御データに基づき、入出力信号制御回路220に対し、アクセス制御命令を送出する。入出力信号制御回路220は、アクセス制御命令に基づき、アクセス信号をカード300へ送出し、アクセス動作を実行する。
【0027】
===具体的な動作===
<<<アクセス設定段階>>>
図2のブロック図及び図3のフローチャートに示すように、CPU100は、カード300がカードインタフェース回路200に装着されたことを検出する(S10)。本実施例では、不揮発性のメモリを搭載したカードとしてCF(コンパクトフラッシュ(登録商標))カードが装着された場合を想定する。すると、CPU100は、制御レジスタ回路210の初期値(例えばメモリアクセスモード用の設定値)を読み出す。CPU100は、読み出した初期値に基づき、CFカード領域にあるCIS(Card Information Structure: 各種カード属性情報)にアクセスし、カードの属性情報を取得する(S20→S30)。
【0028】
次に、CPU100は、取得したカード属性情報に基づき、制御レジスタ回路210にカードコンフィグレーション(アクセス制御データ)を設定する(S40及びS50)。すなわち、CPU100は、制御レジスタ回路210のアクセス基本設定用レジスタ210Aに対して、アクセス方法(Attribute、common、I/O、True−IDE等のアクセス制御データ)の設定を行う(S40)。なお、CFカードではなく、LANカードや無線カード等のI/Oカードが装着された場合、アクセスの種別(方法)をI/Oアクセス・モードに設定する。
【0029】
また、カードの挿入の様子を示す図4の外観斜視図に示すように、複数のカードを装着可能とした場合、エリア(カード)毎に、このアクセス方法の設定が可能である。この場合、異種のカードを装着してアクセスが可能となるよう、入出力信号制御回路220の端子について、最小限の数とするとともに、異種のカードに対応できる共用タイプとする。よって、様々な種類のカードに対して最適なアクセス動作を実行するに際し、カードの種類別に端子を用意することなく、共用の端子でもってカードと接続することができる。
【0030】
さらに、CPU100は、取得したカード属性情報に基づき、メモリカードアクセス速度設定用レジスタ210B(I/Oカードの場合は、I/Oカードアクセス速度設定用レジスタ210C)にアクセス速度(アクセス時間)をアクセス制御データとして設定する(S50)。メモリアクセスの場合は、Attribute、Commonメモリアクセスを含み、リード時及びライト時のアクセス速度を設定する。一方、I/Oアクセスの場合は、I/OアクセスやTrue−IDEアクセスを含み、データやアナログ信号の入力時及び出力時のアクセス速度を設定する。
【0031】
このアクセス速度とは、ウェイト時間、アドレスセットアップ時間、チップセレクトセットアップ、ホールド時間等のアクセスサイクルを規定する各種パラメータ(アクセス制御データ)である。なお、図4に示すように、複数のカードを装着可能とした場合、エリア(カード)毎に、このアクセス方法の設定が可能である。このようなアクセス方法を規定する各種パラメータの一例を図5のマップに示す。このようなパラメータが、制御レジスタ回路210の各レジスタ210A,210B,210Cに、適宜割り振られており、図5の右欄に示すように、カードの種別(メモリカードやI/Oカード)に応じて大きく区分けされている。そして、カードの種別毎に、リード時とライト時において、ウェイト時間、アドレスセットアップ時間、チップセレクトセットアップ、ホールド時間のパラメータを記憶するレジスタが用意されている。さらに、各パラメータを記憶するレジスタはエリア(カード)0乃至3毎に用意されている。
【0032】
このように、メモリマップ上に各パラメータを設定できることにより、プログラマブルに、アクセスのモードや速度等のアクセス制御データを変更できる利点がある。
【0033】
<<<アクセス動作段階>>>
制御レジスタ回路210におけるアクセス制御データの設定処理が完了すると、図2のブロック図及び図3のフローチャートに示すように、カードインタフェース回路200が主体となってアクセス動作を実行する。すなわち、タイミング制御回路230が、制御レジスタ回路210から設定されたアクセス制御データを読み込む(S60→S70)。タイミング制御回路230は、読み込んだアクセス制御データに基づき、アクセス制御命令を送出して入出力信号制御回路220を動作させる(S80)。入出力信号制御回路220は、カード300へ各種のアクセス信号を送出する(S90)。
【0034】
このアクセス動作について説明すると、カード300に対し、通常のメモリと同様、アドレスを指定したアクセス命令がCPU100から制御レジスタ回路210に発せられる。制御レジスタ回路210は、アクセス制御命令を発してタイミング制御回路230を動作させ、データ及び信号の入出力管理を行う。タイミング制御回路230は、アクセス制御命令に基づき、ライトイネーブル信号、リードイネーブル信号、ウェイト信号等のアクセス信号をカード300へ送出する。このデータ管理に関する具体的なアクセス動作については後述する。なお、このカードアクセスでは、CPU100からのバイト(8bit)、ハーフワード(16bit)、及びワード(32bit)といった命令によりアクセスが可能である。
【0035】
そして、S90での入出力信号制御回路220によるアクセス信号の送出により、図4のように複数のカードにアクセス可能とした場合、指定されたアドレスに基づき、エリア(カード,スロット)が選択される。そして、制御レジスタ回路210に記憶されたカード300別のアクセス制御データ(アクセス種別及びアクセス速度)に基づき、アクセス動作を実行する(各エリアに対してランダムにアクセス可能)。次いで、CPU100からの命令内容に応じ、一通りのエリア(エリア0乃至x)へのアクセス動作が終了すると、あらたなカード300の挿抜があるか否かを判定する(S100)。この判定において、カード300の挿入があれば(S100:YES)、前述したS10の処理に戻り、カード300の挿入がなければ(S100:NO)、一連のアクセス動作を終了する。
なお、カード300から入出力されるデータや信号は、内部アドレスデコーダー240及び内部バス400を介し、CPU100とカード300との間で送受される。
【0036】
===具体的なアクセス動作===
前述した図3のS90において、入出力信号制御回路220のアクセス信号送出による具体的なアクセス動作について、図6のフローチャート及び図7のタイミングチャートに基づき、説明する。なお、図7において、図7Aは、エリア(カード)ゼロにリード・アクセスした場合を示し、図7Bは、エリア1にリード・アクセスした場合を示す。タイミング制御回路230は、入出力信号制御回路220を制御して、カード300の仕様に適合する最適なアクセス信号を送出させる。まず、タイミング制御回路230は、カード300の種別に応じて基本的なアクセス方法を決定すべく、アクセス基本設定用レジスタ210Aから、Attribute、common、I/O、True−IDE等のアクセス制御データを読み出す。そして、カード300がメモリカードの場合、タイミング制御回路230は、レジスタ210Bから、アクセス速度に関するアクセス制御データを読み出す。カード300がI/Oカードの場合、タイミング制御回路230は、レジスタ210Cから、アクセス速度に関するアクセス制御データを読み出す。
【0037】
タイミングチャートについて、図7Aと図7Bとを対比すると、エリア(カード)別、及び、リードまたはライトのいずれかによって、アクセスサイクルをはじめ、アクセスサイクルを構成する各種のアクセス状態の時間が異なる。
【0038】
まず、図7A及び図7Bに示すように、アドレス信号が確定となり、アイドル状態からアドレスセットアップ状態(nCE1,nCE2)に移行する(図6中、S90a→S90b)。アドレスセットアップ状態について、図7A(カードゼロ)の場合は1サイクルであるのに対し、図7B(カード1)の場合は2サイクルとし、各カードの属性に合わせ最適とするタイミングを生み出している。
【0039】
次に、チップセレクト信号が確定となり、アドレスセットアップ状態からチップセレクトセットアップ状態に移行する(図6中、S90b→S90c)。チップセレクトセットアップ状態について、図7A(カードゼロ)の場合は1サイクルであるのに対し、図7B(カード1)の場合は2サイクルとしている。
【0040】
そして、ライトイネーブル信号あるいはリードイネーブル信号が確定となり、チップセレクトセットアップ状態からウェイトステート状態(nRD)に移行する(図6中、S90c→S90d)。ウェイトステート状態について、図7A(カードゼロ)及び図7B(カード1)の場合、共にたまたま3サイクルとなっている。
【0041】
次いで、ライトイネーブル信号あるいはリードイネーブル信号が解除となり、ウェイトステート状態からチップセレクトホールド状態に移行する(図6中、S90d→S90e)。状態について、図7A(カードゼロ)の場合は1サイクルであるのに対し、図7B(カード1)の場合は2サイクルとしている。
最後に、アドレス信号及びチップセレクト信号が解除となり、ホールド状態からアイドル状態に戻る。
【0042】
以上、説明したように、アクセスサイクルをはじめ、このアクセスサイクルを構成する各種のアクセス状態について、各カードの属性に合わせ最適とするタイミングを生み出している。
【0043】
このような本実施例に対し、従来では、図8のタイミングチャートに示すように、本実施例の図7の場合に比し、アクセスサイクルをはじめ、このアクセスサイクルを構成する各種のアクセスタイミングは固定である。エリア(カード,スロット)が変わっても、各種アクセスタイミング(アクセス速度)は固定である。よって、従来では、この固定のアクセス速度に適合できるカードを探し、接続せざるを得ず、はなはだ不便であった。また、従来では、カードの属性に合わせ、クロック信号を分周する対策も考えられるが、その設計変更が煩雑で現実的ではない。たまたま、複数のカードについて、アクセスタイミングを適合できる場合もあるが、最も遅いカードにアクセスタイミングを一律に合わせる必要があり、他のカードについては、本来より遅い速度でアクセス動作をせざるをせず、非効率であった。
しかしながら、本発明に係る実施例にあっては、このような従来の不具合は生じないという利点が得られる。
【0044】
【発明の効果】
カードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るカードインタフェース装置の外観斜視図である。
【図2】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の構成を示すブロック図である。
【図3】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の動作を示すフローチャートである。
【図4】本発明の一実施例に係るカードインタフェース装置において複数のカードを装着可能とした場合の様子を示す外観斜視図である。
【図5】本発明の一実施例に係るアクセス速度を規定する各種パラメータ(アクセス制御データ)を含むメモリマップの一例を示す図である。
【図6】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の具体的なアクセス動作を示すフローチャートである。
【図7】本発明の一実施例に係るカードインタフェース回路によるアクセス動作の様子を示すタイミングチャートであり、図7Aは、エリア(カード)ゼロにリード・アクセスした場合を示し、図7Bは、エリア1にリード・アクセスした場合を示す。
【図8】従来のカードインタフェース回路によるアクセス動作の様子を示すタイミングチャートである。
【符号の説明】
100 CPU(中央処理装置,プロセッサ)
200 カードインタフェース回路(I/F)
210 制御レジスタ回路(レジスタ)
210A アクセス基本設定用レジスタ
210B メモリカードアクセス速度設定用レジスタ
210C I/Oカードアクセス速度設定用レジスタ
220 入出力信号制御回路
220A アドレス信号生成回路
220B データ制御回路
220C チップセレクト制御回路
220D リードイネーブル信号生成回路
220E ライトイネーブル信号生成回路
220F ウェイト信号生成回路
230 タイミング制御回路
240 内部アドレスデコーダー
300 カード
400 内部バス
500 メモリ
Claims (6)
- プロセッサに接続されるレジスタと、
前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、
前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するカードインタフェース回路であって、
前記プロセッサは、
前記カードからカード属性情報を取得し、
前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、
前記レジスタから前記カードのアクセス制御データを読み出し、
前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、
前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行する、
ことを特徴とするカードインタフェース回路。 - 前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することを特徴とする請求項1に記載のカードインタフェース回路。
- 前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することを特徴とする請求項1または2に記載のカードインタフェース回路。
- 前記カードの種別は、少なくともメモリカードあるいはI/Oカードであることを特徴とする請求項1乃至3のいずれかに記載のカードインタフェース回路。
- 複数の前記カードが装着可能であって、
前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することを特徴とする請求項1乃至4のいずれかに記載のカードインタフェース回路。 - 請求項1乃至5のいずれかに記載の前記カードインタフェース回路及び前記プロセッサを備えたことを特徴とするカードインタフェース装置。
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