JP2001043182A - パラレルバスシステム - Google Patents
パラレルバスシステムInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
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Abstract
(57)【要約】
【課題】 周辺装置を拡張可能なパラレルバスシステム
を提供し、このパラレルバスシステムに合わせて設計さ
れた周辺装置を容易に拡張できるようにすることを目的
とする。 【解決手段】 １つのＣＰＵ２１と、一種類以上の周辺
装置２２，２３，２４と、前記ＣＰＵ２１と前記一種類
以上の周辺装置２２，２３，２４とを接続するパラレル
バス２０とを備え、パラレルバス２０の１本のラインを
周辺装置選定ラインに用い、別の１本のラインをシステ
ムクロックラインに用い、その他のラインをシステムの
１バイトの必要とするラインに用い、その他のライン上
に流れる情報形態を指令バイト，アドレスバイト，及び
データバイトとすることにより上記課題を解決する。
を提供し、このパラレルバスシステムに合わせて設計さ
れた周辺装置を容易に拡張できるようにすることを目的
とする。 【解決手段】 １つのＣＰＵ２１と、一種類以上の周辺
装置２２，２３，２４と、前記ＣＰＵ２１と前記一種類
以上の周辺装置２２，２３，２４とを接続するパラレル
バス２０とを備え、パラレルバス２０の１本のラインを
周辺装置選定ラインに用い、別の１本のラインをシステ
ムクロックラインに用い、その他のラインをシステムの
１バイトの必要とするラインに用い、その他のライン上
に流れる情報形態を指令バイト，アドレスバイト，及び
データバイトとすることにより上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、パラレルバスシス
テムに係り、特に周辺装置を拡張可能なパラレルバスシ
ステムであって、チップ上のシステム（System On Chi
p）或いは、その他の類似システムでその周辺装置を拡
張するパラレルバスシステムに関する。
テムに係り、特に周辺装置を拡張可能なパラレルバスシ
ステムであって、チップ上のシステム（System On Chi
p）或いは、その他の類似システムでその周辺装置を拡
張するパラレルバスシステムに関する。
【０００２】
【従来の技術】一般のチップ上のシステム（System On
Chip）は、図１に示すように、１つのチップ１上にＣＰ
Ｕ（Central Process Unit）１１、デコーダ１２、幾つ
かの周辺装置１３，１４，１５、内部接続線ＣＳ１，Ｃ
Ｓ２，ＣＳ３、及びバス１０が既に設定されている。
Chip）は、図１に示すように、１つのチップ１上にＣＰ
Ｕ（Central Process Unit）１１、デコーダ１２、幾つ
かの周辺装置１３，１４，１５、内部接続線ＣＳ１，Ｃ
Ｓ２，ＣＳ３、及びバス１０が既に設定されている。
【０００３】
【発明が解決しようとする課題】しかしながら、使用す
る場合は、必要があればその他の周辺装置を付け加えな
ければならないが、かなり困難なことである。また、２
つのチップを連結して拡張する場合、接続線が複雑にな
るばかりでなく、プログラムの作製が繁雑となるという
問題がある。
る場合は、必要があればその他の周辺装置を付け加えな
ければならないが、かなり困難なことである。また、２
つのチップを連結して拡張する場合、接続線が複雑にな
るばかりでなく、プログラムの作製が繁雑となるという
問題がある。
【０００４】一方、一般のシリアルバスシステムは、周
辺装置を拡張する機能を有しているが、シリアルバスシ
ステムであるが故に関係指令及びデータの伝送が頗る遅
くなるという問題がある。本発明は、上記の点に鑑みな
されたもので、周辺装置を拡張可能なパラレルバスシス
テムを提供し、このパラレルバスシステムに合わせて設
計された周辺装置を容易に拡張できるようにすることを
目的とする。
辺装置を拡張する機能を有しているが、シリアルバスシ
ステムであるが故に関係指令及びデータの伝送が頗る遅
くなるという問題がある。本発明は、上記の点に鑑みな
されたもので、周辺装置を拡張可能なパラレルバスシス
テムを提供し、このパラレルバスシステムに合わせて設
計された周辺装置を容易に拡張できるようにすることを
目的とする。
【０００５】また、本発明の更なる目的は、パラレルバ
スシステム中の周辺装置も必要に応じてパラレルバスシ
ステムを制御し、周辺装置もまたデータの伝送を制御す
ることを目的とする。また、本発明の更なる目的は、同
時に１つ以上のＣＰＵを有し、タイムシェアリングでパ
ラレルバスシステムを制御することを目的とする。
スシステム中の周辺装置も必要に応じてパラレルバスシ
ステムを制御し、周辺装置もまたデータの伝送を制御す
ることを目的とする。また、本発明の更なる目的は、同
時に１つ以上のＣＰＵを有し、タイムシェアリングでパ
ラレルバスシステムを制御することを目的とする。
【０００６】
【課題を解決するための手段】そこで、上記課題を解決
するため、本発明のパラレルバスシステムは、中央演算
処理装置と、１種以上の周辺装置と、前記中央演算処理
装置と前記１種以上の周辺装置とを接続するパラレルバ
スとより構成されるパラレルバスシステムにおいて、前
記パラレルバスが前記周辺装置を選定する選定ライン
と、前記周辺装置にシステムクロックを供給するシステ
ムクロックラインと、指令バイト，アドレスバイト，及
びデータバイトを伝送するパラレルラインとを含む構成
であり、前記パラレルライン上を指令バイト，アドレス
バイト，データバイトが順番に伝送されることを特徴と
する。
するため、本発明のパラレルバスシステムは、中央演算
処理装置と、１種以上の周辺装置と、前記中央演算処理
装置と前記１種以上の周辺装置とを接続するパラレルバ
スとより構成されるパラレルバスシステムにおいて、前
記パラレルバスが前記周辺装置を選定する選定ライン
と、前記周辺装置にシステムクロックを供給するシステ
ムクロックラインと、指令バイト，アドレスバイト，及
びデータバイトを伝送するパラレルラインとを含む構成
であり、前記パラレルライン上を指令バイト，アドレス
バイト，データバイトが順番に伝送されることを特徴と
する。
【０００７】このように、パラレルバスを選定ライン，
システムクロックライン，パラレルラインで構成し、パ
ラレルラインを利用して指令バイト，アドレスバイト，
データバイトを順番に伝送することにより、周辺装置を
拡張可能なパラレルバスシステムを提供し、このパラレ
ルバスシステムに合わせて設計された周辺装置を容易に
拡張することができる。
システムクロックライン，パラレルラインで構成し、パ
ラレルラインを利用して指令バイト，アドレスバイト，
データバイトを順番に伝送することにより、周辺装置を
拡張可能なパラレルバスシステムを提供し、このパラレ
ルバスシステムに合わせて設計された周辺装置を容易に
拡張することができる。
【０００８】また、本発明のパラレルバスシステムは、
前記中央演算処理装置が周辺装置選定ラインを使用しな
い場合であって、前記周辺装置自身が中央演算処理装置
を有する場合は、前記周辺装置選定ラインを利用して他
の周辺装置が情報を受信するのを制御することを特徴と
する。このように、パラレルバスシステム中の周辺装置
も必要に応じてパラレルバスシステムを制御し、周辺装
置もまたデータの伝送を制御することができる。
前記中央演算処理装置が周辺装置選定ラインを使用しな
い場合であって、前記周辺装置自身が中央演算処理装置
を有する場合は、前記周辺装置選定ラインを利用して他
の周辺装置が情報を受信するのを制御することを特徴と
する。このように、パラレルバスシステム中の周辺装置
も必要に応じてパラレルバスシステムを制御し、周辺装
置もまたデータの伝送を制御することができる。
【０００９】また、本発明のパラレルバスシステムは、
前記中央演算処理装置の数が１より大きく、且つ全てが
前記パラレルバスに接続され、関係のある周辺装置にタ
イムシェアリング処理を行い、或いは１つの中央演算処
理装置に優先順位を付与し、他の中央演算処理装置を中
断させて、パラレルバスを制御することを特徴とする。
前記中央演算処理装置の数が１より大きく、且つ全てが
前記パラレルバスに接続され、関係のある周辺装置にタ
イムシェアリング処理を行い、或いは１つの中央演算処
理装置に優先順位を付与し、他の中央演算処理装置を中
断させて、パラレルバスを制御することを特徴とする。
【００１０】このように、同時に１つ以上の中央演算処
理装置を有し、タイムシェアリングでパラレルバスシス
テムを制御することができる。
理装置を有し、タイムシェアリングでパラレルバスシス
テムを制御することができる。
【００１１】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図２は、本発明のパラレルバスシス
テムの一実施例の説明図を示す。図２において、ＣＰＵ
２１と周辺装置２２，２３，２４（周辺装置は３つに限
るものではない）とが互いにパラレルバス２０で接続さ
れている。パラレルバス２０は１０本のライン（本発明
はラインの数に限定されない）を有し、各ラインは表１
に示すような機能を有する。
基づいて説明する。図２は、本発明のパラレルバスシス
テムの一実施例の説明図を示す。図２において、ＣＰＵ
２１と周辺装置２２，２３，２４（周辺装置は３つに限
るものではない）とが互いにパラレルバス２０で接続さ
れている。パラレルバス２０は１０本のライン（本発明
はラインの数に限定されない）を有し、各ラインは表１
に示すような機能を有する。
【００１２】
【表１】
【００１３】システムクロックラインＳＣＬＫは、シス
テムクロックをＣＰＵ２１，各周辺装置２２，２３，２
４に送信するのに用いるラインである。周辺装置選定ラ
インＣＳＢは、ＣＰＵ２１が全ての周辺装置２２，２
３，２４に情報を受信したか否かを通知するのに用いる
ラインである。例えばそれが低電位の場合、全ての周辺
装置２２，２３，２４を代表して情報を受信したことを
通知し、それが高電位の場合、即ち相反するものであ
る。
テムクロックをＣＰＵ２１，各周辺装置２２，２３，２
４に送信するのに用いるラインである。周辺装置選定ラ
インＣＳＢは、ＣＰＵ２１が全ての周辺装置２２，２
３，２４に情報を受信したか否かを通知するのに用いる
ラインである。例えばそれが低電位の場合、全ての周辺
装置２２，２３，２４を代表して情報を受信したことを
通知し、それが高電位の場合、即ち相反するものであ
る。
【００１４】ＣＰＵ２１が全ての周辺装置２２，２３，
２４に情報の受信準備をするように通知した後、パラレ
ル伝送ラインＣＤ０〜ＣＤ７に指令バイトの全てのバイ
トを送り出す。その次に、アドレスバイトの全てのバイ
トを送り出す。その後、データバイトの全てのバイトを
送り出す。各周辺装置は、これらの情報の解読を開始
し、指示に従って作業を行なう。
２４に情報の受信準備をするように通知した後、パラレ
ル伝送ラインＣＤ０〜ＣＤ７に指令バイトの全てのバイ
トを送り出す。その次に、アドレスバイトの全てのバイ
トを送り出す。その後、データバイトの全てのバイトを
送り出す。各周辺装置は、これらの情報の解読を開始
し、指示に従って作業を行なう。
【００１５】指令バイト（８ビット）は、先にパラレル
伝送ラインＣＤ０〜ＣＤ７に送られるので、周辺装置２
２，２３，２４が指令バイトであることを確認するため
にパラレル伝送ラインＣＤ０の１を指令バイトと規定す
ることができる。なお、指令バイトの種類を表２に示し
ておく。
伝送ラインＣＤ０〜ＣＤ７に送られるので、周辺装置２
２，２３，２４が指令バイトであることを確認するため
にパラレル伝送ラインＣＤ０の１を指令バイトと規定す
ることができる。なお、指令バイトの種類を表２に示し
ておく。
【００１６】
【表２】
【００１７】通常、指令バイトは１バイト（本実施例に
おいて１バイトは８ビットである）だけでなく、第１バ
イトは指令命令ＩＤＥＮであり、どの周辺装置がデータ
を受信する準備を行なうかを指示するのに用いる。そし
て、その後の４つのコードは周辺装置２２，２３，２４
の代表コードであり、本実施例では１６個の周辺装置を
指定できる。
おいて１バイトは８ビットである）だけでなく、第１バ
イトは指令命令ＩＤＥＮであり、どの周辺装置がデータ
を受信する準備を行なうかを指示するのに用いる。そし
て、その後の４つのコードは周辺装置２２，２３，２４
の代表コードであり、本実施例では１６個の周辺装置を
指定できる。
【００１８】その次は、指令命令ＣＯＭＢＯ，ＭＯＤＥ
１，ＭＯＤＥ２，ＮＡＵＴＯ，ＡＵＴＯＡ１，ＡＵＴＯ
Ａ２，ＡＵＴＯＳ１，ＡＵＴＯＳ２等のバイトである。
指令命令ＣＯＮＢＯを使用する場合には、当該指定され
た周辺装置中に若干の子装置を含んでいることを示す。
そして、その後の４つのコードは子装置のアドレスを指
定するもので、本実施例では１６個の子装置を含むこと
ができる。
１，ＭＯＤＥ２，ＮＡＵＴＯ，ＡＵＴＯＡ１，ＡＵＴＯ
Ａ２，ＡＵＴＯＳ１，ＡＵＴＯＳ２等のバイトである。
指令命令ＣＯＮＢＯを使用する場合には、当該指定され
た周辺装置中に若干の子装置を含んでいることを示す。
そして、その後の４つのコードは子装置のアドレスを指
定するもので、本実施例では１６個の子装置を含むこと
ができる。
【００１９】指令命令ＭＯＤＥ１，ＭＯＤＥ２は、周辺
装置のメモリが小型或いは大型であるかを指定するのに
用いられる。ＮＡＵＴＯは周辺装置内のメモリアドレス
が自動的に増減しないように指定するのに用いられる。
ＡＵＴＯＡ１，ＡＵＴＯＡ２，ＡＵＴＯＳ１，或いはＡ
ＵＴＯＳ２を使用する場合には、後続のデータが連続伝
送可能で、毎回指令バイトとアドレスバイトとを付加す
る必要がない。
装置のメモリが小型或いは大型であるかを指定するのに
用いられる。ＮＡＵＴＯは周辺装置内のメモリアドレス
が自動的に増減しないように指定するのに用いられる。
ＡＵＴＯＡ１，ＡＵＴＯＡ２，ＡＵＴＯＳ１，或いはＡ
ＵＴＯＳ２を使用する場合には、後続のデータが連続伝
送可能で、毎回指令バイトとアドレスバイトとを付加す
る必要がない。
【００２０】その次に、その他の指令命令である１６個
の読み書き指令バイトの中の１つを送り出し、指令バイ
トを読み書きするには下記の４種類がある。 〔指令バイトを書き込む〕ＣＰＵ２１がデータを周辺装
置内に書き込むことを示し、そのデータの形態は１バイ
トから４バイトである。即ち、指令命令ＷＲ１Ｂ，ＷＲ
２Ｂ，ＷＲ３Ｂ，及びＷＲ４Ｂである。 〔読み取り後、書き換えバイト〕ＣＰＵ２１が周辺装置
内のデータを読み出し、処理を加えた後で再び周辺装置
の元アドレスに書き込むことを示し、そのデータの形態
は１バイトから４バイトである。即ち、指令命令ＲＭＷ
１Ｂ，ＲＭＷ２Ｂ，ＲＭＷ３Ｂ，ＲＭＷ４Ｂである。 〔書き込み後、読み取りチェックする〕ＣＰＵ２１がデ
ータを周辺装置内に書き込み、そのデータが正確に書き
込まれたかを確認するために再びデータを読み出すこと
を示し、そのデータの形態は１バイトから４バイトであ
る。即ち、指令命令ＲＦＷ１Ｂ，ＲＦＷ２Ｂ，ＲＦＷ３
Ｂ，ＲＦＷ４Ｂである。 〔指定バイトを読み出す〕ＣＰＵ２１が周辺装置内のデ
ータを読み出すことを示し、そのデータの形態は１バイ
トから４バイトである。即ち、指令命令ＲＤ１Ｂ，ＲＤ
２Ｂ，ＲＤ３Ｂ，ＲＤ４Ｂである。
の読み書き指令バイトの中の１つを送り出し、指令バイ
トを読み書きするには下記の４種類がある。 〔指令バイトを書き込む〕ＣＰＵ２１がデータを周辺装
置内に書き込むことを示し、そのデータの形態は１バイ
トから４バイトである。即ち、指令命令ＷＲ１Ｂ，ＷＲ
２Ｂ，ＷＲ３Ｂ，及びＷＲ４Ｂである。 〔読み取り後、書き換えバイト〕ＣＰＵ２１が周辺装置
内のデータを読み出し、処理を加えた後で再び周辺装置
の元アドレスに書き込むことを示し、そのデータの形態
は１バイトから４バイトである。即ち、指令命令ＲＭＷ
１Ｂ，ＲＭＷ２Ｂ，ＲＭＷ３Ｂ，ＲＭＷ４Ｂである。 〔書き込み後、読み取りチェックする〕ＣＰＵ２１がデ
ータを周辺装置内に書き込み、そのデータが正確に書き
込まれたかを確認するために再びデータを読み出すこと
を示し、そのデータの形態は１バイトから４バイトであ
る。即ち、指令命令ＲＦＷ１Ｂ，ＲＦＷ２Ｂ，ＲＦＷ３
Ｂ，ＲＦＷ４Ｂである。 〔指定バイトを読み出す〕ＣＰＵ２１が周辺装置内のデ
ータを読み出すことを示し、そのデータの形態は１バイ
トから４バイトである。即ち、指令命令ＲＤ１Ｂ，ＲＤ
２Ｂ，ＲＤ３Ｂ，ＲＤ４Ｂである。
【００２１】指令命令ＲＥＧＩＳＴＥＲはシフトレジス
タを選定し、ＣＰＵ２１がデータを周辺装置の関係ある
レジスタ中に送るのに用いられ、前の２ビットは１０で
あり、後の６個のビットＲ５，Ｒ４，Ｒ３，Ｒ２，Ｒ
１，Ｒ０は６４個のレジスタを指定することができる。
指令バイトを送信後、すぐにアドレスバイトを送り出
す。なお、アドレスバイトの種類を表３に示しておく。
タを選定し、ＣＰＵ２１がデータを周辺装置の関係ある
レジスタ中に送るのに用いられ、前の２ビットは１０で
あり、後の６個のビットＲ５，Ｒ４，Ｒ３，Ｒ２，Ｒ
１，Ｒ０は６４個のレジスタを指定することができる。
指令バイトを送信後、すぐにアドレスバイトを送り出
す。なお、アドレスバイトの種類を表３に示しておく。
【００２２】
【表３】
【００２３】表３のアドレス指令は、ＭＯＤＥ２を例に
説明するものであり、パラレル伝送ラインＣＤ０〜ＣＤ
７上に３つのバイトを連続に送り出し、メモリの大きさ
に基づいて異なる予定ビット値を有する。例えば、４Ｍ
Ｂのメモリの場合はその第１ビットの前２個のビットを
「００」に規定し、２ＭＢのメモリの場合はその第１ビ
ットの前３個のビットを「０１０」に規定する。その他
はこの様に類推できる。なお、注意すべきことは第１ア
ドレスバイトの第１ビットＣＤ０を０と規定し、指令バ
イトの第１ビットと区別する。
説明するものであり、パラレル伝送ラインＣＤ０〜ＣＤ
７上に３つのバイトを連続に送り出し、メモリの大きさ
に基づいて異なる予定ビット値を有する。例えば、４Ｍ
Ｂのメモリの場合はその第１ビットの前２個のビットを
「００」に規定し、２ＭＢのメモリの場合はその第１ビ
ットの前３個のビットを「０１０」に規定する。その他
はこの様に類推できる。なお、注意すべきことは第１ア
ドレスバイトの第１ビットＣＤ０を０と規定し、指令バ
イトの第１ビットと区別する。
【００２４】指令バイトにおいてＭＯＤＥ１を使用した
場合、アドレスバイトは只１つのバイトを送り出せばよ
く、メモリアドレスは１２８バイトであることを示す。
アドレスバイトを送り出した後、すぐにデータバイトを
送り出し、データバイトの数は既に上記４種類の書き込
みバイトで規定されている。データバイトを送り出した
後、周辺装置選定ラインＣＳＢは高電位に転じ、各周辺
装置にこの１回の情報が完了したことを通知する。
場合、アドレスバイトは只１つのバイトを送り出せばよ
く、メモリアドレスは１２８バイトであることを示す。
アドレスバイトを送り出した後、すぐにデータバイトを
送り出し、データバイトの数は既に上記４種類の書き込
みバイトで規定されている。データバイトを送り出した
後、周辺装置選定ラインＣＳＢは高電位に転じ、各周辺
装置にこの１回の情報が完了したことを通知する。
【００２５】本発明の周辺装置も又ＣＰＵ２１に合わせ
た設計にすることができ、適当な時期にこのパラレルバ
スを制御し、例えばＣＰＵ２１が周辺装置選定ラインの
制御を停止させた後に、主動的に周辺装置選定ラインを
制御し、その他の周辺装置が情報を受信する様に通知す
る。図３は、本発明のパラレルバスシステムの他の実施
例の説明図を示す。図２において、二つのＣＰＵ３１，
３２と周辺装置３３，３４，３５とが互いにパラレルバ
ス３０で接続されている。二つのＣＰＵ３１，３２は、
それぞれ関係ある周辺装置３３，３４，３５を制御する
ことができ、パラレルバス３０を制御する人がいなけれ
ば制御することができ、或いはその中の一つのＣＰＵに
優先順位がある場合に、別の１つのＣＰＵを中断してこ
のパラレルバスを制御する。
た設計にすることができ、適当な時期にこのパラレルバ
スを制御し、例えばＣＰＵ２１が周辺装置選定ラインの
制御を停止させた後に、主動的に周辺装置選定ラインを
制御し、その他の周辺装置が情報を受信する様に通知す
る。図３は、本発明のパラレルバスシステムの他の実施
例の説明図を示す。図２において、二つのＣＰＵ３１，
３２と周辺装置３３，３４，３５とが互いにパラレルバ
ス３０で接続されている。二つのＣＰＵ３１，３２は、
それぞれ関係ある周辺装置３３，３４，３５を制御する
ことができ、パラレルバス３０を制御する人がいなけれ
ば制御することができ、或いはその中の一つのＣＰＵに
優先順位がある場合に、別の１つのＣＰＵを中断してこ
のパラレルバスを制御する。
【００２６】本発明のパラレルバスシステムにおいて、
パラレルラインの数、バイトの大きさ、ロジックの正
負、ラインの順序、指令バイトとアドレスバイトとの種
類と形態、ＣＰＵの数等は全て制限がなく、然もチップ
上のシステム（System On Chip）に使用するものに限ら
ない。上記例は例を挙げて説明したものにすぎず、それ
を制限するものではない。本発明の精神と範囲とは上記
の特許請求の範囲に準ずるものである。
パラレルラインの数、バイトの大きさ、ロジックの正
負、ラインの順序、指令バイトとアドレスバイトとの種
類と形態、ＣＰＵの数等は全て制限がなく、然もチップ
上のシステム（System On Chip）に使用するものに限ら
ない。上記例は例を挙げて説明したものにすぎず、それ
を制限するものではない。本発明の精神と範囲とは上記
の特許請求の範囲に準ずるものである。
【００２７】
【発明の効果】上述の如く、本発明によれば、周辺装置
を拡張可能なパラレルバスシステムを提供し、このパラ
レルバスシステムに合わせて設計された周辺装置を容易
に拡張することができる。また、パラレルバスシステム
中の周辺装置も必要に応じてパラレルバスシステムを制
御し、周辺装置もまたデータの伝送を制御することがで
きる。また、同時に１つ以上のＣＰＵを有し、タイムシ
ェアリングでパラレルバスシステムを制御することがで
きる。
を拡張可能なパラレルバスシステムを提供し、このパラ
レルバスシステムに合わせて設計された周辺装置を容易
に拡張することができる。また、パラレルバスシステム
中の周辺装置も必要に応じてパラレルバスシステムを制
御し、周辺装置もまたデータの伝送を制御することがで
きる。また、同時に１つ以上のＣＰＵを有し、タイムシ
ェアリングでパラレルバスシステムを制御することがで
きる。
【図１】パラレルバスシステムの一例の構成図である。
【図２】本発明のパラレルバスシステムの一実施例の説
明図である。
明図である。
【図３】本発明のパラレルバスシステムの他の実施例の
説明図である。
説明図である。
２０，３０ パラレルバス ２１，３１，３２ ＣＰＵ ２２〜２４，３３〜３５ 周辺装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アングス リン 台湾 シン・チュ・カウンティ パオ−シ ャヌ・カントリ ショアン−シィ・ヴィレ ッジ ショアン−フォン・ロード 131番 地 ３フロアー (72)発明者 フン−タ クオ 台湾 シン・チュ・カウンティ パオ−シ ャヌ・カントリ ショイ−シエン・ロード 96番地 Ｆターム(参考） 5B061 FF01 GG13 5B062 AA10 EE10 FF05
Claims (16)
- 【請求項１】 中央演算処理装置と、１種以上の周辺装
置と、前記中央演算処理装置と前記１種以上の周辺装置
とを接続するパラレルバスとより構成されるパラレルバ
スシステムにおいて、 前記パラレルバスが前記周辺装置を選定する選定ライン
と、 前記周辺装置にシステムクロックを供給するシステムク
ロックラインと、 指令バイト，アドレスバイト，及びデータバイトを伝送
するパラレルラインとを含む構成であり、 前記パラレルライン上を指令バイト，アドレスバイト，
データバイトが順番に伝送されることを特徴とするパラ
レルバスシステム。 - 【請求項２】 前記選定ラインは、前記中央演算処理装
置が全ての周辺装置に前記バイトを受信したか否かを通
知することを特徴とする請求項１記載のパラレルバスシ
ステム。 - 【請求項３】 前記指令バイト中に前記１種以上の周辺
装置の指令バイトを選定するものを含み、前記１種類以
上の周辺装置のうちどの周辺装置が前記アドレスバイト
及びデータバイトを受信するのかを確認することを特徴
とする請求項１記載のパラレルバスシステム。 - 【請求項４】 前記指令バイト中に前記１種以上の周辺
装置中のシフトレジスタの指令バイトに係るものを選定
するものを含むことを特徴とする請求項１記載のパラレ
ルバスシステム。 - 【請求項５】 前記指令バイト中に、後続の前記アドレ
スバイトの連続バイト数の指令バイトが１種以上である
かを確認し、後続にいくつのアドレスバイトがあるかを
確認するものを含むことを特徴とする請求項１記載のパ
ラレルバスシステム。 - 【請求項６】 前記指令バイト中に、前記１種以上の周
辺装置に記憶したいデータのアドレスが自動的に増減さ
れたか否かを確認する指令バイトを含むことを特徴とす
る請求項１記載のパラレルバスシステム。 - 【請求項７】 前記周辺装置中に記憶したいデータのア
ドレスが自動的に増減されたか否かを確認する指令バイ
トを使用した後、後続の関係あるデータは指令バイト及
びアドレスバイトを取り除いて通信速度を早めることを
特徴とする請求項６記載のパラレルバスシステム。 - 【請求項８】 前記指令バイトは、読み取り，書き込
み，読み取り後に書き換え，書き込み後に読み取りチェ
ックの４つのパターンを含むことを特徴とする請求項１
記載のパラレルバスシステム。 - 【請求項９】 前記４つのパターンを含む指令バイト
は、前記アドレスバイト後のデータバイトにいくつのデ
ータバイトが続くかを指定することを特徴とする請求項
８記載のパラレルバスシステム。 - 【請求項１０】 前記読み取りの指令バイトは、前記周
辺装置内のデータを読み出した指令バイトであることを
特徴とする請求項８記載のパラレルバスシステム。 - 【請求項１１】 前記書き込みの指令バイトは、関係あ
るデータを周辺装置内に書き込む指令バイトであること
を特徴とする請求項８記載のパラレルバスシステム。 - 【請求項１２】 前記読み取り後に書き換えの指令バイ
トは、データを読み出した後、前記データを修正して元
のアドレスに書き込む指令バイトであることを特徴とす
る請求項８記載のパラレルバスシステム。 - 【請求項１３】 前記書き込み後に読み取りチェックの
指令バイトは、前記周辺装置中に書き込まれたデータを
更に読み出して確認する指令バイトであることを特徴と
する請求項８記載のパラレルバスシステム。 - 【請求項１４】 前記指令バイトに基づいてアドレスバ
イト及びデータバイトを伝送完了後、前記周辺装置選定
ラインは全ての周辺装置に情報の受信を停止するよう通
知することを特徴とする請求項１記載のパラレルバスシ
ステム。 - 【請求項１５】 前記中央演算処理装置が周辺装置選定
ラインを使用しない場合であって、前記周辺装置自身が
中央演算処理装置を有する場合は、前記周辺装置選定ラ
インを利用して他の周辺装置が情報を受信するのを制御
することを特徴とする請求項１記載のパラレルバスシス
テム。 - 【請求項１６】 前記中央演算処理装置の数が１より大
きく、且つ全てが前記パラレルバスに接続され、関係の
ある周辺装置にタイムシェアリング処理を行い、或いは
１つの中央演算処理装置に優先順位を付与し、他の中央
演算処理装置を中断させて、パラレルバスを制御するこ
とを特徴とする請求項１記載のパラレルバスシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/350,109 US6442636B1 (en) | 1999-07-09 | 1999-07-09 | Parallel bus system capable of expanding peripheral devices |
| EP99113657A EP1069506B1 (en) | 1999-07-09 | 1999-07-14 | A parallel bus system capable of expanding peripheral devices |
| JP11209597A JP2001043182A (ja) | 1999-07-09 | 1999-07-23 | パラレルバスシステム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/350,109 US6442636B1 (en) | 1999-07-09 | 1999-07-09 | Parallel bus system capable of expanding peripheral devices |
| EP99113657A EP1069506B1 (en) | 1999-07-09 | 1999-07-14 | A parallel bus system capable of expanding peripheral devices |
| JP11209597A JP2001043182A (ja) | 1999-07-09 | 1999-07-23 | パラレルバスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001043182A true JP2001043182A (ja) | 2001-02-16 |
Family
ID=27239988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11209597A Pending JP2001043182A (ja) | 1999-07-09 | 1999-07-23 | パラレルバスシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6442636B1 (ja) |
| EP (1) | EP1069506B1 (ja) |
| JP (1) | JP2001043182A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE112010005993T5 (de) | 2010-11-11 | 2013-08-14 | Mitsubishi Electric Corp. | Peripheriegerät und paralleles Bussystem |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6149585B2 (ja) * | 2013-08-01 | 2017-06-21 | 株式会社リコー | パラレルバス装置、電気機器及び配線制御方法 |
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-
1999
- 1999-07-09 US US09/350,109 patent/US6442636B1/en not_active Expired - Fee Related
- 1999-07-14 EP EP99113657A patent/EP1069506B1/en not_active Expired - Lifetime
- 1999-07-23 JP JP11209597A patent/JP2001043182A/ja active Pending
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| US8959256B2 (en) | 2010-11-11 | 2015-02-17 | Mitsubishi Electric Corporation | Peripheral equipment and parallel bus system |
Also Published As
| Publication number | Publication date |
|---|---|
| US6442636B1 (en) | 2002-08-27 |
| EP1069506B1 (en) | 2006-06-07 |
| EP1069506A1 (en) | 2001-01-17 |
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