KR19990067720A

KR19990067720A - 내장형 메모리 매크로 디바이스

Info

Publication number: KR19990067720A
Application number: KR1019990000058A
Authority: KR
Inventors: 바스존이; 드레이벨비스제프리에이치; 칼터호워드엘
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-01-14
Filing date: 1999-01-05
Publication date: 1999-08-25
Also published as: JP2000003590A; KR100331524B1; TW418401B; EP0933780A1; DE69921708D1; EP0933780B1; DE69921708T2; US6044024A

Abstract

내장형 메모리 매크로 디바이스는 공통 반도체 기판상에 구성된 메모리 시스템 및 로직 회로를 포함한다. 메모리 시스템과 로직 회로는 핸드세이크 절차를 통하여 시스템 데이터 인터로크 신호를 경유해 통신한다. 판독 사이클동안 메모리 시스템은 시스템 데이터 인터로크 신호를 사용하여 메모리 시스템 데이터 출력에 있는 데이터가 유효한 때 로직 회로에 알려준다. 바람직한 실시예에서, 기록 사이클동안 메모리 시스템은 시스템 데이터 인터로크 신호를 사용하여 데이터가 성공적으로 기록된 때 로직 회로에 알려준다. 로직 회로는 시스템 데이터 인터로크 신호가 그 진행을 허용할 때까지 단지 대기할 필요가 있다. 로직 회로는 다음에, 시스템 데이터 인터로크 신호를 리셋하도록 메모리 시스템에 알리고, 새로운 판독 또는 기록 사이클을 즉시 개시할 수 있다.

Description

내장형 메모리 매크로 디바이스{INTERACTIVE METHOD FOR SELF-ADJUSTED ACCESS ON EMBEDDED DRAM MEMORY MACROS}

본 발명은 데이터 저장용 메모리 시스템이 메모리 시스템에 의해 저장된 데이터에 액세스하는 로직회로와 함께 공통 반도체 기판에 구성되는 로직 회로 및 메모리 디바이스에 관한 것이다.

메모리 시스템에 저장된 데이터를 사용하는데 디지털 로직 회로가 필요한 여러 가지 응용이 있다. 이러한 응용의 대부분에서, 메모리 시스템은 데이터가 액세스 되어야 하는 표준화된 입출력 세트와 함께 설계된 별도의 메모리 칩에 구성된다. 이러한 표준화된 입출력은 메모리 칩이 상이한 응용에 사용될 수 있게 하지만, 메모리 시스템과 로직 회로 사이의 통신을 제한한다.

특정 디지털 기능을 실행하기 위한 로직 회로는 통상 매크로라고 한다. 비용을 줄이기 위하여, 보다 새로운 디지털 설계들에서는 로직 회로와 메모리 시스템이 공통 기판상에 구성될 수 있고, 그러한 디바이스는 본 명세서에서는 내장형 메모리 매크로라 지칭된다. 개개의 매크로는 보다 복잡한 디지털 회로를 생성하도록, 단일 기판상에 결합되어 구성될 수 있다. 이와 달리, 개개의 매크로는 별도의 디바이스로 구성될 수 있다.

내장형 메모리 매크로 설계가 알려져 있지만, 이러한 설계는 내장형 메모리 시스템과 조합형 로직 회로 사이의 통신을 위하여 지금까지는 동일한 표준화된 입출력 세트를 사용하였다. 그 표준화된 인터페이스는, 비록 보다 새로운 메모리 시스템 설계가 메모리 시스템에 내부적으로 이용가능한 정보를 갖는다할 지라도, 메모리에서 판독되었던 데이터가 유효하게 된 때 메모리 시스템이 로직 회로에 신호를 보내는 것을 방해한다.

따라서, 본 발명의 목적은 메모리 시스템과 로직 회로 사이에 추가의 정보를 통신함으로써 내장형 메모리 매크로 성능을 개선하는 것이다. 이러한 목적은 내장형 메모리 시스템이 로직 회로와 동일한 기판에 구성되어, 내장형 메모리 시스템과 로직 회로 사이의 인터페이스가 개선되고 보다 많은 정보를 전달할 수 있게 하는 사실을 이용함으로써 달성된다.

메모리와 로직이 별도의 칩에 위치하는 통상의 매크로에서, 메모리는 구성 후에 테스팅되고, 소정의 사양에 부합하는지 여부를 확인 받아 왔을 것이다. 매크로는 이들 메모리 사양을 염두에 두고 설계되므로, 메모리와 매크로가 일치될 수 있다. 그러나, 내장형 메모리 매크로에서는, 이러한 일치가 이루어질 수 없다. 내장형 메모리 매크로는 메모리 시스템 성능에 변동이 있을 가능성을 고려하여 설계될 필요가 있다. 이는, 매크로에 대한 최적 성능 이하의 성능을 초래하는 매우 보수적인 설계를 필요로 하거나, 또는 매크로 동작을 메모리 시스템 성능에 맞추기 위하여 시동시 매크로에 의한 메모리의 복잡한 초기화 및 테스팅을 필요로 하였다.

따라서, 본 발명의 또다른 목적은 메모리 시스템 성능의 변동을 보상하기 위한 매크로에 의한 메모리 시스템의 복잡한 초기화 및 테스팅의 필요성을 방지하는 것이다. 이러한 목적은 메모리 시스템과 로직 회로 사이의 인터페이스 및 통신을 개선하여 성취될 수 있다.

본 발명은 메모리 시스템에서 데이터의 흐름을 제어하기 위하여 일반적으로 인터로크 신호(interlock signals) 또는 더미 데이터 라인 신호(dummy data line signals)라고 하는 내부 신호를 사용하는 새로운 유형의 메모리 시스템의 사용을 의도한다. 1995년 1월 17일자로 Ta에 허여된 미국 특허 제 5,383,155호는 인터로크드 설계의 한가지 응용을 예시한다.

인터로크 신호는, 지금까지 판독 동작용으로만 사용되고 메모리 시스템 내에서 내부적으로만 사용되어 왔는데, 본 발명에서는, 메모리 시스템이 판독 동작을 성공적으로 완료하였을 때 로직 회로에 알리는 시스템 인터로크 신호를 구성하는데 사용된다. 로직 회로의 설계는 이러한 정보가 내장 메모리 매크로의 성능을 최적화하는데 사용될 수 있도록 조정된다.

본 발명의 또다른 목적은 기록 동작동안 내장형 메모리 매크로의 성능을 개선하는 것에 관한 것이다. 메모리 시스템의 설계는 판독 동작뿐만 아니라 기록 동작도 감시하고 기록 동작이 성공적으로 완료되었을 때를 나타내는 인터로크 신호를 발생하도록 조정된다. 이는 메모리 시스템이 기록 동작에 관한 정보를 로직 회로에 제공할 수 있게 하여, 로직 회로가 이에 따라 그 기록 및 판독 사이클을 조정할 수 있게 해준다.

메모리 시스템의 기록 동작이 적어도 판독 동작만큼 빠르게 되도록 설계하는 것이 비교적 쉽기 때문에, 이전에는 메모리 시스템들이, 인터로크 신호들이 판독 동작동안 사용된 방식으로 기록 동작동안 인터로크 신호를 사용하도록 설계되지 않았다. 더 나아가, 판독 및 기록 동작이 단지 규정된 액세스 시간 내에 완료되도록만 설계될 때에는 판독 동작의 속도 이상으로 기록 동작 속도를 개선할 이유가 거의 없었다.

본 발명의 바람직한 설계에서, 로직 회로는 후속 메모리 동작을 가속시키거나 감속시키기 위하여 각각의 개별 기록/판독 동작의 성공적인 완료에 관한 메모리 시스템에 의해 제공되는 정보를 사용한다. 이는 전체 매크로가 최적 속도로 일정하게 실행될 수 있게 한다. 그 결과, 별도의 메모리 시스템이 로직 회로에 주의 깊게 매칭되었을 때의 비내장형 메모리 매크로 설계보다 훨씬 우수한 시스템이 구현된다.

구체적으로는, 본 발명의 내장형 메모리 매크로는, 메모리 시스템의 성능에 최적으로 일치하도록 각각의 개별 판독 또는 기록 동작에 대한 그 성능을 자체 조정하고 변화시킨다. 일치는, 메모리 시스템의 변화가 제조 공정 변화의 결과인가, 주변 동작 환경 변화의 결과인가 또는 메모리 시스템의 메모리 셀의 어레이내의 어디에 데이터가 저장되고 있는지에 따른 태스크 속도 변화의 결과인가에 관계없이 발생한다.

본 발명의 다른 목적과 다른 장점은 부분적으로 명백할 것이며, 부분적으로 이하 상세한 설명에 의해 명백해질 것이다.

상기 목적 및 장점과 다른 목적 및 장점은 당업자에게는 명백할 것이며, 제 1 측면에서, 반도체 기판과 로직 회로와 함께 상기 반도체 기판 위에 구성된 메모리 시스템을 포함하는 내장형 메모리 매크로 디바이스에 관한 본 발명에서 달성된다. 메모리 시스템은 데이터 저장용 메모리 셀의 어레이와, 데이터가 메모리 셀로부터 판독된 후 데이터를 이용할 수 있게 하는 데이터 출력과, 데이터 출력에 유효 데이터가 있는지 혹은 없는지를 나타내는 시스템 데이터 인터로크 신호를 구비하는 시스템 데이터 인터로크 출력을 포함한다. 로직 회로는 데이터 출력 및 시스템 데이터 인터로크 출력에 접속되고, 시스템 데이터 인터로크 신호가 데이터 출력에 유효 데이터가 있음을 나타낸 후에만 데이터 출력에서 데이터를 판독한다.

본 발명의 다른 측면에서, 로직 회로는 데이터가 메모리 시스템으로부터 판독되는 매크로 사이클을 정의하며, 로직 회로는 새로운 매크로 사이클을 나타내는 매크로 선택 신호를 구비하는 매크로 선택 출력을 포함한다. 메모리 시스템은 매크로 선택 출력에 접속되고, 매크로 선택 신호에 응답하여 데이터 출력에 유효 데이터가 없음을 나타내도록 시스템 데이터 인터로크 신호를 리셋한다.

본 발명의 다른 측면에서, 메모리 시스템은 매크로 사이클동안 메모리 셀로부터 데이터의 블럭을 검색하고, 로직 회로는 메모리 시스템에 의해 검색된 데이터 블럭의 서브셋이 로직 회로에 의해 판독되는 페이지 사이클을 정의한다. 로직 회로는 새로운 페이지 사이클을 나타내는 페이지 선택 신호를 구비하는 페이지 선택 출력을 포함하고, 메모리 시스템은 페이지 선택 출력에 접속되고, 페이지 선택 신호에 응답하여 데이터 출력에 유효 데이터가 없음을 나타내도록 시스템 데이터 인터로크 신호를 리셋한다.

본 발명의 가장 바람직한 실시예에서, 메모리 시스템은 판독 동작동안 뿐만 아니라 기록 동작 동안에도 시스템 데이터 인터로크 신호를 사용하여, 데이터가 메모리 셀에 유효하게 기록되었을 때 로직 회로에 신호를 보낸다.

도 1은 본 발명에 따라 구성된 로직 회로와 메모리 시스템 사이의 인터페이스의 선택된 부분을 예시하는 블럭도.

도 2는 판독 동작동안 본 발명의 내장형 메모리 매크로 디바이스에서 여러 시점에서 선택된 신호를 도시하는 타이밍도.

도 3은 기록 동작동안 본 발명의 내장형 메모리 매크로 디바이스에서 여러 시점에서 선택된 신호를 도시하는 타이밍도.

도 4는 판독/기록 동작동안 본 발명의 내장형 메모리 매크로 디바이스에서 여러 시점에서 선택된 신호를 도시하는 타이밍도.

도 5는 본 발명에 따라 구성되고 판독 동작 및 기록 동작 동안의 데이터 플로우를 도시하는 메모리 시스템의 부분 블럭도.

도면의 주요 부분에 대한 부호의 설명

10 : 로직 회로12 : 메모리 시스템

신규의 것으로 믿어지는 본 발명의 특징 및 본 발명의 구성 요소 특징은 특히 첨부된 청구 범위에 제시된다. 도면은 설명을 위한 것이며, 실제 축적대로 작성된 것은 아니다. 그러나 본 발명 그 자체는 구성과 조작 방법에 관한 것으로, 첨부 도면과 함께 아래의 상세한 설명을 참조하면 가장 잘 이해될 수 있다.

본 발명의 바람직한 실시예를 설명할 때, 본 명세서에서, 동일한 도면 부호가 본 발명의 동일한 피쳐(feature)를 지칭하는 도 1 내지 도 5가 참조될 것이다.

본 발명은 통상의 인터페이스를 구비하는 종래 기술의 메모리 시스템을 고려함으로써 보다 완전하게 이해될 수 있다. 그러한 메모리 시스템은 메모리 시스템에 대한 지정된 액세스 시간 내에 발생할 판독 동작 및 기록 동작을 위해 설계된다. 메모리 시스템이 구성된 후, 지정된 액세스 시간 내에 데이터를 판독하고 기록하기 위해 일정한 동작 파라미터 내에서 사용하도록 테스트되고 검증된다.

양호한 설계 기술을 사용하면, 메모리 시스템 설계자가 기록 동작을 위한 사이클 시간이 적어도 판독 동작을 위한 사이클 시간만큼 빠르도록 보장하기가 비교적 쉽고, 이에 따라 설계자는 판독 동작의 성능 개선에 가장 관심이 있게 되고, 판독 동작의 속도가 이에 상응하여 증가될 수 없다면 기록 동작 속도를 개선할 이유가 이전에는 거의 없었다.

판독 또는 기록 동작이 메모리 시스템에 의해 성공적으로 완료하는데 걸리는 시간은 광범위하게 변화할 수 있다. 하지만, 그 변화는 일반적으로 세 가지 상이한 요인으로 인한 것일 수 있다. 한 요인(공정 변화)은 제조 공정에서의 변화와 관련되며, 그 결과에 의해 메모리 시스템 성능이 보다 빨라지기도 하고 느려지기도 한다.

제 2 요인(응용 변화)은 전류가 동작하는 주변 온도나 전류의 동력을 공급하도록 선택된 전원의 전압과 같은 특정 응용 및 동작 조건에 있어서의 변동과 관련된다. 제 3 요인(태스크 변동)은 메모리 어레이 내에 데이터가 저장되는 위치와 메모리 시스템 입력 및 출력으로부터의 저장 위치의 거리와 같은, 메모리 시스템에 의해 수행되고 있는 특정 태스크에 있어서의 변동과 관련된다.

내장형 메모리 시스템 및 별도의 메모리 시스템에서, 데이터는 데이터 입력/출력과 데이터가 저장된 메모리 셀 사이에서 이동할 때 여러 중간 단계를 통하여 순차적으로 이동한다. 이러한 중간 단계는 래치되어야 하는 데이터 레지스터, 출력이 안정화될 필요가 있는 증폭기들을 포함할 수 있다. 데이터는 상태를 변화시키는데 시간이 걸리는 내부 데이터 라인들을 따라 이동해야 하고, 데이터가 최종적으로 그 종착지에 도착하기 전에 어드레스 비교와 같은 메모리 시스템에 의한 다른 내부 처리가 있을 수 있다. 기록 동작동안 단계들의 유사한 시퀀스가 발생한다.

임의의 특정 기록 또는 판독 동작이 완료되는데 걸리는 총 시간을 제어하는 것은, 개개의 지연에 영향을 미치는 세 요인에 의해 정해지는 바와 같은 이들 단계 모두로부터의 누적 지연이다. 메모리 시스템 설계자는 이전 단계가 성공적으로 완료될 때까지 각각의 단계가 대기하는 것을 보장하기 위해서는, 데이터가 저장된 메모리 셀로부터 데이터가 이동할 때 데이터의 처리에 있어서의 각각의 연속하는 단계의 타이밍에 주의해야 한다. 어떤 단계가 너무 일찍 동작할 경우, 선행 단계로부터의 무효 데이터가 처리되며, 그 결과 동작이 실패할 것이다.

이전 메모리 시스템 설계에서, 설계자는 다음 단계가 진행하도록 허용되기 전에 각각의 단계에서 지연을 삽입하였다. 그 지연은, 공정의 다음 단계가 개시되기 전에 유효 데이터가 도달하도록 보장하기 위해 이전 단계에 대한 최악의 경우의 지연이 되도록 선택되었다.

구체적인 예로는 가장 원거리 메모리 셀에 저장된 미지의 값의 데이터 비트가 성공적으로 검색됨을 보장하는데 필요한 지연이 있다. 상기 원거리 셀에 이르게 하는 데이터 라인은 초기 이진 상태를 갖고, 그 미지의 데이터가 그 정반대의 이진 상태에 있을 경우 데이터 라인은 변경해야 하는데, 이는 그 상태가 변경될 필요가 없었을 경우보다 시간이 더 오래 걸린다. 메모리 셀이 보다 원거리에 있을수록, 상태의 변화가 발생하는데 걸리는 시간이 더 길어진다.

이러한 유형의 문제점을 피하기 위하여, 메모리 시스템 설계자는 데이터 라인상의 검색된 데이터를 사용하기 전에 비교적 긴 일정한 지연을 삽입하였다. 그 지연은 데이터가 가장 원거리 위치에 위치할 경우와 그 데이터가 데이터 라인의 상태를 변경해야 하는 데이터인 경우를 만족시키기에 충분한 길이로 선택되었다.

이러한 지연은 데이터가 가장 원거리 위치보다 가까운 거리에 위치할 대부분의 경우에 필요한 것보다 훨씬 더 길었다. 각각이 그러한 최악의 경우의 지연을 갖는 다수의 단계가 있는 경우, 그 지연들이 합산되어, 메모리 시스템에 대한 최적의 성능보다 훨씬 낮은 성능이 초래된다.

성능을 개선하기 위하여, 보다 새로운 메모리 시스템 설계들이 판독 동작의 하나 또는 그 이상의 단계에서 인터로크 신호를 사용하여 왔다. 인터로크 설계에서, 메모리 시스템은, 더미 동작이 감시될 하나 또는 그 이상의 실제 동작과 병렬로 실행되도록 구성된다. 더미 동작은 감시 대상의 실제 동작과 가능하면 유사하게 되도록 설계되지만, 모든 경우에 감시되는 가장 긴 실제 동작만큼의 시간이 종료하는데 적어도 소요되도록 설정된다.

공정 및 응용 변동은 실제 동작과 더미 동작 모두에 동일하게 영향을 미쳐서, 자동적으로 이러한 변동에 대해 내부 성능을 조정한다. 더미 동작의 결과가 감시되어, 인터로크 신호(또한 더미 데이터 라인 신호라고도 함)가 발생된다. 더미 동작이 성공적으로 완료된 경우, 모든 관련 실제 동작도 또한 완료된 것으로 알려져 왔다. 각각의 감시된 태스크에 대해 상이한 더미 동작이 존재하기 때문에 (가까운 데이터 저장 위치로부터의 데이터의 검색과 같은) 비교적 빠른 태스크가 자동적으로 더 빨리 실행되고 메모리 시스템에서 다음 단계가 진행될 수 있다.

인터로크 신호는 메모리 시스템에서 요구되는 많은 상이한 태스크를 감시하는데 사용될 수 있다. 이상적으로는, 데이터를 처리할 때의 각각의 단계는 이전 단계의 더미 감시에 의해 진행으로부터 인터로크될 것이다. 선행 단계의 성공적인 완료는, 다음의 단계가 가능한 가장 이른 시간에서 시작하도록 해준다.

이러한 유형의 인터로킹 설계는 메모리 시스템이 최적으로 실행할 수 있게 하고 데이터를 가능한 한 신속히 저장 위치로부터 출력으로 획득할 수 있게 하지만, 메모리 시스템에 대한 표준화된 인터페이스는 지금까지 메모리 시스템이 로직 회로에 판독이 성공적으로 완료되었음을 알릴 수 있게 해주지 못했다.

따라서, 그 인터로킹이 데이터가 가능한 한 빨리 출력에 도달하는 것을 보장하는데 도움이 되지만, 데이터가 시스템의 지정된 액세스 시간 전에 도달할 경우 전체 성능에는 아무런 이점이 없다. 더욱이, 예를 들면, 낮은 전압원과 높은 주변 온도와 같은 극단적인 동작 조건하에서, 메모리 시스템에 대한 지정된 액세스 시간이 우연히 초과될 경우 로직 회로에게 대기하도록 신호를 보낼 방법이 없다.

전자의 경우(in the former case), 로직 회로는 데이터가 이미 이용가능하다 하더라도 대기해야 하며, 후자의 경우, 로직 회로는 메모리 시스템이 데이터가 아직 사용될 준비가 되지 않음을 마지막 인터로크 신호를 통하여 알고 있다는 사실에도 불구하고 무효 데이터로 진행할 것이다.

도 1은 본 발명에 따라 공통 기판(도시되지 않음) 위에 구성된 로직 회로(10) 및 메모리 시스템(12)을 예시하는 블럭도를 제공한다. 두 회로(10, 12)는 전반적으로 도면 부호(14)로 표시된 입력 및 출력의 세트(I/Os)를 포함하는 인터페이스를 통하여 서로 통신한다.

도 1에 도시된 I/O는 매크로 선택(MSN)(16), 페이지 선택(PGN)(18), 기록 인에이블(WN)(20), 데이터 입력(DI)(22), 데이터 출력(DO)(24) 및 시스템 데이터 인터로크(DDL/SDI)(26)를 포함한다.

위에 열거된 첫 다섯 신호(MSN, PGN, WN, DI 및 DO)는 (DI(22)에 대응하는) 다중 추가 데이터 입력 라인, (DO(24)에 대응하는) 다중 추가 데이터 출력 라인 및 어드레스 라인도 또한 포함하는 보다 완전한 표준 인터페이스의 서브셋이다. 이들 라인은 본 발명에 따라 구성된 디바이스에서도 발견될 것이지만, 그들의 기능이 잘 알려져 있고 본 출원에서 변경되지 않기 때문에 도시되지 않는다.

시스템 데이터 인터로크 신호 DDL/SDI(26)는 종래 기술의 인터페이스에는 없는 추가의 라인이며, 본 정보를 제공하고 이용하도록 로직 회로 및 메모리 시스템에 대한 적절한 수정이 이루어질 경우 본 발명의 성능 개선을 가능하게 하는 것은 이러한 추가의 라인이다.

기록 인에이블 라인(WN)(20)은 메모리 시스템(12)의 입력이고 이 사이클이 기록 동작인가 판독 동작인가를 메모리 시스템에 알리도록 로직 회로에 의해 사용된다.

기록 동작동안, 로직 회로는 데이터 입력 라인 DI(22)에 데이터의 한 비트를 입력할 것이다. 전형적으로, 로직 회로에는 다수의 추가 데이터 입력 라인이 있어서, 단일 데이터 비트가 아니라 데이터의 블럭이 DI(22)상에 기록될 수 있다. 로직 회로는 또한 데이터가 저장되어야 하는 어드레스를 어드레스 라인(도시되지 않음)상에 지정해야 한다.

판독 동작동안, 로직 회로는 데이터 출력 라인 DO(24)로부터 (그리고 DO(24)에 대응하는 추가의 데이터 출력으로부터) 데이터 비트를 판독할 것이다. 로직 회로는 데이터가 검색될 어드레스를 어드레스 라인(도시되지 않음)상에 지정해야 한다.

매크로 선택 신호(MSN)(16)는 로직회로가 새로운 판독 동작 또는 기록 동작이 시작함을 알릴 수 있게 하는 메모리 시스템(12)의 입력이다. 로직 회로는 기록 인에이블 라인 WN(메모리 시스템(12)에게 판독 또는 기록 사이클인지를 알림)을 정확히 설정하고, 어드레스 라인상에 정확한 어드레스를 배치하며, 그 밖에 새로운 사이클을 개시하기 위해 MSN 라인의 상태를 변경하기 전에 새로운 사이클을 준비한다.

종래 기술의 설계에서, 로직 회로 설계자는 MSN 신호를 사용하여 새로운 판독 또는 기록 사이클을 시작하기 전에 메모리 시스템의 지정된 액세스 시간을 대기하도록 요구받았을 것이다. 메모리 시스템 설계자는 MSN이 새로운 사이클의 시작을 알린 후 지정된 액세스 시간 내에 유효 데이터가 판독 동작동안 데이터 출력에서 이용가능하거나 또는 기록 동작이 성공적으로 완료되었음을 보장할 필요가 있었을 것이다.

본 발명에서, 로직 회로는 DDL/SDI 시스템 데이터 인터로크 신호를 감시한다. 이 신호는 판독 신호 및, 바람직하게는 기록 신호도 또한 성공적으로 완료되었을 때 신호를 보내는 (내부 메모리 시스템 인터로크 신호로부터 유도된) 메모리 시스템으로부터의 출력이다. DDL/SDI가 상태를 변경할 때, 로직 회로는 새로운 사이클을 시작할 수 있다.

페이지 선택 신호 PGN(18)은 또한 메모리 시스템(12)의 입력이고, 새로운 판독 또는 기록 사이클을 알리기 위해 MSN과 동일한 방식으로 작동한다. 판독 동작동안, MSN이 새로운 판독 사이클을 알리면, 메모리 시스템은 로직 회로에 접속된 데이터 출력의 수를 초과하는 데이터의 내부 블럭을 검색할 것이다. 이 데이터 블럭은 메모리 시스템에 의해 내부적으로 저장되고 고속으로 액세스될 수 있지만, 데이터의 페이지를 형성하는 데이터의 서브셋만이 제한된 수의 출력으로 인하여 임의의 한 시간에서 사용가능하다.

다음 판독 동작이 이전 동작에서 판독된 데이터에 근접한 데이터를 판독할 경우, 즉 어드레스의 상위 비트가 이전 데이터 판독 동작의 그것과 동일할 경우, 판독될 새로운 데이터는 이전 판독된 데이터의 블럭의 일부일 것이며, 데이터의 새로운 블럭이 판독되어야 할 경우보다 빠르게 액세스될 수 있다. 이 경우, 데이터의 새로운 페이지는 데이터의 새로운 페이지를 가리키도록 하위 어드레스 비트를 변경하고, 다음에 MSN 대신 PGN을 사이클링함으로써, 내부 레지스터로부터 매우 빠르게 액세스될 수 있다.

도 2-4는 판독 동작(도 2), 기록 동작(도 3) 및 조합된 판독/기록 동작(도 4)동안 도 1에 도시된 인터페이스 라인상의 신호를 예시한다.

도 2에서, MSN 신호는 새로운 매크로 사이클에서 판독 동작의 시작을 알리기 위하여 도면 부호(28)로 표시된 시간에서 상태를 변경한다. 이 시간 전에, 로직 회로는 어드레스 라인상에 판독될 어드레스를 배치하였을 것이며, 기록 동작이 아니라 판독 동작임을 나타내는 기록 인에이블 WN을 하이(시간(30)에서)로 설정하였을 것이다.

시간(28)에서 MSN 신호의 상태의 변경을 감지하자마자, 메모리 시스템(12)은 액세스될 메모리 어드레스를 결정하고 그 위치로부터 데이터를 검색하여, 검색된 데이터를 시간(32)에서 데이터 출력 라인 DO에 배치할 것이다. 그 직후, 메모리 시스템이 데이터 출력 라인 DO에서 데이터가 유효하다고 판정한 때, 메모리 시스템은 DDL/SDI 라인(26)상의 시스템 데이터 인터로크 신호의 상태를 변경한다. 이러한 변경은 시간(34)에서 발생한다.

시스템 데이터 인터로크 신호는 데이터가 이제 유효하고 데이터 출력 DO로부터 안전하게 판독될 수 있음을 로직 회로(10)에 알린다. 본 발명의 몇몇 구현에서, 시스템 데이터 인터로크 신호는, 종래 기술의 인터로크된 메모리 디바이스에서 판독 동작을 감시하는데 사용된 더미 데이터 라인 신호와 같은 단일 인터로크 신호로부터 유도될 수가 있다.

본 발명의 다른 구현에서, 시스템 데이터 인터로크 신호는 앞서 설명된 바와 같이 캐스케이드된(cascaded) 일련의 인터로크 신호내의 마지막 인터로크 신호로부터 유도될 수 있다. 게다가, 마지막 시스템 데이터 인터로크 신호를 발생시키기 위해, 신호의 소정 처리, 신호의 추가 지연 또는 종래 기술의 인터로크 신호의 다른 조합 및 수정이 있을 수 있다.

매크로 설계자가 DDL/SDI 시스템 데이터 인터로크 신호를 어떻게 생성하는가에 관계없이, DDL/SDI 시스템 데이터 인터로크 신호가 상태를 변경할 때, 이는 출력 데이터가 유효하고 로직 회로가 데이터의 판독을 시작하고 새로운 판독 사이클을 시작할 수 있음을 로직 회로에 알린다.

데이터 입력 신호내의 사선과 기록 인에이블 WN 신호의 일부에 나타나는 사선은 메모리 시스템이 이 시간에는 이들 라인상의 신호 상태에 관해 관심을 갖지 않음을 나타냄에 지나지 않는다.

시간(36)에서, 로직 회로는 기록 인에이블 신호 WN이 하이이고 새로운 어드레스가 어드레스 라인상에 배치되도록 보장한다. 이 시점에서, 로직 회로는 새로운 판독 동작을 개시하려 한다. 이러한 판독 동작은 데이터의 완전히 새로운 블럭을 판독하는 새로운 매크로 사이클 대신, 데이터의 새로운 페이지를 판독하는 새로운 페이지 사이클일 것이다.

도 2에서, 데이터의 새로운 페이지의 판독은 PGN의 상태를 변경함으로써 시간(38)에서 개시된다. 시간(28)에서 개시된 매크로 사이클동안, 메모리 시스템은 데이터 출력에서 출력될 수 있었던 데이터의 양보다 큰 데이터의 블럭을 검색하였다. 이 페이지 사이클에서, 이러한 더 큰 데이터 블럭의 또 다른 서브셋/페이지가 출력될 것이다.

로직 회로는 데이터의 새로운 페이지의 판독 사이클동안 어드레스 라인상의 하위 비트를 변경하고 WN 라인을 셋업할 필요가 있을 뿐이다. 상당히 상이한 메모리 위치에 있는 데이터가 판독되어야 할 경우, 로직 회로는 어드레스 라인상의 상위 비트를 변경해야 했을 것이며, 판독 사이클은 MSN을 통하여 새로운 매크로 사이클을 시작함으로써 개시되었을 것이다.

라인(18)상의 페이지 선택 신호 PGN이 시간(38)에서 상태를 변경할 때 메모리 시스템은 (40)에 도시된 바와 같이 DDL/SDI 신호를 리셋한다. 이는 시스템 데이터 인터로크 라인을 리셋하여, (42)에서 다음 천이가, 유효 신호가 라인(24)상의 DO 데이터 출력에 배치되었음을 로직 회로에 신호로 보낼 수 있다.

도 2에 도시되지는 않았지만, 데이터의 추가 페이지들은, 페이지 선택 PGN 라인을 세트하고 리셋하며, 정확한 어드레스 및 WN 신호가 각각의 시간에 나타나도록 보장함으로써 메모리 시스템으로부터 판독될 수 있다. PGN이 (시간(38)에서 처럼) 상태를 변경함으로써 새로운 페이지 사이클을 알릴 때마다, DDL/SDI 신호가 리셋된다((40)에서 처럼). 각각의 경우에, 로직 회로는, DDL/SDI 신호가 또 다시 ((34 및 42)에서 처럼) 상태를 변경하여 그 출력 데이터가 이제 유효하고 그 로직 회로가 진행될 수 있음을 알릴 때까지 대기한다.

데이터의 매우 큰 블럭이 순차적으로 판독될 경우, 데이터의 전체 블럭은, PGN 신호의 사이클링과 어드레스의 하위 비트의 변경을 통하여 한 페이지씩 판독될 것이다. 결국, 로직 회로는 (28)에서 시작한 매크로 사이클동안 이미 검색되지 않았던 데이터를 판독할 필요가 있을 것이다. 이 시점에서, 새로운 데이터를 검색하도록 새로운 매크로 사이클이 시작되어야 하며, 그러면 한 번에 한 페이지가 판독될 수 있다.

현재의 매크로 사이클을 종료하기 위하여, MSN, PGN, DDL/SDI가 모두 리셋된다. 도면 부호(44, 46)로 표시된 시점에서, MSN 및 PGN 신호는 상태를 변경한다. 시간(48)에서, DDL/SDI 인터로크 신호는 MSN 및 PGN 리셋에 응답하여 리셋된다.

도 2는 판독 사이클 동안의 본 발명의 동작을 설명하였고, 본 발명의 몇몇 실시예는 판독 동작 동안에만 설명된 DDL/SDI 핸드세이킹 동작을 사용할 수 있다. 구체적으로는, 핸드세이크는 로직 회로가 MSN 또는 PGN을 통하여 판독 동작을 요구할 때 시작한다. 메모리 시스템은 데이터가 준비된 때를 DDL/SDI 인터로크 신호를 통하여 응답하고, 로직 회로는 (38)에서처럼 PGN을 통하여 새로운 판독 사이클을 시작함으로써, 또는 (44)에서 도시된 바와 같이 MSN의 상태를 변경함으로써 DDL/SDI를 리셋하도록 메모리 시스템에게 알린다.

완전한 판독 동작은 일반적으로 매크로 사이클 판독의 경우보다 페이지 사이클 판독의 경우에 훨씬 더 빨리 발생할 것이다. 더욱이, 몇몇 매크로 사이클 판독 동작들은, 출력으로부터의 상이한 저장 위치 및 출력으로부터의 이들 저장 위치의 상이한 거리로 인하여 다른 동작들보다 시간이 더 걸릴 것이다. 하지만, 변화의 소스와 관계없이, DDL/SDI는 데이터가 유효하게 될 때 신호를 보낼 것이고, 로직 회로는 즉시 데이터를 사용하기 시작할 수 있을 것이다.

내장형 매크로가 예를 들면, 극단적인 열과 저전압하에서와 같이, 의도된 동작 파라미터의 범위 외에서 동작될 경우라도, 그 매크로는 계속 동작할 것인데, 이는 로직 회로가 유효 데이터를 기다리도록 신호를 받을 것이기 때문이다. 이렇게 함으로써, 매크로는 정상 조건하에서의 동작 속도에 있어서 뿐만 아니라 동작의 신뢰도에 있어서도 개선되며, 매크로는 언제나 최적으로 실행된다.

상기 핸드세이킹 동작 설명은 통상의 로직 기술을 사용하여 로직 회로 및 메모리 시스템(12)에 구현된다. 로직 회로는 다음 클럭 신호에서 실행하는 다음 동작을 개시하기 전에 DDL/SDI 라인(26)상의 그 신호를 단지 기다릴 뿐이다.

메모리 시스템은 시간(38)에서 페이지 선택 신호상에 존재하거나 또는 시간(44)에서 매크로 선택 신호상에 존재할 수 있는 DDL/SDI 신호를 적절한 시간에 리셋할 필요가 있을 뿐이다.

일부 설계자들은 본 발명의 보다 더 복잡하고 보다 바람직한 구현에서, 단지 판독 동작의 성능을 증가시키는 데에만 본 발명을 사용하기로 결정할 수 있지만, 메모리 시스템(12)에는 기록 동작이 성공적으로 완료되었을 때를 판정하는 내부 방법이 제공된다. 이들 실시예에서, 메모리 시스템에는 이미 설명된 판독 인터로크 신호에 대응하는 내부 기록 인터로크 신호가 제공된다. 기록 인터로크 신호는 기록 동작이 성공적으로 데이터를 기록하였을 때를 표시하여, 로직 회로가 새로운 기록 (또는 판독) 동작을 시작할 수 있도록 해줄 것이다.

도 3은 메모리 시스템(12)내에 기록 동작 인터로킹을 구비한 시스템의 바람직한 실시예의 동작을 예시한다.

시점(50)에서, 기록 동작이 시작하는 새로운 매크로 사이클이 시작된다. 시점(50)에서 매크로 선택 신호의 상태의 변화 바로 전에, 기록 인에이블 신호 WN은 (이 신호가 기록 동작임을 나타내도록) 로우로 설정될 것이다. 시점(50)의 기록 인에이블 신호의 로우 상태는 (판독 동작동안) 도 2의 지점(30)의 기록 인에이블 신호의 하이 상태와 비교될 수 있다.

시점(50)의 매크로 선택 신호의 상태의 변화 전에, 기록될 데이터는 시간(54)에 표시된 바와 같이 데이터 입력 DI에 배치될 것이다. 이 시간 전에, (시간(54) 전에 사선으로 표시된 바와 같이) 어떤 데이터가 DI상에 있는가 하는 것은 중요하지 않다. 판독 동작의 경우에서처럼, 로직 회로는 또한 메모리 시스템에 데이터를 저장할 곳을 알려주기 위해 어드레스 라인상에 적절한 어드레스를 배치할 것이다.

시간(50)에서 매크로 선택 신호의 천이에 의해, 메모리 시스템(12)은 어드레스에 의해 지정된 위치에 DI상의 데이터를 저장하게 된다. 데이터가 일단 성공적으로 기록되었으면, 메모리 시스템(12)은 시점(56)에 표시된 바와 같이 DDL/SDI 라인을 통하여 이 사실을 알린다.

로직 회로(10)가 DDL/SDI 라인의 상태의 변화를 관측한 때, 로직 회로(10)는 후속 기록 동작 또는 판독 동작을 시작할 수 있다. 시스템 데이터 인터로크 신호의 리셋과, 데이터를 기록하는 페이지 사이클의 동작은 판독 동작과 관련하여 설명된 것과 실질적으로 동일하다.

페이지 사이클은 PGN의 상태를 변화시킴으로써 시간(58)에서 시작한다. 페이지 판독의 경우에서처럼, 이 시점 전에, 로직 회로는 기록 인에이블을 세트하고 어드레스를 지정해야 한다. 기록될 데이터는 또한 매크로 기록 사이클에서처럼 데이터 입력에 인가되어야 한다. 기록 인에이블은 (60)에서 도시된 바와 같이 로우로 설정된다. 이러한 페이지 사이클동안 기록될 데이터는 (62)에 도시된 바와 같이 데이터 입력상에 세트된다.

페이지 선택 신호가 (58)에서 상태를 변경할 때, 메모리 시스템(12)은 도면 부호(64)로 표시된 바와 같이 DDL/SDI 라인을 즉시 리셋한다. 일단 데이터의 페이지가 성공적으로 기록되면, 메모리 시스템은 (66)에서 표시된 바와 같이 DDL/SDI의 상태를 변경함으로써 이를 로직 회로에 알린다.

추가의 페이지 사이클은 하위 비트에서만 이전의 기록 동작과는 상이한 새로운 어드레스로 기록을 계속할 수 있다. 어드레스의 상위 비트를 변경할 필요가 있을 때, 새로운 매크로 사이클은 (68)에 표시된 바와 같이 매크로 선택 신호의 상태를 변경함으로써 개시되어야 한다. 이는 (70)에서 도시된 바와 같이 DDI/SDI 시스템 데이터 인터로크 신호를 리셋하고 그 프로세스는 새로운 매크로 판독 또는 기록 사이클로 계속된다.

도 4는 데이터의 하나 또는 그 이상의 페이지에 대해 조합된 기록/판독 동작이 어떻게 단일 매크로 사이클동안 달성될 수 있는가를 도시한다. 초기에, 데이터의 페이지가 기록되고, 그 직후 데이터의 페이지가 판독된다.

시간(72)에서, 새로운 매크로 사이클이 시작된다. 새로운 매크로 사이클은 (74)에서 기록 인에이블 라인 WN에 의해 신호 전송된 기록 동작이며 기록될 데이터는 (76)에서 도시된 바와 같이 DI 라인상에 배치된다. (78)에서, DDL/SDI는 기록 동작의 성공적인 완료를 알린다. 로직 회로는 다음에 데이터의 페이지를 판독하는 것을 판정하고, 시점(80)에서 WN의 상태를 스위칭하며, (82)에서 PGN으로 새로운 페이지 사이클을 개시한다. 이는 메모리 시스템이 (84)에서 DDL/SDI를 리셋하게 하고 판독 동작을 시작하게 한다.

데이터가 판독되었을 때, 메모리 시스템은 시점(86)에서 데이터 출력상에 데이터를 배치하며, 데이터가 이제 유효하고 (88)에서 DDL/SDI의 상태를 변경함으로써 사용될 수 있음을 로직 회로에 알린다. 이전의 경우에서처럼, (90 및 92)에서 매크로 선택 신호 MSN 및/또는 페이지 선택 신호 PGN의 상태의 변화는 시스템 데이터 인터로크 신호가 (94)에서 도시된 바와 같이 리셋되게 한다.

도 5는 본 발명에서 사용하기에 적합한 메모리 시스템(12)의 일부분에 대한 블럭도를 예시한다. 메모리 시스템에 저장될 데이터의 각각의 이진 비트는 정규 셀(Regular Cell)로 표시된 별도의 메모리 셀에 저장된다. 메모리 셀은 행과 열로 배열되고, 따라서 메모리 셀(100)은 도 5의 상측 행과 최우측 열에 위치한다. 메모리 셀(102)은 메모리 셀(100)에서와 동일한 행이지만 인접 열에 위치한다. 메모리 셀(104)은 메모리 셀(100)과 동일한 열이지만 상이한 행에 위치한다.

도 5가 단지 3 행과 4 열을 예시하지만, 대규모 메모리 시스템에서 행의 수와 열의 수는 상당히 증가될 것임을 이해할 것이다. 예를 들면, 현재의 메모리 시스템은 단일 행에 2,000 셀을 구비할 수 있다. 판독 동작동안, 어드레스의 상위 비트는 국부 워드 복호기(112)에 의해 복호화되어 원하는 데이터를 포함하는 행을 식별한다. 이 예의 경우, 상기 행은 제 1 행임을 가정할 것이다. 이 행은 메모리 셀(100, 102, 106, 108)과, 국부 워드 복호기(112)로부터 가장 먼 위치에 있는 원거리 좌측부에 위치하는 인터로크 더미 셀(110)을 포함한다.

MSN 신호의 동작은 감지 증폭기(114, 116, 118, 120, 122)가 국부 워드 복호기(112)에 의해 복호화된 어드레스의 상위 비트에 의해 식별된 행에서 데이터를 판독하게 한다. 따라서, 감지 증폭기(114, 116, 118, 120, 122)는 대응 메모리 셀(100, 102, 106, 108, 110)을 판독한다. 정규 메모리 셀(100)로부터의 데이터는 정규 셀(102, 106, 108)로부터의 데이터가 그 대응하는 감지 증폭기에 도달하기 전에 감지 증폭기(114)에 도달할 것이다.

하지만, 인터로크 더미 셀(110)에 대응하는 감지 증폭기(122)는 마지막으로, 그리고 모든 다른 정규 셀이 판독된 후에만, 그리고 대응 감지 증폭기 모두가 그들의 대응 정규 셀에서 메모리와 일치하도록 상태를 변경시킨 후에만, 상태를 변경시킬 것이다.

인터로크 더미 셀(110)에 저장된 데이터는 더미 셀이 판독될 때 감지 증폭기(122)의 상태가 항상 변동하도록 선택된 데이터의 사전정의된 비트이다. 감지 증폭기(122)가 상태를 변동시킬 때 모든 다른 감지 증폭기가 유효 데이터를 포함하는 것으로 알려져 있다. 이 시점에서, 감지 증폭기는 대응 어드레스 행에서 데이터를 보유하는 내부 레지스터의 형태로 작용한다. 앞서 표시된 바와 같이, 이는 데이터의 2048 비트를 포함할 수 있다.

하지만, 전형적으로 메모리 시스템은 2048 데이터 출력을 포함하지 않을 것이며, 단지 256 또는 이보다 작은 출력만을 포함할 수 있다. 열 복호기(124, 126, 128, 130)는 어드레스의 하위 비트를 복호화하고 선택된 행에서 메모리 셀의 서브셋을 선택하는데 사용된다. 한 행에 256 개의 데이터 출력과 2048 개의 정규 메모리 셀이 있는 경우에, 2048 개의 감지 증폭기가 존재할 것이다(인터로크 더미 셀(110) 및 이에 대응하는 감지 증폭기(122)를 계수하지 않음). 하지만, 단지 256 개의 열 복호기가 있을 것이며, 각각의 열 복호기는 8 개의 별도의 감지 증폭기에 접속된다.

어드레스의 하위 비트는 감지 증폭기 중 어떤 증폭기가 열 복호기를 통하여 선택되는가를 결정할 것이고, 이러한 선택이 이루어진 후 디지털 이차 감지 증폭기(132, 134, 136, 138)는 선택된 데이터를 프리데이터 라인(140, 144, 146)을 통하여 레지스터(148)로 전송한다.

인터로크 더미 셀을 포함하는 열에서 감지 증폭기(122)에 접속된 열 복호기(150)는 실제로 열 복호 기능을 실행하지 않는다. 그 대신, 열 복호기(150)는, 신호를 감지 증폭기(122)로부터 디지털 이차 감지 증폭기(152)로 전달할 때의 지연이 열 복호기(124-130)에 의해 야기된 지연과 실질적으로 동일하도록, 열 복호기(124-130)와 실질적으로 동일하게 만들어진다.

이러한 방식으로, 디지털 이차 감지 증폭기(152)로부터의 출력은 레지스터(148)가 성공적으로 로딩되었을 때를 표시할 것이다. 레지스터(148)에 매우 인접하게 위치한 행으로부터의 데이터는 DDL/SDI 라인의 조기 천이를 야기시킬 것이며, 반면에 원거리 행에 위치한 데이터는 보다 오래 걸릴 것이다. DDL/SDI라인(154)이 데이터 라인(140-146)에 대응하지만 더미 데이터 셀로부터 더미 데이터를 이송하기 때문에, DDL/SDI 라인(54)은 종종 더미 데이터 라인이라 지칭된다.

라인(154)은 DDL/SDI로 표시되었지만, 이 라인상의 이진 신호는 도 1의 라인(26)상에서 로직 회로로 전송되는 시스템 데이터 인터로크 신호를 발생하기 전에 추가의 처리를 겪게 될 수 있음을 이해할 것이다.

감지 증폭기, 열 복호기 및 디지털 이차 감지 증폭기의 조합은 일반적으로 메모리 셀로 그리고 메모리 셀로부터 데이터를 전달하기 위한 제어 회로로 볼 수 있다. 이러한 제어 회로는 부분적으로 메모리 셀의 위치에 의존하고 부분적으로 응용 및 프로세스 변화에 의존하는 지연 시간을 갖는다. 더미 데이터에 대한 제어 회로는, 동일한 응용 및 프로세스에 처했을 때 다른 제어 회로로부터의 지연과 적어도 동일한 지연을 발생하도록 설계된다. 이는 인터로크 더미 셀로부터의 데이터가 최종적으로 DDL/SDI 라인에 도달하는 것을 보장하기 위해, 국부 워드 복호기(12)로부터의 인터로크 더미 셀의 보다 원거리 위치로 인한 지연을 남겨 둔다.

앞서 설명된 바와 같이, 페이지 판독 사이클동안, 감지 증폭기(114-122)가 대응 행으로부터의 데이터로 이미 로딩되었기 때문에 데이터의 전체 행을 다시 판독할 필요가 없다. 따라서, 감지 증폭기(114, 122)가 상태를 변경시키는 시간뿐만 아니라, (112)에서 국부 워드 복호화 기능에 필요한 시간은 모두 제거될 수 있다. 페이지 판독 사이클동안 필요한 모든 것은 어드레스에서 변동된 하위 비트를 복호화하는 것이다. 열 복호기는 감지 증폭기로부터 데이터를 위한 새로운 서브셋을 선택하고 그 데이터는 레지스터(148)에 로딩된다.

라인(156, 158)은 일반적으로 시스템 데이터 인터로크 신호 DDL/SDI가 어떻게 리셋되는가를 나타낸다. 표준 로직 기능은 도 2-4와 관련하여 설명된 조건 및 시간에서 DDL/SDI를 리세트를 실행하기 위해 기록 인에이블 WN, 페이지 선택 PGN 및 매크로 선택 MSN 신호를 감시하는데 사용된다. 감지 증폭기(122)를 리셋하기 위한 리세트 신호는 라인(158)을 통하여 전송된다. 열 복호기(150) 및 디지털 이차 감지 증폭기(152)를 리셋하기 위한 리셋 신호는 라인(156)을 통하여 전송된다.

일단 출력 레지스터(148)가 로딩되면, 라인(160, 162, 164, 166)을 포함하는 시스템 데이터 버스는 데이터 출력으로 데이터를 전송하는데 사용된다. 이들 라인이 양방향인 것으로 도시되었지만, 별개의 입력 및 출력 라인으로 이루어질 수 있다.

기록 동작동안, 데이터는 데이터 입력으로부터 레지스터(148)에 기록될 것이다. 레지스터(148)로부터, 데이터는 프리데이터 라인(168, 170, 172, 174)을 경유하여 디지털 이차 감지 증폭기를 통하여 열 복호기의 외부로, 그리고 대응하는 감지 증폭기의 내부로 흐른다. 대응 감지 증폭기로부터의 데이터는 지정된 메모리 셀로 들어간다.

종래 기술의 설계에서, 이러한 동작은 인터로크되지는 않았지만, 본 설계의 바람직한 실시예에서, 사전 결정된 데이터는 라인(176)을 경유하여 디지털 이차 감지 증폭기(152)의 내부로, 열 복호기(150)상으로 그리고 인터로크 더미 메모리 셀(110)에 대응하는 감지 증폭기(122)에 공급된다. 감지 증폭기(122)가 상태를 변경할 때, 신호는 기록 인터로크 신호를 제공하는 DDL/SDI 라인(154)을 통하여 앞서 설명된 바와 같이 복귀한다.

사전 결정된 기록 데이터가 선택되고, 회로는 DDL/SDI 라인(154)이 판독 동작 인터로킹 동안 발생된 바와 같이 상태를 변경하게끔 설계된다. DDL/SDI상에서의 상태의 변화는 대응 데이터가 정규 메모리 셀에 성공적으로 기록된 후에만 발생한다. 따라서, 라인(154)은 판독 인터로크 및 기록 인터로크 신호를 모두 동작한다.

본 발명과 함께 사용된 메모리 시스템은 종종 다이나믹 랜덤 액세스 메모리(DRAM) 시스템일 것이지만, 다른 유형의 메모리 시스템과 함께 사용될 수도 있다.

본 발명이 특정의 바람직한 실시예와 관련하여 특히 설명되었지만, 상기 설명의 견지에서 당업자들에게 많은 대안, 수정 및 변형이 명백할 것임은 자명하다. 따라서, 첨부된 청구 범위는 본 발명의 진정한 범위와 정신에 속하는 임의의 이러한 대안, 수정 및 변형을 포함할 것이다.

본 발명에 의하면, 데이터 저장용 메모리 시스템이 메모리 시스템에 의해 저장된 데이터에 액세스하는 로직 회로와 함께 공통 반도체 기판 상에 구성되는 로직 및 메모리 디바이스가 제공된다.

Claims

내장형 메모리 매크로 디바이스(An embedded memory macro device)에 있어서,

① 반도체 기판과,

② 상기 반도체 기판 상에 구성되고,

ⓐ 데이터를 저장하는 메모리 셀의 어레이와,

ⓑ 데이터가 상기 메모리 셀로부터 판독된 후 데이터를 사용할 수 있게 하는 데이터 출력과,

ⓒ 상기 데이터 출력에 유효 데이터가 존재함을 나타내는 시스템 데이터 인터로크 신호를 구비하는 시스템 데이터 인터로크 출력

을 포함하는 메모리 시스템과,

③ 상기 메모리 시스템과 함께 반도체 기판 상에 구성되고, 상기 데이터 출력 및 상기 시스템 데이터 인터로크 출력에 접속되며, 상기 시스템 데이터 인터로크 신호가 상기 데이터 출력에 유효 데이터가 존재함을 표시한 후에만 상기 데이터 출력에서 데이터를 판독하는 로직 회로

를 포함하는 내장형 메모리 매크로 디바이스.
제 1 항에 있어서,

① 상기 로직 회로는 데이터가 상기 메모리 시스템으로부터 판독되는 매크로 사이클을 정의하고,

② 상기 로직 회로는 새로운 매크로 사이클을 나타내는 매크로 선택 신호를 구비하는 매크로 선택 출력을 더 포함하며,

③ 상기 메모리 시스템은 상기 매크로 선택 출력에 접속되고, 상기 매크로 선택 신호에 응답하여 상기 데이터 출력에 유효 데이터가 없음을 표시하도록, 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 2 항에 있어서,

① 상기 메모리 시스템은 매크로 사이클동안 상기 메모리 셀로부터 데이터의 블럭을 검색하고,

② 상기 로직 회로는 상기 메모리 시스템에 의해 검색된 상기 데이터의 블럭의 서브셋이 상기 로직 회로에 의해 판독되는 페이지 사이클을 정의하며,

③ 상기 로직 회로는 새로운 페이지 사이클을 표시하는 페이지 선택 신호를 구비하는 페이지 선택 출력을 더 포함하며,

④ 상기 메모리 시스템은 상기 페이지 선택 출력에 접속되고, 상기 페이지 선택 신호에 응답하여 데이터 출력에 유효 데이터가 없음을 표시하도록, 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 3 항에 있어서,

① 상기 페이지 선택 신호는 제 1 및 제 2 상태를 포함하며, 상기 페이지 선택 신호는 한 페이지 사이클동안, 상기 제 1 상태에서 상기 제 2 상태로 그리고 상기 제 2 상태로부터 상기 제 1 상태로 교대로 천이하며,

② 상기 메모리 시스템은 상기 페이지 선택 신호에 의한 상태의 천이들 중 적어도 하나의 천이 동안 유효 데이터가 없음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 4 항에 있어서,

상기 시스템 데이터 인터로크 신호는 상기 메모리 시스템에서 더미 데이터 라인으로부터 유도되는 내장형 메모리 매크로 디바이스.
제 3 항에 있어서,

① 상기 매크로 선택 신호는 제 1 및 제 2 상태를 포함하며, 상기 매크로 선택 신호는 매크로 사이클동안 상기 제 1 상태에서 상기 제 2 상태로 그리고 상기 제 2 상태로부터 상기 제 1 상태로 교대로 천이하며,

② 상기 메모리 시스템은 상기 페이지 선택 신호에 의한 상태의 상기 천이들 중 적어도 하나의 천이 동안 유효 데이터가 없음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 1 항에 있어서,

① 메모리 셀의 상기 어레이는 행과 열로 구성되고, 각각의 행은 대응 행내의 선택된 위치를 구비하고 고정된 데이터의 비트를 그 내부에 저장하는 대응 인터로크 더미 셀을 포함하며,

② 상기 인터로크 더미 셀은 제어 회로를 통하여 상기 시스템 데이터 인터로크 출력에 접속되며,

③ 상기 시스템 데이터 인터로크 신호는 상기 데이터 출력에서의 유효 데이터의 존재 또는 부재를 표시하는 제 1 및 제 2 상태를 포함하며,

④ 대응 행에서의 각각의 인터로크 더미 셀의 위치와, 각각의 인터로크 더미 셀내의 고정된 데이터의 비트의 값은, 대응 행으로부터의 데이터가 상기 데이터 출력에서 유효하게 된 후에만 데이터 출력에 유효 데이터가 존재함을 표시하기 위해 상기 시스템 데이터 인터로크 신호가 상태를 변경함을 보장하도록 선택되는 내장형 메모리 매크로 디바이스.
제 7 항에 있어서,

상기 메모리 시스템은 메모리 셀의 특정 행을 선택하기 위한 워드 복호기를 포함하고, 상기 메모리 셀의 특정 행에 대응하는 상기 인터로크 더미 셀은 상기 워드 복호기로부터의 상기 메모리 셀의 특정 행의 반대쪽 단부에 위치하는 내장형 메모리 매크로 디바이스.
제 8 항에 있어서,

① 선택된 행의 각각의 메모리 셀은 상기 메모리 셀로부터 대응 제어 회로를 통하여 전달되는 데이터에 대한 지연 시간을 갖는 상기 대응 제어 회로를 통하여 접속되고,

② 상기 선택된 행의 상기 인터로크 더미 셀을 위한 상기 제어 회로는 상기 인터로크 더미 셀용 상기 제어 회로를 통해 전달되는 상기 고정 데이터에 대한 지연 시간을 가지며,

③ 상기 인터로크 더미 셀용 상기 제어 회로의 상기 지연 시간은 적어도 각각의 대응 제어 회로에 대한 상기 지연 시간만큼 긴 내장형 메모리 매크로 디바이스.
제 8 항에 있어서,

상기 제어 회로는 감지 증폭기, 열 복호기 및 디지털 이차 감지 증폭기를 포함하는 내장형 메모리 매크로 디바이스.
제 10 항에 있어서,

① 상기 로직 회로는 데이터가 상기 메모리 시스템으로부터 판독되는 매크로 사이클을 표시하는 매크로 선택 신호를 구비하는 매크로 선택 출력을 포함하고,

② 상기 제어 회로의 상기 열 복호기 및 상기 디지털 이차 감지 증폭기는 상기 매크로 선택 출력에 접속되고, 상기 매크로 선택 신호의 수신시 상기 데이터 출력에 유효 데이터가 없음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 1 항에 있어서,

① 상기 메모리 시스템은 상기 메모리 셀에 저장될 상기 로직 회로로부터의 데이터를 수신하기 위한 데이터 입력을 더 포함하고,

② 상기 로직 회로는 상기 메모리 시스템에 접속된 기록 인에이블 출력을 더 포함하며, 상기 기록 인에이블 출력은 상기 데이터 입력의 데이터가 저장될 것임을 상기 메모리 시스템에 표시하는 기록 인에이블 신호를 구비하며,

③ 상기 메모리 시스템은 상기 데이터가 상기 메모리 셀에 유효하게 기록되었음을 상기 로직 회로에 알리도록 하는데 상기 시스템 데이터 인터로크 신호를 사용하는 내장형 메모리 매크로 디바이스.
제 12 항에 있어서,

① 상기 로직 회로는 데이터가 상기 메모리 시스템으로부터 판독되는 매크로 사이클들을 정의하고,

② 상기 로직 회로는 새로운 매크로 사이클을 표시하는 매크로 선택 신호를 구비하는 매크로 선택 출력을 더 포함하며,

③ 상기 메모리 시스템은 상기 매크로 선택 출력에 접속되고, 상기 매크로 신호에 응답하여 상기 데이터 출력에 유효 데이터가 없음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 13 항에 있어서,

① 상기 메모리 시스템은 매크로 사이클동안 상기 메모리 셀로부터 데이터의 블럭을 검색하고,

② 상기 로직 회로는 상기 메모리 시스템에 의해 검색된 상기 데이터 블럭의 서브셋이 상기 로직 회로에 의해 판독되는 페이지 사이클들을 정의하며,

③ 상기 로직 회로는 새로운 페이지 사이클을 표시하는 페이지 선택 신호를 구비하는 페이지 선택 출력을 더 포함하며,

④ 상기 메모리 시스템은 상기 페이지 선택 출력에 접속되고, 상기 페이지 선택 신호에 응답하여 상기 데이터 출력에 유효 데이터가 없음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 14 항에 있어서,

① 상기 페이지 선택 신호는 제 1 및 제 2 상태를 포함하며, 상기 페이지 선택 신호는 페이지 사이클동안 상기 제 1 상태에서 상기 제 2 상태로 그리고 상기 제 2 상태에서 상기 제 1 상태로 교대로 천이하고,

② 상기 메모리 시스템은 상기 페이지 선택 신호에 의한 상기 상태의 천이들 중 적어도 하나의 천이 동안 유효 데이터가 없음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 15 항에 있어서,

상기 시스템 데이터 인터로크 신호는 적어도 부분적으로 상기 메모리 시스템의 더미 데이터 라인으로부터 유도되는 내장형 메모리 매크로 디바이스.
제 12 항에 있어서,

① 상기 메모리 셀의 어레이는 행과 열로 구성되고, 각각의 행은 상기 대응 행내의 선택된 위치를 구비하고 그 내부에 고정된 데이터의 비트를 저장하는 대응하는 인터로크 더미 셀을 포함하고,

② 상기 인터로크 더미 셀은 제어 회로를 통하여 상기 시스템 데이터 인터로크 출력에 접속되며,

③ 상기 대응 행에서의 각각의 인터로크 더미 셀의 상기 위치와 각각의 인터로크 더미 셀에서의 상기 고정된 데이터의 비트의 값은, 상기 대응 행으로부터의 데이터가 상기 데이터 출력에서 유효하게 된 후에만 데이터 출력에 유효 데이터가 존재함을 표시하도록 상기 시스템 데이터 인터로크 신호가 상태를 변경함을 보장하게끔 선택되는 내장형 메모리 매크로 디바이스.
내장형 메모리 매크로 디바이스에 있어서,

① 반도체 기판과,

② 상기 반도체 기판 상에 구성되고,

ⓐ 데이터를 저장하는 메모리 셀의 어레이와,

ⓑ 상기 메모리 셀에 데이터를 저장하는 데이터 입력과,

ⓒ 상기 데이터 입력에 있는 데이터가 상기 메모리 셀에 유효하게 기록되었음을 나타내는 시스템 데이터 인터로크 신호를 구비하는 시스템 데이터 인터로크 출력을 포함하는 메모리 시스템과,

③ 상기 메모리 시스템과 함께 반도체 기판 상에 구성되고, 상기 데이터 입력 및 상기 시스템 데이터 인터로크 출력에 접속되며, 상기 데이터가 상기 메모리 셀에 유효하게 기록되었음을 상기 시스템 데이터 인터로크 신호가 표시한 후에만 새로운 데이터를 상기 데이터 입력에 제공하는 로직 회로

를 포함하는 내장형 메모리 매크로 디바이스.
제 18 항에 있어서,

① 상기 로직 회로는 데이터가 상기 메모리 시스템에 기록되는 매크로 사이클들을 정의하고,

② 상기 로직 회로는 새로운 매크로 사이클을 표시하는 매크로 선택 신호를 구비하는 매크로 선택 출력을 더 포함하며,

③ 상기 메모리 시스템은 상기 매크로 선택 출력에 접속되고, 상기 매크로 선택 신호에 응답하여 데이터가 상기 메모리 셀에 기록되지 않았음을 표시하도록 상기 시스템 데이터 인터로크 신호를 리셋하는 내장형 메모리 매크로 디바이스.
제 19 항에 있어서,

① 매크로 사이클들동안 상기 로직 회로는 상기 메모리 시스템으로부터 데이터를 판독하거나 상기 메모리 시스템에 데이터를 기록하고,

② 상기 로직 회로는 상기 메모리 시스템에 접속된 기록 인에이블 출력을 포함하고, 상기 로직 회로가 각각의 매크로 사이클동안 데이터를 판독하는가 또는 기록하는가를 표시하는 상기 기록 인에이블 출력에 기록 인에이블 신호를 제공하며,

③ 상기 메모리 시스템은 데이터가 각각의 매크로 사이클동안 성공적으로 기록되거나 판독되었음을 상기 로직 회로에 알리도록 하는데 상기 시스템 데이터 인터로크 신호를 사용하며,

④ 상기 로직 회로는 이전의 성공적인 판독 또는 기록 동작이 상기 메모리 시스템에 의해 상기 시스템 데이터 인터로크 신호를 통하여 알려진 후에만 후속 판독 또는 기록 동작을 시작하는 내장형 메모리 매크로 디바이스.