JPS6353790A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ニブルモード又はカラムスタティックモード機能を備え
たダイナミック型ＲＡＭ　（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおいては、１ビツトの単位でア
クセスする方式の他、例えば、１９８３年９月、■日立
製作所発行の「日立ＩＣメモリデータブンクＪの３０７
頁〜３２０頁に記載されるようなニブルモード等の連続
アクセス方式がある。

このニブルモードでは、カラムアドレスストローブ信号
ＣＡＳの最初の立ち下がりによって複数のワード線が選
択され、さらに繰り返し変化されるカラムアドレススト
ローブ信号ＣＡＳに従って、それらのワード線に結合さ
れる４個のメモリセルの記憶データが連続して出力され
る。

〔発明が解決しようとする問題点〕

このようなニブルモード等のシリアル出力機能を持つダ
イナミック型ＲＡＭにおいても、書き込みモードである
か読み出しモード又はリードモディファイライトモード
であるかの判定は、ライトコマンドセントアップという
ダイナミック型ＲＡＭの規格を満足するために、以下の
ことを行っている。書き込み・読み出しモード判定タイ
ミング信号を、第４図に示すように、カラムアドレスス
トローブ信号ＣＡＳの立ち下がりからやや経過した後ハ
イレベルとされるタイミング信号φｃ２によって形成し
ている。すなわち、第４図のタイミング図に示すように
、上記タイミング信号φｃ２は、カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がり直後に形成されるタイミン
グ信号φｃ１に遅れて形成され、さらに第３図の遷延回
路ＤＬＩによってその設定時間Ｔｄだけ遅延したタイミ
ング信号φｃ２ｄが形成される。直列形態のＰチャンネ
ルＭＯＳＦＥＴＱ３．Ｑ４及びＮチャンネルＭＯ８ＦＥ
ＴＱ７．Ｑ８からなるクロックドインバータ回路ＣＮ２
とインバータ回路Ｎ３によって構成されるラッチには、
ＰチャンネルＭＯＳＦＥＴＱＩ。

Ｑ２及びＮ　チーｐ　７ネルＭＯ３ＦＥＴＱ５．Ｑ６か
らなるもう一つのクロックドインバータ回路ＣＮ１とイ
ンバータ回路Ｎ１を介して、ライトイネーブル信号五に
従って形成される内部制御信号φｗｅが供給きれる。上
記ラッチは、タイミング信号φｃ２ｄがロウレベルであ
る間の内部制御信号φｗｅの状態を取り込み、保持する
。言い換えると、内部制御信号φＷｅすなわちライトイ
ネーブル信号ＷＥのレベルは、タイミング信号φｃ２ｄ
のハイレベルへの立ち上がりを制限時間として判定され
、ラッチに保持される。このランチの出力信号とされる
内部制御信号φｒｅのハイレベルによって、ダイナミッ
ク型ＲＡＭの読み出し動作モードが識別され、さらにア
ンドゲート回路ＡＧＩによって、読み出しデータを出力
するためのタイミング信号φｒが形成される。

しかしながら、以上のようなタイミング制御には、さら
に次のような問題点が残されていることが本願発明者等
によって明らかになった。すなわち、ダイナミック型Ｒ
ＡＭのニブルモード等の連続読み出しモードにおいては
、２回目以後のデータ出力に際してアドレス選択動作が
行われず、２回目以後のカラムアドレスストローブ信号
ＣＡＳの立ち下がりタイミングですぐに残りのデータが
出力できる状態になっているにもかかわらず、データを
出力するためのタイミング信号φｒが上述のような比較
的遅いタイミングで形成されるため、ニブルモード等の
シリアル出力の繰り返し速度が制限されてしまう。

この発明の目的は、シリアル読み出し動作の高速化を図
ったダイナミック型ＲＡＭ等の半導体記憶装置を提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、１回のアドレス選択動作によって複数のワー
ド線を選択状態とし、これらの複数のワード線に結合さ
れる複数のメモリセルの記憶データを、ロウアドレス信
号又はロウアドレス信号及びカラムアドレス信号を変化
させることなく、断続的に供給される起動制御信号に従
ってシリアルに連続して出力するためのシリアルデータ
出力機能において、書き込み（アーリイライト）動作モ
ードであるか読み出し又はリードモディファイライト動
作モードであるかの判定を、カラムアドレスストローブ
信号ＣＡＳの立ち下がりからやや経過した後ハイレベル
とされる第１のタイミング信号に従って行い、データの
出力タイミングを、上記起動制御信号が供給される直後
に比較的早いタイミンクで形成される第２のタイミング
信号に従って行うものである。

〔作　　用〕

上記した手段によれば、データの出力タイミングは、カ
ラムアドレスストローブ信号ＣＡＳの立ち下がりからや
や遅れて形成される第１のタイミング信号によってでは
なく、ライトイネーブル信号Ｗ下の立ち上がりからの遅
延タイミング信号によって発生され、シリアル出力機能
を高速化することができる。

〔実施例〕

第２図には、この発明が通用されたダイナミ７り型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、二交点方式とされ、メモリアレイＭ−ＡＲＹは、
同図の水平方向に配置される４×ｎ対の相補データ線と
同図の垂直方向に配置されるｍ本のワード線及びこれら
の相補データ線とワード線の交点に配置される４ＸｎＸ
ｍ個のメモリセルから構成される。相補データ線はその
４対ずつが一組とされ、カラムアドレスデコーダＣＤＣ
Ｒから供給されるデータ線選択信号Ｙ１〜Ｙｎによって
、同時に選択され、カラムスイッチＣ８Ｗの対応する４
対のスイッチＭＯＳＦＥＴを介して、同図の垂直方向に
平行に配置される４対の相補共通データ線ＣＤＯ・ＣＤ
０〜ＣＤ３・ＣＤ３に接続される。

カラムアドレスデコーダＣＤＣＲは、後述するカラムア
ドレスバッファＣＡＤＢから供給される相補内部アドレ
ス信号ａｙｏ〜ａｙｉ−１（ここで、例えば外部から供
給されるアドレス信号ＡＹＯと同相の非反転内部アドレ
ス信号ａｙＯと、逆相の反転内部アドレス信号ａｙＱと
を合わせて相補内部アドレス信号ａｙＱのように表す。

以下同じ。

）をデコードし、後述するタイミング制御回路ＴＣから
供給されるデータ線選択タイミング信号φｙに同期して
、上記４対の相補データ線を選択するためのデータ線選
択信号Ｙ１〜Ｙｎを形成し、カラムスイッチＣ３Ｗに供
給する。

カラムアドレスバッファＣＡＤＢは、タイミング制御回
路ＴＣから供給されるタイミング信号φａＣに従って、
カラムアドレスストローブ信号ＣＡ１に同期して外部端
子ＡＯ〜Ａｉに供給されるＹアドレス信号ＡＹＯ−ＡＹ
ｉを受け、相補内部アドレス信号ａｙＯ−ａｙｉを形成
する。これらの相補内部アドレス信号のうち、特定のビ
ット、例えば最上位ビン）ａｙｉは、後述するシフトレ
ジスタＳＲに供給され、最上位ビットを除いた相補内部
アドレス信号ａｙｏ〜ａｙｉ−１は、上記カラムアドレ
スデコーダＣＤＣＲに供給される。

カラムスイッチＣ８Ｗは、上記カラムアドレスデコーダ
ＣＤＣＲによって形成されるデータ線選択信号Ｙ１〜Ｙ
ｎを受け、メモリアレイＭ−ＡＲＹの一組とされる４対
の相補データ線を選択し、対応する４対の相補共通デー
タ線ＣＤ０−ＣＤ０〜ＣＤ３・ＣＤ３にそれぞれ接続す
る。

メモリアレイＭ−ＡＲＹの各相補データ線は、さらにそ
の他方において、対応するセンスアンプ回路ＳＡの単位
回路に結合される。これらのセンスアンプＳＡは、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｐ
ａにより動作状態とされ、ワード線の選択動作によって
選択されたメモリセルからの微少読み出し信号を増幅し
、ハイレベル又はロウレベルの２値信号とする。

一方、メモリアレイＭ−ＡＲＹを構成する各ワード線は
、ロウアドレスデコーダＲＤＣＲによってその一本が選
択、指定される。ロウアドレスデコーダＲＤＣＲは、ロ
ウアドレスバッファＲＡＤＢから供給される相補内部ア
ドレス信号ａｘＱ〜ａｘｉ−１をデコードし、タイミン
グ制御回路ＴＣから供給されるワード線選択タイミング
信号φＸに同期して、１本のワード線を選択するための
ワード線選択信号を形成する。

ロウアドレスバッファＲＡＤＢは、タイミング制御回路
ＴＣから供給されるタイミング信号φａｒに従って、ロ
ウアドレスストローブ信号ＲＡＳに同期して外部端子Ａ
（１−Ａｉに供給されるＸアドレス信号ＡＸＯ−ＡＸｉ
を受け、相補内部アドレス信号ａｘｏｘａｘｉを形成す
る。これらの相補内部アドレス信号のうち、特定のビッ
ト、例えば最上位ビットａｘｉはシフトレジスタＳＲに
供給され、この最上位ピントを除いた相補内部アドレス
信号ａｘＯ−ａｘｉ−１は、上記ロウアドレスデコーダ
ＲＤＣＲに供給される。

シフトレジスタＳＲは、４ビツトからなるシフトレジス
タであり、特に制限されないが、外部端子から供給され
る最上位の相補内部アドレス信号土ｘｉ及びａｙｔによ
りその初期値が設定され、カラムアドレスストローブ信
号ＣＡＳに基づいて形成されるタイミング信号φＣを受
けて、シフト動作を行う。上記シフトレジスタＳＲは、
その終段のビット出力が、初段回路に帰還される。これ
により、上記相補内部アドレス信号ａｘｉと１ｙｉに従
って形成された論理“１”の初期値がリング状にシフト
される。このシフトレジスタＳＲによってシフトされる
論理“１”のデータ出力バッファＤＯＢ及びデータ入カ
バンファＤＩＢに含まれるデータ用マルチプレクサの選
択信号として送出される。

４対の相補共通データ線ＣＤ０−ＣＤ０〜ＣＤ３・６百
〕は、それぞれ対応するメインアンプＭＡ　Ｏ−ＭＡ　
３の入力端子に結合され、さらにデータ人カバソファＤ
ＩＢの図示されないマルチプレクサを介して入力回路に
結合される。これらのメインアンプＭＡＯ〜Ｍ　Ａ　３
は、相補共通データ線ＣＤＯ・ＣＤ０〜ＣＤ３・ＣＤ３
を介して伝達される誘み出し信号を増幅し、さらに保持
するためのラッチ回路を含んでいる。これらのメインア
ンプＭＡＯ〜ＭＡ３の出力信号は、データ出力バッファ
ＤＯＢに含まれる図示されないマルチプレクサを介して
出力回路に伝達される。このデータ出力バッファＤＯＢ
のマルチプレクサは、上記シフトレジスタＳＲによって
形成される選択信号により制御され、メインアンプＭＡ
　Ｏ−ＭＡ　３の出力信号を時系列的にデータ出力回路
ＤＯＢの出力回路に伝える。データ出力回路ＤＯＢの出
力回路は、ライトイネーブル信号ＷＥがハイレベルのま
まとされる読み出し動作モードにおいて、タイミング制
御回路ＴＣの後述する動作モード判定回路によって形成
されるタイミング信号φｒにより動作状態にされ、各メ
インアンプからマルチプレクサを介して伝達される読み
出しデータを増幅して出力端子Ｄｏｕｔへ送出させる。

一方、データ入力回路ＤＩＲの入力回路は、ライトイネ
ーブル信号ＷＥがロウレベルとされる書き込み動作にお
いて、タイミング制御回路ＴＣから供給されるタイミン
グ信号φＷによって動作状態とされ、入力端子Ｄｉｎに
供給される書き込みデータを相補書き込み信号とし、そ
のマルチプレクサを介して対応する相補共通データ線に
伝える。

データ人カバソファＤＩＢのマルチプレクサは、上記シ
フトレジスタＳＲによって形成される選択信号により制
御され、上記データ入力回路ＤＩＢの入力回路の相補書
き込み信号を時系列的に対応する相補共通データ線ＣＤ
Ｏ・ＣＤ０−ＣＤ３・ＣＤ３に伝達する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号罰ＡＳ、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥを受けて、メモリ動作に必要な上記各種のタイミン
グ信号を形成し、各回路に供給する。

第１図には、この実施例のダイナミック型ＲＡＭのタイ
ミング制御回路ＴＣの動作モード判定回路の一実施例の
回路図が示されている。同図において、そのチャンネル
（バックゲート）部に矢印が付加されたＭＯＳ　Ｆ　Ｅ
ＴはＰチャンネル型であり、矢印の付加されないＮチャ
ンネルＭＯＳＦＥＴと区別される。

第１図において、ライトイネーブル信号ＷＥに従って形
成される内部制御信号φ―ｅは、インバータ回路Ｎｌに
よって反転され、ＰチャンネルＭＯ３ＦＥＴＱＩ及びＮ
チャｙネルＭＯｓＦＥＴＱ６の共通接続されたゲートに
供給される。この内部制御信号φ賛ｅは、外部から制御
信号として供給されるライトイネーブル信号ＷＥがハイ
レベルであるとロウレベルとされ、ライトイネーブル信
号Ｗ百がロウレベルであるとハイレベルとされる。

電源電圧Ｖｃｃと回路の接地電位との間に直列形態で設
けられるＰチャンネルＭＯＳＦＥＴＱＩ。

Ｃ２及びＮチャンネルＭＯ３ＦＥＴＱ５．Ｃ６はクロッ
クドインバータ回路ＣＮＩを構成する。ＭＯＳＦＥＴＱ
Ｉ及びＣ６の共通接続されたゲートは、このクロックド
インバータ回路ＣＮ１の入力端子とされ、上記のように
内部制御信号φｗｅの反転信号が供給される。ＭＯＳＦ
ＥＴＣ２及びＣ５の共通接続されたドレインは、このク
ロックドインバータ回路ＣＮＩの出力端子とされ、ノー
ドｎ１すなわちインバータ回路Ｎ３の入力端子に結合さ
れる。

一方、電源電圧Ｖｃｃと回路の接地電位との間には、Ｐ
チャンネルＭＯＳＦＥＴＱ３．Ｃ４及びＮチャンネルＭ
Ｏ３ＦＥＴＱ７．Ｃ８からなるもう一つのクロックドイ
ンバータ回路ＣＮ２が設けられる。ＭＯＳＦＥＴＣ４及
びＣ７の共通接続されたドレインは、同様にインバータ
回路Ｎ３の入力端子に結合される。また、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　３及びＣ８の共通接続されたゲートは、
このクロックドインバータ回路ＣＮ２の入力端子とされ
、インバータ回路Ｎ３の出力端子に結合されるとともに
、アンドゲート回路ＡＧＩの一方の入力端子に結合され
る。これらのクロックドインバータ回路ＣＮ２とインバ
ータ回路Ｎ３は、その入力端子と出力端子が交差接続さ
れることによって、ランチ形態とされる。

ＭＯＳＦＥＴＣ２及びＣ７のゲートは共通接続され、カ
ラムアドレスストローブ信号ｍの立ち下がりからやや遅
れて形成されるタイミング信号φｃ２が遅延回路ＤＬ１
によってさらにその設定時間Ｔｄだけ遅延されたタイミ
ング信号φｃ２ｄが供給される。このタイミング信号φ
ｃ２ｄは、このダイナミック型ＲＡＭが書き込み動作モ
ード（アーリイライトモード）であるか、読み出し動作
モード又はリードモディファイライトモードであるかの
判定を行うためのダイナミック型ＲＡＭの規格をも満足
するように、遅延回路ＤＬＩの遅延時間Ｔｄが設定され
る。

タイミング信号φｃ２ｄは、インバータ回路Ｎ２により
反転され、ＭＯＳＦＥＴＣ４及びＣ５の共通接続された
ゲートに供給される。

以上のことから、クロックドインバータ回路ＣＮ１はタ
イミング信号φｃ２ｄのロウレベルとその反転信号Ｔご
了のハイレベルによってＭＯＳＦＥＴＣ２及びＣ５がと
もにオン状態となることで、動作状態とされ、内部制御
信号φ−ｅのレベルをノードｎ１に伝達する。また、タ
イミング信号φＣ２ｄがハ・イレベルとなると、そのハ
イレベルと反転（Ｎｉ号＄　Ｃ２ａのロウレベルにより
、ＭＯＳＦＥＴＣ２及びＣ５はオフ状態となり、クロッ
クドインバータ回路ＣＮＩは内部制御信号φｗｅのレベ
ルをノードｎ１に伝達しない。

一方、クロックドインバータ回路ＣＮ２は、り・イミン
グ信号φｃ２ｄのハイレベルとその反転信号ｅ　Ｃ２ｄ
のロウレベルによってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４　
及びＣ７がともにオン状態となることによって動作状態
とされ、インバータ回路Ｎ３とともにランチ形態とされ
る。これにより、タイミング信号φＣ２ｄのロウレベル
の期間においてクロックドインバータ回路ＣＮＩを介し
て伝達された内部制御信号φＨｅのレベルを保持する。

すなわち、内部制御信号φｗｅのレベルは、タイミング
信号φｃ２ｄのロウレベル期間においてクロックドイン
バータ回路ＣＮ２及びインバータ回路Ｎ３からなるラン
チに伝達され、タイミング信号φｃ２ｄがハイレベルに
変化すると、以後そのハイレベルに変化する直前の内部
制御信号φ−ｅのレベルが保持される。言い換えると、
内部制御信号φｔｙｅすなわちライトイネーブル信号Ｗ
ＩＥの反転レベルは、タイミング信号φｃ２ｄがロウレ
ベルからハイレベルに変化するタイミングで判定され、
上記ラッチに保持される。

上述のように、インバータ回路Ｎ３の出力信号は、上記
ランチの出力信号φｒｅとしてアンドゲート回路ＡＧＩ
の一方の入力端子に供給される。アンドゲート回路ＡＧ
Ｉの他方の入力端子には、カラムアドレスストローブ信
号ＣＡＳの立ち下がり直後に形成されるタイミング信号
φＣ１が供給される。また、アンドゲート回路ＡＧＩの
出力信号は、この動作モード判定回路の出力信号すなわ
ち読み出しデータの出力タイミング信号φｒとして、上
述のデータ出力バッファＤＯＢの出力回路に供給される
。

第４図には、この実施例のダイナミック型ＲＡＭのニブ
ルモード読み出し動作の一実施例のタイミング図が示さ
れている。同図により、この実施例のダイナミック型Ｒ
ＡＭにおけるニブルモード読み出し動作の概要を説明す
る。

第４図において、ダイナミック型ＲＡＭはロウアドレス
ストローブ信号ＲＡＳがハイレベルからロウレベルに変
化されることによって、起動される。外部端子ＡＯ〜Ａ
ｉには、このロウアドレスストローブ信号ＲＡＳの立ち
下がりに同期して、Ｘアドレス信号ＡＸＯ〜ＡＸｉが供
給される。また、ライトイネーブル信号ＷＥは、読み出
し動作モードを指定するために、ハイレベルのままとさ
れる。

ダイナミック型ＲＡＭでは、ロウアドレスストローブ信
号ＲＡＳの立ち下がりによってまず図示されないタイミ
ング信号φａｒが形成され、外部端子ＡＯ〜Ａｉに供給
されたＸアドレス信号ＡＸＯ〜ＡＸｉがロウアドレスバ
ッフ７ＲＡＤＢに取り込まれ、ロウアドレスデコーダＲ
ＤＣＨによってデコードされる０次にワード線選択タイ
ミング信号φＸが形成され、ワード線の選択動作が開始
される。ワード線の選択動作が終了するタイミングで、
タイミング信号φｐａが形成され、センスアンプ回路Ｓ
Ａが動作状態とされ、選択されたワード線に結合される
４ｘＨ個のメモリセルから出力される微小読み出し信号
が、対応するセンスアンプ回路ＳＡの単位回路によって
増幅される。

次に、カラムアドレスストローブ信号ＣＡＳがハイレベ
ルからロウレベルに変化され、外部端子ＡＯ〜Ａｉには
、Ｙアドレス信号ＡＹＯ〜ＡＹｉが供給される。

ダイナミック型ＲＡＭでは、カラムアドレスストローブ
信号ＣＡＳの立ち下がりによって図示されないタイミン
グ信号φａｃが形成され、外部端子ＡＯ〜Ａｉに供給さ
れるＹアドレス信号ＡＹＯ〜ＡＹｉがカラムアドレスバ
ッファＣＡＤＢに取す込まれ、カラムアドレスデコーダ
ＣＤＣＲによってデコードされる。また、データ線選択
タイミング信号φｙが形成され、−組とされる４対の相
補データ線が選択されて相補共通データ線ＣＤＯ・ＣＤ
Ｏ〜ＣＤ３・ＣＤ３に接続されるとともにタイミング信
号φｃ１が形成される。このデータ線選択タイミング信
号φｙは、カラムアドレスストローブ信号［曾の最初の
立ち下がりにおいてのみ形成され、タイミング信号φｃ
１は、カラムアドレスストローブ信号στ１がハイレベ
ルからロウレベルに変化されるたびに形成される。

タイミング信号φｃ１にやや遅れて、タイミング信号φ
ｃ２か形成され、さらに上記遅延回路ＤＬＩによってタ
イミング信号φｃ２ｄが形成される。

第１図に示したタイミング制御回路ＴＣの動作モードや
１定回路では、このタイミング信号ψｃ２ｄによって内
部制御信号φ−ｅのレベルすなわちライトイネーブル信
号Ｗπの反転レベルが判定され、読み出し動作モードで
あることが識別される。また、第１回目の読み出しデー
タを出力するためのタイミング信号φｄｓが、メインア
ンプを駆動するための信号発生後、データが増幅可能で
ある程度の遅延時間を経て形成される。これにより、選
択されたワード線に結合される４つのメモリセルのうち
、Ｙアドレス信号ＡＹＯ〜ＡＹｉに指定される最初のメ
モリセルの読み出しデータＤＯが、出力端子Ｄｏｕｔか
ら外部の装置に出力される。

カラムアドレスストローブ信号ＣＡＳがハイレベルにも
どり、再度ロウレベルに変化されると、上記の場合と同
様に、タイミング信号φｃ１、φｃ２及びφｃ２ｄが形
成される。

第２サイクル目では、アドレスを決定する必要がないた
め、データ出力タイミングは第１図に示したタイミング
制御回路ＴＣの動作モード判定回路の出力信号φｒによ
って決定する。リード・ライト判定信号とφｒ駆動信号
をわけ、信号φｒの駆動をカラムアドレスストローブ信
号ＣＡＳの立ち下がり直後比較的早いタイミングで形成
されるタイミング信号φｃ１で行ったことで、タイミン
グ信号φｃ１がハイレベルとされることによって、ただ
ちにアンドゲート回路ＡＧＩの出力信号すなわち出力タ
イミング信号φｒがハイレベルとなり、２番目のメモリ
セルの読み出しデータＤ１が出力端子Ｄｏｕｔに出力さ
れる。以下カラムアドレスス１−１：２−７’（ｉ号Ｃ
ＡＳがハイレベルからロウレベルに変化されるたびに、
同様な動作が繰り返され、３番目及び４番目のメモリセ
ルの読み出しデータＤ２及びＤ３が次々に出力端子Ｄｏ
ｕｔから出力される。

以上のように、この実施例のダイナミック型ＲＡＭのニ
ブルモード読み出しモードにおいては、リード・ライト
判定は、カラムアドレスストローブ信号ＣＡＳの立ち下
がりから遅れて発生する第１のタイミング信号で行え、
ダイナミック型ＲＡＭの規格ライトコマンドセットアン
プマージンを確保したまま、２回目以後のデータ出力は
、カラムアドレスストローブ信号ＣＡＳの立ち下がり直
後に形成されるタイミング信号φｃ１によって制御され
る。このため、第２回目以後の読み出しデータの出力サ
イクルは短縮され、シリアル読み出し動作が高速化され
るものである。

以上の本実施例に示されるように、この発明をニブルモ
ード等のシリアル出力機能を有するダイナミック型ＲＡ
Ｍに通用した場合、次のような効果が得られる。すなわ
ち、 （１）１回のアドレス選択動作によって複数のワード線
を選択状態とし、上記複数のワード線に結合される複数
のメモリセルの記憶データを、ロウアドレス信号又はロ
ウアドレス信号及びカラムアドレス信号を変化させるこ
となく、断続的に供給される起動制御信号に従ってシリ
アルに連続して出力するためのシリアルデータ出力機能
において、リード・ライト判定タイミングとデータ出力
タイミング決定信号（φｒ）の駆動タイミングとをわけ
、リード・ライト判定はカラムアドレスストローブ信号
ＣＡＳの立ち下がりから遅れて発生する第１のタイミン
グ信号で行うことで、ダイナミック型ＲＡ　Ｍの規格ラ
イトコマンドセントアップマージンを確保し、２回目以
後のデータ出力を上記起動制御信号が供給される直後に
比較的早いタイミングで形成される第２のタイミング信
号（φｃｌ）に従って行うことで、２回目以後のデータ
の出力サイクルを起動制御信号に従って高速に行うこと
ができるという効果が得られる。

（２）上記（１１項により、ダイナミック型ＲＡＭのニ
ブルモード等のシリアル出力機能を高速化することがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図におい
て、メモリアレイＭ−ＡＲＹは複数のメモリマットによ
り構成されるものとし、それらのメモリマットがカラム
アドレスデコーダ又はロウアドレスデコーダをを中心と
して左右に配置されるようにしたものであってもよい。

また、シフトレジスタＳＲに代えて、バイナリ−カウン
タとデコーダによって、データ出カバソファＤＯＢ及び
データ入カバソファＤＩＢのマルチプレクサを制御する
・選択信号を形成するものであってもよい、さらに、上
記４ビツトのデータをパラレルに出力する機能を持つよ
うにしてもよいし、第１図の動作モード判定回路の具体
的な回路構成や制御信号の組み合わせ等、種々の実施形
態を採りうるちのである。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるニブルモード機能
を有するダイナミック型ＲＡＭに適用した場合について
説明したが、それに限定されるものではなく、例えば、
カラムスタティックモード機能を持つようなダイナミッ
ク型ＲＡＭやこのようなシリアル出力機能を持つ各種の
半導体記憶装置にも適用できる。本発明は、少なくとも
ロウアドレス信号又はロウアドレス信号とカラムアドレ
ス信号を変化させずにシリアルな連続読み出し動作を行
う機能を持つ半導体記憶装置及びそのような半導体記憶
装置を内蔵する装置には通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、１回のアドレス選択動作によって複数の
ワード線を選択状態とし、上記複数のワード線に結合さ
れる複数のメモリセルの記憶データを、ロウアドレス信
号又はロウアドレス信号及びカラムアドレス信号を変化
させることな（、断続的に供給される起動制御信号に従
ってシリアルに連続して出力するためのシリアルデータ
出力機能において、リード・ライト判定タイミングとデ
ータ出力タイミング決定信号（φｒ）の駆動タイミング
とをわけ、リード・ライト判定はカラムアドレスストロ
ーブ信号στｒの立ち下がりから遅れて発生する第１の
タイミング信号で行うことで、ダイナミック型ＲＡＭの
規格ライトコマンドセットアツプマージンを確保し、２
回目以後のデータ出力を上記起動制御信号が供給される
直後に比較的早いタイミングで形成される第２のタイミ
ング信号に従って行うことで、２回目以後のデータの出
力サイクルを起動制御信号に従って高速に行うことがで
き、ダイナミック型ＲＡＭ等の半導体記憶装置のニブル
モード等のシリアル出力機能を高速化することができる
。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
のタイミング制御回路の動作モード判定回路の一部の一
実施例を示す回路図、 第２図は、第１図のタイミング制御回路を含むダイナミ
ック型ＲＡＭの一実施例を示すブロック図、 第３図は、この発明に先立って本願発明者等が開発した
ダイナミック型ＲＡＭのタイミング制御回路の動作モー
ド判定回路の一部を示す回路図、第４図は、第２図のダ
イナミック型ＲＡＭのニブルモード読み出し動作の一例
を示すタイミング図である。 Ｑ１〜Ｑ４・・・Ｐチャンネ／Ｉ／ＭＯ３ＦＥＴ。 Ｑ５〜Ｑ８−−・Ｎチャンネ）ＩｉＭＯ８ＦＥＴ、Ｎ１
〜Ｎ３・・・インバータ回路、ＡＧＩ・・・アンドゲー
ト回路、ＤＬＩ・・・遅延回路、ＣＬ　１゜ＣＬ２・・
・クロックドインバータ回路。 Ｍ−ＡＲＹ・・・メモリアレイ、ＳＡ・・・センス°？
ンプ、Ｃ８Ｗ・・・カラムスイッチ回路、ＲＡＤＢ・・
・ロウアドレスバッファ、ＲＤＣＲ・・・ロウアドレス
デコーダ、ＣＡＤＢ・・・カラムアドレスバッファ、Ｃ
ＤＣＲ・・・カラムアドレスデコーダ、ＳＲ・・・シフ
トレジスタ、ＭＡＯ〜ＭＡ３・・・メインアンプ、ＤＯ
Ｂ・・・データ出カバソファ、ＤＩＢ・・・データ人カ
バソファ、ＴＣ・・・タイミング制御回路。 ヒ　　、Ｉ 叉 第１図 第３図 ｒｒ 第２図 第ｔ＋図

Claims (1)

1. 【特許請求の範囲】 １、１回のアドレス選択動作によって複数のワード線を
   選択状態とし、上記複数のワード線に結合される複数の
   メモリセルの記憶データを、ロウアドレス信号又はロウ
   アドレス信号及びカラムアドレス信号を変化させること
   なく、断続的に供給される起動制御信号に従ってシリア
   ルに連続して出力するためのシリアルデータ出力機能を
   有し、上記シリアルデータ出力動作において、その１回
   目のデータ出力を上記起動制御信号が供給されてからア
   ドレス選択動作及び動作モード判定が終了するまでの比
   較的遅いタイミングで形成される第１のタイミング信号
   に従って行い、２回目以後のデータ出力を上記起動制御
   信号が供給される直後に比較的早いタイミングで形成さ
   れる第２のタイミング信号に従って行うものであること
   を特徴とする半導体記憶装置。 ２、上記半導体記憶装置はダイナミック型ＲＡＭであり
   、上記シリアルデータ出力動作はダイナミック型ＲＡＭ
   のニブルモード及びカラムスタティックモードにおいて
   行われ、上記起動制御信号はカラムアドレスストローブ
   信号であることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。