JPH01100795A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関するもので、例えば、ダ
イナミック型ＲＡＭ　（ランダム・アクセス・メモリ）
等に利用して有効な技術に関するものである。

〔従来の技術〕

メモリセルが格子状に配置されてなるメモリアレイを有
するダイナミック型ＲＡＭがある。これらのダイナミッ
ク型ＲＡＭでは、外部から供給されるアドレス信号に従
って、１個又は複数個のメモリセルが選択状態とされ、
ライトイネーブル信号ＷＥに従って書き込み動作又は読
み出し動作が選択的に実行される。

ダイナミック型ＲＡＭについては、例えば、１９８３年
９月、■日立製作所発行の「日立ＩＣメモリデータプフ
クｊ第２５１頁〜第３２０頁に記載されている。

〔発明が解決しようとする問題点〕

上記に記載されるダイナミック型ＲＡＭでは、その記憶
容量が大型化するに従って、製品の機能試験に要する時
間が増大する。これに対処するため、チップごとに機能
試験を効率化するための試験回路を設けることが提案さ
れている。ところが、これらの試験回路は通常のユーザ
において使用されることがなく、結果的に製品コストの
上昇を招く原因となる。

この発明の目的は、新しい機能を有するダイナミック型
ＲＡＭ等の半導体記憶装置を提供することにある。この
発明の他の目的は、ダイナミック型ＲＡＭ等の半導体記
憶装置の機能試験の効率化を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等の半導体記憶装置に
、複数のメモリアレイと、上記メモリアレイに対応した
複数のメインアンプと、所定の制御信号及びアドレス信
号に従って上記メインアンプに書き込み制御信号及び読
み出し制御信号を選択的に同時に供給するアレイ選択回
路とを設けるものである。

〔作　用〕

上記した手段によれば、上記複数のメモリアレイから同
時に選択状態とされる複数のメモリセルに対して、記憶
データの書き込み動作及び読み出し動作を同時に実行す
ることができるため、ダイナミック型ＲＡＭ等の機能試
験を効率化できるとともに、ダイナミック型ＲＡＭ等の
付加価値を高めることができる。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知の半導体集積回路の製造技術によって、単結晶シリコ
ンのような１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭには、特に制限され
ないが、２個のメモリアレイＭＡＲＹＯ及びＭＡＲＹＩ
が設けられ、これらのメモリアレイに対応して、２個の
メインアンプＭＡＯ及びＭＡｌが設けられる。各メモリ
アレイでは、外部から供給されるアドレス信号に従って
それぞれ１個のメモリセルが選択状態とされ、対応する
相補共通データ線ＣＤＯ・ＣＤＯ及びＣＤＩ・ＣＤＩを
介して、メインアンプＭＡＯ及びＭＡＩに接続される。

ダイナミック型ＲＡＭが通常の動作モードとされるとき
、メインアンプＭＡＯ及びＭＡＬには、書き込み制御信
号φｗ　Ｏ＋　　φｗｌ又は読み出し制御信号φｒＱ、
　φｒｌが択一的に供給され、１ビア）単位の書き込み
動作又は読み出し動作が選択的に行われる。ダイナミッ
ク型ＲＡＭがデュアルモードとされるとき、メインアン
プＭＡＯ及びＭＡＩには、最上位の相補内部アドレス信
号１ｘｉ（ここで、例えば非反転内部アドレス信号ａｘ
ｉと反転内部アドレス信号ａｘｉをあわせて相補内部ア
ドレス信号上ｘｉのように表す、以下同じ）に従って、
読み出り制御信号φｒＯと書き込　　・み制御信号φｗ
ｌ又は書き込み制御信号φＷＯと読み出し制御信号φｒ
ｌが選択的に同時に供給される。これにより、各メモリ
アレイから選択された２個のメモリセルのうち一方のメ
モリセルに対する書き込み動作と他方のメモリセルに対
する読み出し動作が同時に実行される。

この実施例のダイナミック型ＲＡＭには、特に１１限さ
れないが、外部端子ＤＭが設けられ、デュアルモード時
において選択的にロウレベルとされるデュアルモード信
号ＤＭが供給される。特に制限されないが、ダイナミッ
ク型ＲＡＭは、後述するように、所定の試験モードとさ
れるとき又は特定の演算モードで使用されるとき、選択
的にデュアルモードと°される。

さらに、この実施例のダイナミック型ＲＡＭには、上記
デュアルモード信号丁１とライトイネーブル信号１下）
び最上位ビットの相補内部アドレス信号ユｘｉに従って
、上記書き込み制御信号φｗＯ１φｗｌ及び読み出し制
御信号φｒＱ、　　φｒ１を選択的に形成するアレイ選
択回路ＡＳＬが設けられる。アレイ選択回路ＡＳＬは、
デュアルモード信号ＤＭがハイレベルであると、ライト
イネーブル信号ＷＥ＆び相補内部アドレス信号ａｘｉに
従って、書き込み制御信号φｗＱ、　　φＷ１及び読み
出し制御信号φｒＯ，φｒｌを択一的にハイレベルとす
る。また、アレイ選択回路ＡＳＬは、デュアルモード信
号ＤＭがロウレベルとされるとき、最上位ビットの相補
内部アドレス信号ａｘＬが論理“Ｏ”であると、メイン
アンプＭＡＯに読み出し制御信号φｒＱを供給し、同時
にメインアンプＭＡＬに書き込み制御信号φｗ（を供給
する。

このとき、最上位ビットの相補内部アドレス信号上ｘｉ
が論理′″ｌ“であると、アレイ選択回路ＡＳＬは、メ
インアンプＭＡＯに書き込み制御信号φＷＯを供給し、
同時にメインアンプＭＡＩに読み出し制御信号φｒ１を
供給する。

第１図において、メモリアレイＭＡＲＹＯ及びＭＡＲＹ
Ｉは、特に制限されないが、２交点（折り返しビットＩ
ＩＩ）方式とされ、同図の水平方向に配置されるｍ本の
ワード線と垂直方向に配置されるｎ組の相補データ線及
びこれらのワード線と相補データ線の交点に格子状に配
置されるｍＸｎ個のダイナミック型メモリセルによって
それぞれ構成される。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成する各ワ
ード線は、対応するロウアドレスデコーダＲＤＣＲＯ及
びＲＤＣＲｌに結合され、択一的に選択状態とされる。

ロウアドレスデコーダＲＤＣＲＯ及びＲＤＣＲｌには、
ロウアドレスバッファＲＡＢから最上位ピントを除く相
補内部アドレス信号ａｘＱ〜ａｘｉ−１が供給され、ま
たタイミング発生回路ＴＧからタイミング信号φＸが供
給される。

ロウアドレスデコーダＲＤＣＲＯ及びＲＤＣＲｌは、上
記タイミング信号φＸがハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、ロウ
アドレスデコーダＲＤＣＲＯ及びＲＤＣＲ１は、相補内
部アドレス信号ａｘＯ〜ａｘｉ−ｔをデコードし、対応
するメモリアレイＭＡＲＹＯ及びＭＡＲＹＩの指定され
たワード線を択一的にハイレベルの選択状態とスル。

ロウアドレスバッファＲＡＢは、外部端子ＡＯ〜Ａｉを
介して時分割的に供給されるＸアドレス信号ＡＸＯ〜Ａ
Ｘｉを、タイミング発生回路ＴＧから供給されるタイミ
ング信号φａｔに従って取り込み、保持する。また、こ
れらのＸアドレス信号ＡＸＯ〜ＡＸｉをもとに、上記相
補内部アドレス信号ａｘＯ〜工ｘ１を形成する。このう
ち、最上位ビットの相補内部アドレス信号ａｘｉはアレ
イ選択回路ＡＳＬに供給され、その他の相補内部アドレ
ス信号上ＸＯ〜土ｘｉ−１は上記ロウアドレスデコーダ
ＲＤＣＲＯ及びＲＤＣＲＩに共通に供給される。

一方、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成す
る各相補データ線は、その一方において、対応するセン
スアンプＳＡＯ及びＳＡＩの対応する単位増幅回路に結
合される。

センスアンプＳＡＧ及びＳＡＩは、各相補データ線に対
応して設けられるｎ個の単位増幅回路を含む、これらの
単位増幅回路は、特に制限されないが、それぞれ二組の
ＣＭＯＳインバータ回路が交差接続されてなるフリップ
フロ７プを基本構成とする。各フリップフロップの入出
力ノードは、対応する相補データ線の非反転信号線及び
反転信号線にそれぞれ共通に結合される。

センスアンプＳＡＧ及びＳＡＩの単位増幅回路は、タイ
ミング発生回路ＴＧから供給されるタイミング信号φｐ
ａに従って、選択的に動作状態とされる。この動作状態
において、センスアンプＳＡＯ及びＳＡＩの各単位増幅
回路は、対応するメモリアレイの選択されたワード線に
結合されるｎ個のメモリセルから対応する相補データ線
に出力される微小読み出し信号を増幅し、ハイレベル又
はロウレベルの２値読み出し信号とする。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成する各相
補データ線は、その他方において、対応するカラムスイ
ッチＣ５Ｏ及びＣ８ｌに結合され、さらに対応する相補
共通データ線ＣＤＯ・ＣＤＯ及びＣＤＩ−ＣＤＩに選択
的に接続される。

カラムスイッチＣ５Ｏ及びＣ３Ｉは、それぞれメモリア
レイＭＡＲＹＯ及びＭＡＲＹＩの各相補データ線に対応
して設けられるｎ対のスイッチＭＯ８ＦＥＴを含む、各
対のスイッチＭＯ３ＦＥＴのゲートはそれぞれ共通結合
され、カラムアドレスデコーダＣＤＣＲから対応するデ
ータ線選択信号がそれぞれ供給される。これらのスイッ
チＭＯＳＦＥＴは、対応するデータ線選択信号が択一的
にハイレベルとされることでオン状態となり、対応する
メモリアレイの対応する相補データ線と相補共通データ
線ＣＤＯ・τ５了及びＣＤＩ・ττ下をそれぞれ選択的
に接続する。

カラムアドレスデコーダＣＤＣＨには、カラムアドレス
バッファＣＡＢから相補内部アドレス信号ａｙｏ〜ａｙ
ｉが供給され、タイミング発生回路ＴＧからタイミング
信号φｙが供給される。

カラムアドレスデコーダＣＤＣＲは、上記タイミング信
号φｙがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、カラムアドレスデコ
ーダＣＤＣＲは、相補内部アドレス信号ａｙＱ〜ａｙｉ
をデコードし、上記データ線選択信号を択一的にハイレ
ベルとする。これらの選択信号は、上記カラムスイッチ
Ｃ８Ｏ及びＣ５Ｉの対応するスイッチＭＯＳ　Ｆ　ＥＴ
のゲートにそれぞれ供給される。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｔ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹｉを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａＣに従って取り込み、保持する。また、
これらのＹアドレス信号ＡＹＯ〜ＡＹｉをもとに、上記
相補内部アドレス信ＪａｙＯ〜互ｙｉを形成し、カラム
アドレスデコーダＣＤＣＲに供給する。

相補共通データ線ＣＤ０−ＣＤ０は、対応するメインア
ンプＭＡＯに結合される。同様に、相補共通データ線Ｃ
ＤＩ−ＣＤＩは、対応するメインアンプＭＡＩに結合さ
れる。メインアンプＭＡＯ及びＭＡＩは、１対の入力端
子及び出力端子を持つ、このうち、メインアンプＭＡＯ
及びＭＡＬの入力端子は、相補書き込み信号線ｗ−７を
介してデータ人力バッファＤＩＢの出力端子に共通結合
される。また、メインアンプＭＡＯ及びＭＡＩの出力端
子は、相補読み出し信号線ｒ’ｒを介してデータ出力バ
ッファＤＯＢの入力端子に共通結合される。メインアン
プＭＡＯ及びＭＡＩには、アレイ選択回路ＡＳＬから、
対応する暑き込み制御信号φｗＱ、　　φＷ１及び読み
出し制御信号φｒＱ。

φｒｌが選択的に供給される。

メインアンプＭＡＯ及びＭＡＩは、上記書き込み制御信
号φＷＯ及びφＷ１がハイレベルとされることで、選択
的に書き込み動作状態とされる。

この動作状態において、メインアンプＭＡＯ及びＭＡＩ
は、データ人力バッファＤＩＢから相補書き込み信号線
ｗ　’　ｗを介して供給される相補書き込み信号に従っ
て書き込み電流を形成し、対応する相補共通データ線Ｃ
ＤＯ・ＣＤＯ及びＣＤＩ・ＣＤＩを介してメモリアレイ
ＭＡＲＹＯ及びＭＡＲＹＩの選択されたメモリセルに供
給する。一方、メインアンプＭＡＯ及びＭＡＩは、上記
読み出し制御信号φｒＯ及びφｒｌがハイレベルとされ
ることで、選択的に読み出し動作状態とされる。この動
作状態において、メインアンプＭＡＯ及びＭＡｌは、対
応するメモリアレイＭＡＲＹＯ＆びＭＡＲＹｌの選択さ
れたメモリセルから対応する相補共通データ線ＣＤＯ・
ＣＤＯ及びＣＤＩ・ＣＤＩを介して出力される２値読み
出し信号を、さらに増幅し、相補読み出し信号線ｒ−７
）介してデータ出カバ７フアＤＯＢに伝達する。

アレイ選択回路ＡＳＬには、タイミング発生回路ＴＧか
らタイミング信号φｒ及びφＷと内部制御信号ｄｍ及び
ｗｅが供給され、ロウアドレスバッファＲＡＢから最上
位ビットの相補内部アドレス信号ａｘｉが供給される。

このうち、内部制御信号ｄｍはデエアルモード信号ＤＭ
に従って形成され、内部制御信号ｗｅはライトイネーブ
ル信号ＷＥに従って形成される。

アレイ選択回路ＡＳＬは、上記内部制御信号ｄｍ、ｗｅ
及び最上位ピントの相補内部アドレス信号−、ｉｘｉに
従って、上記タイミング信号φｒ及びφＷに同期した読
み出し制御信号φｒＱ、　　φｒ１及び書き込み制御信
号φｗ　Ｑ　、　　φＷ１を選択的に形成し、メインア
ンプＭＡＯ及びＭＡＬに供給する。すなわち、アレイ選
択回路ＡＳＬは、内部制御信号ｄｍ及びｗｅがともにロ
ウレベルとされるとき、相補内部アドレス信号ａｘｉに
従って、読み出し制御信号φｒｏ又はφｒ１を択一的に
ハイレベルとする。これにより、ダイナミック型ＲＡＭ
は通常の１ビットａ位の読み出し動作モードとされ、メ
インアンプＭＡＯ又はＭＡＩのいずれかが読み出し動作
状態とされる。一方、内部制御信号ｄｍがロウレベルと
され内部制御信号ｗｅがノ１イレベルとされる場合、ア
レイ選択回路ＡＳＬは、相補内部アドレス信号ａｘｉに
従って、書き込み制御信号φＷＯ又はφＷ１を択一的に
ハイレベルとする。これにより、ダイナミック型ＲＡＭ
は通常の１ビット単位の書き込み動作モードとされ、メ
インアンプＭＡＯ又はＭＡＬのいずれかが書き込み動作
状態とされる。さらに、アレイ選択回路ＡＳＬは、内部
制御信号ｄ　ｍがハイレベルとされ相補内部アドレス信
号ａｘｉが論理“０”とされるとき、読み出し制御信号
φｒＯ及び書き込み制御信号φＷ１を同時にハイレベル
とする。これにより、ダイナミック型ＲＡＭはデュアル
モードとされ、メインアンプＭＡＯによる読み出し動作
とメインアンプＭＡＩによる書き込み動作が同時に行わ
れる。一方、内部制御信号ｄｍがハイレベルとされ相補
内部アドレス信号ａｘｉが論理“１”とされるとき、ア
レイ選択回路ＡＳＬは、書き込み制御信号φｗＱ及び読
み出し制御信号φｒ１を同時にハイレベルとする。これ
により、ダイナミーツタ型ＲＡＭはデュアルモードとさ
れ、メインアンプＭＡＯによる書き込み動作とメインア
ンプＭＡｌによる読み出し動作が同時に行われる。

データ入カバソファＤＩＢは、外部からデータ入力端子
Ｄｉｎを介して供給される書き込みデータを、相補書き
込み信号とし、相補書き込み信号線Ｗ−τ）介して、メ
インアンプＭＡＯ及びＭＡｌに供給する。

データ出力バッファＤＯＢは、タイミング発生回路ＴＯ
から供給されるタイミング信号φｏｅに従って、選択的
に動作状態とされる。この動作状態において、データ出
力バッファＤＯＢは、メインアンプＭＡＯ又はＭＡＬか
ら、相補読み出し信号線ｒ’Ｔを介して伝達される読み
出し信号を所定のレベルとし、データ出力端子Ｄｏｕｔ
を介して外部に送出する。タイミング信号φＯｅがロウ
レベルとされるとき、データ出力バッファＤＯＢの出力
はハイインピーダンス状態とされる。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＴ丁カラムアド
レスストローブ信号ＣＡＳ、　ライトイネーブル信号Ｗ
Ｅ及びデエアルモード信号ＤＭＣ従って、上記各種のタ
イミング信号及び内部制御信号を形成し、各回路に供給
する。

第２図には、第１図のダイナミック型ＲＡＭのデュアル
モードの一実施例のタイミング図が示されている。同図
により、ダイナミック型ＲＡＭのデュアルモードの動作
概要を説明する。

第２図において、ダイナミック型ＲＡＭは、ロウアドレ
スストローブ信号ＲＡＳがハイレベルからロウレベルに
変化されることによって選択状態とされる。ダイナミッ
ク型ＲＡＭは、特に制限されないが、ロウアドレススト
ローブ信号ＲＡＳの立ち下がり変化に先立ってライトイ
ネーブル信号ＷＥ及びデュアルモード信号ＤＭ７！ｌ（
ロウレベルとされることで、デュアルモードとされる。

このとき、外部端子ＡＯ〜Ａｉには、まずＸアドレス信
号ＡＸＯ〜ＡＸｉがロウアドレスｒを指定する組み合わ
せで供給され、データ入力端子Ｄｉｎには、書き込みデ
ータｗｄが供給される。

ダイナミック型ＲＡＭでは、ロウアドレスストローブ信
号ＲＡＳがロウレベルとされることでまず図示されない
タイミング信号φａｒが一時的にハイレベルとされ、続
いて少しずつ遅れてタイミング信号φＸ及びφｐａが順
次ハイレベルとされる。図示されない内部制御信号ｄｍ
及びｗｅは、ロウアドレスストローブ信号ＲＡＳの立ち
下がりエツジにおいてデュアルモード信号ＤＭ及びライ
トイネーブル信号ＷＥがロウレベルであることから、と
もにハイレベルとされる。

タイミング信号φａｒが一時的にハイレベルとされるこ
とで、外部端子ＡＯ〜Ａｉを介して供給されるＸアドレ
ス信号ＡＸＯ〜ＡＸｉがロウアドレスバッファＲＡＢに
取り込まれ、相補内部アドレス信号ａｘＱ〜ａｘｉが形
成される。この実施例において、最上位ビットの相補内
部アドレス信号ａｘｉは論理“０“とされ、非反転内部
アドレス信号ａｘｉはロウレベルとされる。なお、第２
図には、相補内部アドレス信号ａｘｉが論理“ｌ”とさ
れ非反転内部アドレス信号ａｘｉがハイレベルとされる
場合が、点線で示されている。

ダイナミック型ＲＡＭでは、タイミング信号φＸがハイ
レベルとされることで、ロウアドレスデコーダＲＤＣＲ
Ｏ及びＲＤＣＲ１によるワード線選択動作が開始される
。これにより、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩ
から、ロウアドレスｒにより指定される１本のワード線
がそれぞれ選択状態とされる。さらに、ダイナミック型
ＲＡＭでは、ワード線選択動作が終了する時点でタイミ
ング信号φｐａがハイレベルとされることで、センスア
ンプＳＡＯ及びＳＡＩの単位増幅回路が一斉に動作状態
とされる。これにより、各メモリアレイの選択されたワ
ード線に結合されるｎｕｌａｌのメモリセルから対応す
る相補データ線を介して出力される微小読み出し信号が
、センスアンプＳＡＯ及びＳＡＩの対応する単位増幅回
路によって増幅され、２（ａ読み出し信号とされる。

次に、カラムアドレスストローブ信号ＣＡＳがハ・Ｃレ
ベルからロウレベルに変化される。このカラムアドレス
ストローブ信号ＣＡＳの立ち下がり変化に先立って、外
部端子ＡＯ”Ａｉには、Ｙアドレス信号ＡＹＯ〜ＡＹｉ
がカラムアドレスＣを指定する組み合わせで供給される
。

ダイナミック型ＲＡＭでは、カラムアドレスストローブ
信号ＣＡＳがロウレベルとされることでまず図示されな
いタイミング信号φａｃが一時的にハイレベルとされ、
続いて少しずつ遅れてタイミング信号φｙ、φｒとφＷ
及びφｏｅが順次ハイレベルとされる。

タイミング信号φａＣが一時的にハイレベルとされるこ
とで、Ｙアドレス信号ＡＹＯ”ＡＹｉがカラムアドレス
バッファＣＡＢに取り込まれ、相補内部アドレス信号ａ
ｙＯ〜ａｙｉが形成される。

また、タイミング信号φｙがハイレベルとされることで
、カラムアドレスデコーダＣＤＣＲが動作状態とされ、
上記相補内部アドレス信号ａｙＯ〜ａｙｉがデコードさ
れる。その結果、カラムスイッチＣ８Ｏ及びＣ３Ｉにお
いて、カラムアドレスＣによって指定される１組の相補
データ線がそれぞれ選択状態とされ、対応する相補共通
データ線ＣＤＯ・ＣＤＯ及びＣＤＩ−ＣＤＩを介して、
対応するメインアンプＭＡＯ及びＭＡＬにそれぞれ接続
される。

アレイ選択回路ＡＳＬでは、内部制御信号ｄｍ及びｗｅ
がハイレベルとされまた最上位ビットの相補内部アドレ
ス信号ａｘｋが論理“０″とされることで、読み出し制
御信号φｒＯ及び書き込み制御信号φｗｌが、それぞれ
タイミング信号φｒ及びφＷに同期して、同時にハイレ
ベルとされる。

これにより、メモリアレイＭＡＲＹＯの選択されたメモ
リセルから相補共通データ線ＣＤＯ・τ丁子を介して出
力される２値読み出し信号が、メインアンプＭＡＯによ
ってさらに増幅され、相補読み出し信号線ｒ・７を介し
て、データ出カバソファＤＯＢに伝達される。また、メ
インアンプＭＡ１には、データ入カバソファＤＩＢから
相補書き込み信号線ｗ　−ｗを介して、相補書き込み信
号が供給される。メインアンプＭＡＬは、上記相補書き
込み信号に従って書き込み電流を形成し、相補共通デー
タ線ＣＤＩ・ＣＤＩを介してメモリアレイＭＡＲＹＩの
選択されたメモリセルに供給する。

つまり、ダイナミック型ＲＡＭは、デュアルモードとさ
れ、メインアンプＭＡＯによる読み出し動作とメインア
ンプＭＡＬによる書き込み動作を同時に実行する。

ところで、内部制御信号ｄｍ及びｗｅがともにロウレベ
ルとされ、最上位ビットの相補内部アドレス信号ａｘｉ
が論理“ｌ”とされる場合、アレイ選択回路ＡＳＬでは
、第２図に点線で示されるように、書き込み制御信号φ
ＷＯ及び読み出し制御信号φｒ１が同時にハイレベルと
される。これにより、ダイナミック型ＲＡＭは、前述の
場合と同様にデュアルモードとされ、メインアンプＭＡ
Ｏによる書き込み動作とメインアンプＭＡＩによる読み
出し動作を同時に実行する。

メインアンプＭＡＯ又はＭＡＬから相補読み出し信号線
ｒ−ｒを介してデータ出力バッファＤＯＢに伝達された
読み出し信号は、データ出力バッファＤＯＢによって所
定のレベルとされた後、タイミング信号φｏｓに同期し
て、データ出力端子Ｄｏｕｔから外部に送出される。

以上のように、この実施例のダイナミック型ＲＡＭには
、２個のメモリアレイＭＡＲＹＯ及びＭＡＲＹＩが設け
られ、これらのメモリアレイに対応して、２個のメイン
アンプＭＡＯ及びＭＡＩが設けられる。メインアンプＭ
ＡＯ及びＭＡＬには、アレイ選択回路ＡＳＬから、内部
制御信号ｄｍとｗｅ及び最上位ビットの相補内部アドレ
ス信号１ｘｉに従って選択的に形成される書き込み制御
信号φｗ　Ｑ　、　　φｗｌ及び読み出し制御信号φ「
０゜φｒ１が供給される。メインアンプＭＡＯ及びＭＡ
ｌは、これらの書き込み制御信号及び読み出し制御信号
に従って、選択的に書き込み動作状態又は読み出し動作
状態とされる。所定の試験モード又は演算モードにおい
て、デュアルモード信号Ｄマがロウレベルとされダイナ
ミック型ＲＡＭがデュアルモードとされるとき、アレイ
選択回路ＡｓＬは、上記相補内部アドレス信号ａｘｉに
従ワて、読み出し制御信号φｒＯと書き込み制御信号φ
Ｗ１又は書き込み制御信号φＷＯと読み出し制御信号φ
ｒｌを同時にハイレベルとする。このとき、メインアン
プＭＡＯ及びＭＡＩは、同時に異なるモードで動作状態
とされ、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩから選
択された２個のメモリセルに対する書き込み動作と読み
出し動作が同時に実行される。これにより、この実施例
のダイナミック型ＲＡＭでは、所定の試験モードが２ビ
ット単位でかつ書き込み試験と読み出し試験を同時に行
う形で実施できるとともに、例えばメモリに対する書き
込み動作と読み出し動作が繰り返されるような特殊な演
算モードを、高速に実行することができる。このため、
ダイナミック型ＲＡＭの機能試験に要する工数を削減し
、低コスト化を促進できるとともに、製品としての付加
価値を高めることができるものである。

以上の本実施例に示されるように、この発明を大容量化
されたダイナミック型ＲＡＭ等の半導体記憶装置に適用
した場合、次のような効果が得られる。すなわち、 （１１ダイナミック型ＲＡＭ等の半導体記憶装置に、複
数のメモリアレイと、上記メモリアレイに対応した複数
のメインアンプと、所定の制御信号及び所定のアドレス
信号に従って上記メインアンプに書き込み制御信号及び
読み出し制御信号を選択的に同時に供給するアレイ選択
回路とを設けることで、上記複数のメモリアレイから同
時に選択状態とされる複数のメモリセルに対して、記憶
データの暑き込み動作及び読み出し！ＩＪ咋を同時に実
行することができるという効果が得られる。

（２）上記１１）項により、暑き込み動１乍と読み出し
動作を繰り返すことによって行われるダイナミック型Ｒ
Ａ　Ｍ等の所定の′ａｆｉｉ試験を、効率的に実施でき
るとい・）効果が得られる。

（３）上記（２）項の試！ＡｇＪ作は、書き込み動作及
び読み出し動作が行われるメモリセルを個別に識別しな
がら実施できるため、機能試験の精度をより高めること
ができるという効果が得られる。

（４）上記（１）項〜（３）項により、ダイナミック型
ＲＡＭ等の￥Ａ簡試験に要する工数を′ＰＡ減し、その
低コスト化を促進できるという効果が得られる。

（５）上記（１）項により、例えばメモリに対する書き
込み動作と読み出し動作が繰り返されるような特殊な演
算モードを、効率的に実行することができるという効果
が得られる。

（６）上記＋１１項及び（５）項により、ダイナミック
型ＲＡＭ等の付加価値をより高めることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例では、メモリアレイを２個設け、これらのメモリアレ
イに対応して２個のメインアンプを設けることで、書き
込み動作と読み出し動作を同時に実行しているが、１個
のメモリアレイから同時に２個以上のメモリセルを選択
状態とし、これらのメモリセルに対して書き込み動作及
び読み出し動作を同時に実行するようにしてもよい、カ
ラムアドレスデコーダＣＤＣＲは、各メモリアレイに対
応して設けてもよいし、逆にロウアドレスデコーダをメ
モリアレイＭＡＲＹＯ及びＭＡＲＹＩで共用してもよい
、デュアルモード信号ＤＭは、例えば高電圧あるいは組
合せコード等を用いることによって、他の外部端子を兼
用してもよい、また、ダイナミック型ＲＡＭは、同時に
選択されるメモリセルの数を増やすことで、例えば４ヒ
ント以上の単位で読み出し又は書き込み動作を行うもの
であってもよい。第１図に示されるダイナミック型ＲＡ
Ｍのブロック！８成や、制？２Ｆ信号及びアドレス信号
の組み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えば、スタテイ−Ｉり型ＲＡＭ等の
各種半導体記憶装置にも通用できる。本発明は、少な（
とも実質的に複数のメモリアレイを有する半導体記憶装
置及びこのような半導体記憶装置を内蔵する各種のディ
ジタル装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をｗＪ単に説明すれば、下記のとおりで
ある。すなわち、ダイナミック型ＲＡＭ等の半導体記憶
装置に、複数のメモリアレイと、上記メモリアレ・イに
対応した複数のメインアンプと、所定の制御信号及びア
ドレス信号に従って上記メインアンプに書き込み制御信
号及び読み出し制御信号を選択的に同時に供給するアレ
イ選択ｕ路とを設けることで、上記複数のメモリアレイ
から同時に選択状態とされる複数のメモリセルに対して
、記憶データの書き込み動作及び読み出し動作を同時に
実行できるため、ダイナミック型ＲＡＭ等の所定のｉ能
試験を効率的に実施し、試験工数を削減して、低コスト
化を促進できるとともに、製品としての付加価値を高め
ることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のダイ
ナミック型ＲＡＭのデュアルモードの一実施例を示すタ
イミング図である。 ＭＡＲＹＯ，ＭＡＲＹＩ・・・メモリアレイ、Ｒ，ＤＣ
ＲＯ，ＲＤＣＲＩ・・・ロウアドレスデコーダ、ＲＡＢ
・・アドレスバンファ、ＣＤＣＲ・・カラムアドレスデ
コーダ、ＣＡＢ・・・カラムアドレスバッファ、ＳＡＯ
，ＳＡＩ・・・センスアンプ回路、Ｃ３Ｏ，Ｃ３Ｉ・・
・カラムスイッヂ、ＭＡＯ，ＭＡＩ・・・メインアンプ
、ＡＳＬ・・・アレイ選択回路、ＤＯＢ・・・データ出
カバソファ、ＤｒＢ・・データ入力バッファ、ＴＧ・・
・タイミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １、同時に複数のメモリセルを選択状態とし、これらの
   メモリセルの一部に対し記憶データの書き込み動作を実
   行し、他の一部に対し記憶データの読み出し動作を実行
   することを特徴とする半導体記憶装置。 ２、上記書き込み動作及び読み出し動作は、所定の動作
   モードにおいて選択的に同時に実行されることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、複数のメモリアレイと、こ
   れらのメモリアレイに対応して設けられる複数のメイン
   アンプと、所定のアドレス信号及び所定の制御信号に従
   って上記メインアンプに書き込み制御信号及び読み出し
   制御信号を選択的に同時に供給するアレイ選択回路とを
   有することを特徴とする特許請求の範囲第１項又は第２
   項記載の半導体記憶装置。 ４、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   ることを特徴とする特許請求の範囲第１項、第２項又は
   第３項記載の半導体記憶装置。