JP3992872B2 - マイクロプロセッサと同期するレイテンシを備えたｒａｍ、及びデータプロセッサ、シンクロナスｄｒａｍ、周辺装置とシステムクロックを含むシステム - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明はデータプロセシングシステムで動作するランダムアクセスメモリ（ＲＡＭ）に関する。
【０００２】
【従来の技術】
従来半導体のランダムアクセスメモリは関連するマイクロプロセッサよりも動作が速かった。１９７０年代の後半および１９８０年代の前半に、マイクロコンピュータの市場は開発の初期の段階であった。当時、マイクロコンピュータシステムはマイクロプロセッサとダイナミック・ランダムアクセスメモリを含んでいた。マイクロコンピュータシステムでは、マイクロプロセッサはクロック信号と同期して動作したが、ダイナミック・ランダムアクセスメモリはマイクロプロセッサの動作とは同期していなかった。
【０００３】
マイクロプロセッサのクロックが、マイクロプロセッサとダイナミック・ランダムアクセスメモリとを結ぶコントローラ回路に使われた。マイクロプロセッサのクロック信号に応答して、コントローラはダイナミック・ランダムアクセスメモリを動作させる他の制御信号やクロック信号を得ていた。
【０００４】
一般にマイクロプロセッサとダイナミック・ランダムアクセスメモリの動作速度は異なっていた。マイクロプロセッサのサイクルタイムは４００−５００ナノ秒の範囲であったが、ダイナミック・ランダムアクセスメモリのサイクルタイムは約３００ナノ秒であった。従ってダイナミック・ランダムアクセスメモリは関連するマイクロプロセッサよりも速く動作できた。メモリは全てのタスクを終えてもまだ余裕があった。従ってマイクロプロセッサはメモリがデータを書き込んだり読み出したりするのを待つことなく、最適の速度で動作した。
【０００５】
半導体技術が進歩するにつれて、マイクロプロセッサとメモリ装置の動作速度は増加した。しかし、マイクロプロセッサの速度の増加はダイナミック・ランダムアクセス・メモリの速度の増加より急速であった。現在のマイクロプロセッサは関連するダイナミック・ランダムアクセスメモリよりも速く動作する。例えばマイクロプロセッサのサイクルタイムは約４０ナノ秒で、ダイナミック・ランダムアクセスメモリのサイクルタイムは約１２０ナノ秒である。マイクロプロセッサは全てのタスクを終えた後も、ダイナミック・ランダムアクセスメモリをかなりの時間待たなければならない。
【０００６】
マイクロプロセッサがメモリを待たなければならないことは、多くのマイクロコンピュータの設計者の注意をひいてきた問題である。高速のスタティック・キャッシュメモリがコンピュータシステムに加わって、メモリに記憶されているデータにアクセスする時間は速くなった。問題の大部分は、マイクロコンピュータシステムのコストを余り増加させずにメモリのデータにアクセスする時間を早めることである。しかしキャッシュメモリはダイナミック・ランダムアクセスメモリよりもかなり高価である。
【０００７】
【発明が解決しようとする課題】
現在ダイナミック・ランダムアクセスメモリ装置の問題は、いくつかの制御信号を発生するためにマイクロプロセッサとメモリとの間にかなりの周辺回路を必要とすることである。周辺回路の中では多くの相互に関係する制御信号が長い論理連鎖の後に発生するので、マイクロコンピュータシステムの設計者は非常に複雑なタイミングの問題を解決しなければならない。タイミングの問題のために遅れが生じることと、現在ではメモリのアクセス時間がマイクロプロセッサに比べて遅いことのために、マイクロコンピュータシステムの動作に大きな時間遅れを生じることが問題となっている。
【０００８】
【課題を解決するための手段】
この種の問題を解決するには、ランダムアクセスメモリがシステムクロック信号に直接応答して、関連するデジタルプロセッサと同期して動作するようにすればよい。同期ランダムアクセスメモリは、同期ランダムアクセス動作に加えて、更に同期バーストモードまたは同期ラップモードでデータを書き込んだり読み出したりするようになっている。このような同期ランダムアクセスメモリ装置はダイナミックな記憶装置としてもスタティックな記憶装置としても作れる。
【０００９】
デジタルプロセッサからの制御信号は各種のメモリ動作を制御するのに用いられる。または、デジタルプロセッサはシステムクロックとして用いられるクロック信号を処理して、デジタルプロセッサおよび同期ランダムアクセスメモリを共に動作させてもよい。デジタルプロセッサはマイクロプロセッサでもよい。
【００１０】
【実施例】
図１においてデータプロセッシングシステム１５は、バス１７を経て入力周辺装置２４からデジタルデータを受けるデジタルプロセッサ２０を含む。デジタルプロセッサ２０はマイクロプロセッサでよい。制御信号は制御バス１８を経てデジタルプロセッサ２０と入力周辺装置２４の間を往来する。デジタルプロセッサ２０はこのデータやその他のデータを処理し、それらは全てデータバス２５を経て伝送され、同期記憶装置に記憶されたり取り出されたりする。
【００１１】
デジタルプロセッサ２０はまた出力データバス３２を経て出力データを出力周辺装置４０に送り、ここで出力データは表示されたり、図示していない他の装置の読み出し、チェック、制御のために用いられたりする。制御信号は制御バス６０を経て、デジタルプロセッサ２０と同期メモリ装置３０との間で伝送される。
【００１２】
制御信号はまた制御バス６２を経て、デジタルプロセッサ２０と出力周辺装置４０との間で伝送される。システムクロック信号はシステムクロック装置６５で生成され、クロックリード線６７を通ってデジタルプロセッサ２０、同期メモリ装置３０、入力周辺装置２４、出力周辺装置４０に送られる。
【００１３】
データプロセシングシステム１５の動作中随時に、デジタルプロセッサ２０は同期メモリ３０にアクセスして記憶セルにデータを書き込んだり、記憶セルからデータを読み出したりする。デジタルプロセッサ２０が生成する記憶セルの行アドレスと列アドレスは、アドレスバス４５を通って同期メモリ３０に送られる。データはデータバス２５を通ってデジタルプロセッサ２０から同期メモリ３０に書き込まれ、また同期メモリ３０からデジタルプロセッサ２０に読み出される。
【００１４】
デジタルプロセッサ２０によって生成され制御バス６０を通って同期メモリ３０に送られる制御信号は、行アドレス制御信号ＲＥ（バー）、列アドレス制御信号ＣＥ（バー）、書き込み信号ＷＥ（バー）、バースト信号ＢＴ（バー）、バースト方向信号＋／−、ラップ選択信号ＷＰ（バー）、ラップタイプ信号ＷＴ、ラップ長信号ＷＬなどを含む。制御信号は同期メモリ３０からデジタルプロセッサ２０に送られてもよい。
【００１５】
図２において同期ランダムアクセスメモリ３０は、アドレス可能な行および列に配列された金属酸化膜半導体（ＭＯＳ）のダイナミック記憶セルのメモリ配列７５を含む。記憶セルのメモリ配列７５はダイナミック・ランダムアクセスメモリ装置で用いられるよく知られたセルの配列と同様である。メモリ配列７５を製作するには、相補形金属酸化膜半導体（ＣＭＯＳ）かバイポーラ相補形金属酸化膜半導体（ＢＩＣＭＯＳ）技術を用いてよい。
【００１６】
図２に他のいくつかの回路ブロックを示す。これらの他の回路ブロックは、共通のシステムクロック信号ＣＬＫに応答して図１のデジタルプロセッサ２０と同期して記憶セル配列を動作させるように設計され配列されており、後で図２０で述べるようにシステムクロック信号ＣＬＫはデジタルプロセッサでゲートしてよい。記憶セル配列以外の回路ブロックはＣＭＯＳまたはＢＩＣＭＯＳ回路で製作してよい。
【００１７】
同期ランダムアクセスメモリ３０は、同期ランダムアクセス読み出しまたは書き込み動作、同期バースト読み出しまたは書き込み動作、同期ラップ読み出しまたは書き込み動作ができる。全タイプの同期動作については以下に詳しく述べる。この説明は図３−図５および図７−図１７のタイミング図および真理値表を参照して行う。タイミング図では、無関係（ＤＯＮ’Ｔ ＣＡＲＥ）状態をクロスハッチで示す。
【００１８】
同期ランダムアクセス読み出し動作を示す図３および図２で、Ｎビット幅の行アドレスおよび行アドレス制御信号ＲＥ（バー）がアドレスバス４５およびリード線４６に送られる。信号ＲＥ（バー）などの制御信号はアクティブ低位信号である。リード線４７の書き込み信号ＷＥ（バー）はクロックサイクルタイム２では高位で、読み出し動作を指定する。
【００１９】
同期読み出し動作は、信号時間１のシステムクロック信号ＣＬＫの立ち下がり端で始まる。この例示の実施態様では、システムクロックはサイクルタイム１、２、３、…などでクロックパルスの負方向端に同期して動作タイミングをとる。ここに図示しない他の実施態様では、クロックパルスの正方向端または負方向端と正方向端の両方で動作タイミングをとってよい。
【００２０】
システムクロックＣＬＫが負方向端であり、行アドレスがクロックサイクルタイム１で入り、行アドレス制御信号ＲＥ（バー）が低位であれば、行アドレスは行アドレスバッファ４８にラッチされる。
【００２１】
例示の実施態様ではアドレスバスはＮビット幅なので、このバスは行アドレスと列アドレスとで時分割される。行アドレスを行アドレスバッファ４８にラッチした後のクロックサイクルタイム２中に、列アドレスがアドレスバス４５に送られる。クロックサイクルタイム２で列アドレス制御信号ＣＥ（バー）が低位で、かつ書き込み信号ＷＥ（バー）が高位のとき、システムクロックが低位になって列アドレスを列アドレスバッファ４９にラッチする。
【００２２】
列アドレスを列アドレスバッファにラッチすると同時に、行アドレスは行アドレスデコーダ５０でデコードされる。行アドレスデコーダ５０は二進数の行アドレスを２Ｎ から１の選択にデコードする。２Ｎ から１の選択の結果、アクティブ信号が選択された一つの行の語線に入る。この語線は以後のランダムアクセス読み出し動作中、選択されたままになっている。
【００２３】
ロード開始アドレス信号ＬＩＡはシステムクロックＣＬＫの次の負方向端で、１グループのロードカウント伝送ゲート５１により開始列アドレスを列アドレスカウンタ５２の上位カウント部と下位カウント部に移す。列アドレスの最上位数ビットは上位カウント部にラッチされ、列アドレスの最下位数ビットは列アドレスカウンタ５２の下位カウンタ部５９にラッチされる。
【００２４】
列アドレスカウンタ５２のアドレスビットは全て開始列アドレスで、メモリ配列に送られて読み出し動作を行う。ここに述べる動作は同期ランダムアクセス動作なので、開始列アドレスは読み出し動作中にメモリ配列に送られる唯一の列アドレスである。
【００２５】
開始列アドレスの最上位数ビットは上位カウント部５８からゲート５３を通って列アドレスデコーダ５４に入り、メモリ配列の記憶セルのＭ列を選択し、メモリ配列からデータを読み出す。これらの列アドレスの最上位数ビットは列アドレスデコーダ５４でデコードされ、メモリ配列７５中の記憶セルのＭ列のブロックを使用可能にする。
【００２６】
データビットはＭ個の記憶セルのグループから読み出される。このＭ個の記憶セルは、デコードされた列アドレスの一部、すなわち列アドレスのデコードされた最上位数ビットによって決定される。これらのＭ個のデータビットはメモリ配列７５からリード線のグループ５５を通って出力マルチプレクサＯＭＵＸに並列に伝送され、ここでラッチされ出力される。
【００２７】
Ｍから１の選択は、列アドレスカウンタ５２の下位カウント部５９から出力マルチプレクサに制御信号が送られたとき、出力マルチプレクサＯＭＵＸによって行われる。下位カウント部５９にある開始列アドレスの最下位数ビットは、出力マルチプレクサＯＭＵＸにラッチされているビットのどれが、出力マルチプレクサを通ってデータバス２５のリード線にゲートされるＭから１のビットであるかを決定する。
【００２８】
図４および図２の同期ランダムアクセス書き込み動作において、行のアドレシングと列のアドレシングは同期ランダムアクセス読み出し動作と同様であるが、クロックサイクルタイム２で書き込み信号ＷＥ（バー）が低位のときに同期ランダムアクセス書き込み動作を指定する。行デコーダ５０からのデコードされた行アドレスは、メモリ配列７５の記憶セル中の１行を使用可能にする。
【００２９】
列デコーダ５４でデコードされた列アドレスの最上位数ビットは、配列中のＭ列リードのブロックを使用可能にする。アドレスされた行とアドレスされたＭ列の組とのアドレスされた交点で選択された記憶セルの組は、書き込みデータを受けることが可能になる。列アドレスの最下位数ビット（列アドレスカウンタ５２の下位カウント部５９にある）は、入力マルチプレクサＩＭＵＸに送る制御信号を決定し、データバス２５のＭから１のビットのどれを入力マルチプレクサＩＭＵＸを通してメモリ配列７５に書き込むかを決定する。
【００３０】
このＭから１のビットは、メモリ配列７５中の記憶セルの選択された列ブロックの関連する列のリード線に送られる。データ中のこのビットは、行アドレスと開始列アドレスによって選択されたアドレスにある記憶セルに書き込まれる。選択されたＭ列の組の中の他のＭ−１ビットのデータはメモリ配列７５に書き込まれない。というのは、入力マルチプレクサＩＭＵＸは、これらのＭ−１ビットをメモリ配列７５の関連した列線に送らないからである。
【００３１】
同期読み出し動作または同期書き込み動作に続くメモリ配列の次の動作は、他の同期ランダムアクセス動作、すなわち同期読み出し動作または同期書き込み動作であってよい。同じ行アドレスと列アドレスかまたは別の行アドレスと列アドレスを用いて、次のアクセスのために記憶セルを選択してよい。同期バーストまたは同期ラップ動作も同期ランダムアクセス読み出しまたは書き込み動作の後に行ってよい。
【００３２】
上に述べた同期読み出しまたは書き込み動作において例示した実施態様は、行アドレスおよび列アドレスで時分割されたＮビット幅のアドレスバス４５を含む。図示はしていないが他の有用な実施態様では、アドレスバスが十分に広くて行アドレスと列アドレスとを同時に平行に加えてよい。その結果、両アドレスはそれぞれのアドレスバッファ、すなわち行アドレスバッファ４８と列アドレスバッファ４９に同時にラッチされる。その他の点では、同期ランダムアクセス読み出しおよび書き込み動作はすでに述べたように進行する。
【００３３】
同期ランダムアクセス書き込み動作では、行アドレスおよび列アドレスはデータがラッチされる前かまたは同時にラッチされてよい。
【００３４】
同期ランダムアクセス読み出しおよび書き込み動作に加えて、図１および図２の実施態様では同期バースト読み出し動作および同期バースト書き込み動作を実行できる。
【００３５】
同期バースト読み出し動作では１グループのビットが、メモリ配列７５中の記憶セルの共通の行に沿って、一連の列アドレスから迅速に読み出される。一連のアドレスは列アドレスの昇順（アップ）でもよいし列アドレスの降順（ダウン）でもよい。
【００３６】
一連の列アドレスの方向すなわち極性は、リード線５６のバースト方向信号＋／−によって決定される。バーストの長さすなわちバースト中のビット数は、図１のデジタルプロセッサ２０がリード線５７に送る低位バースト選択信号ＢＴ（バー）の持続時間によって決定される。バースト選択信号ＢＴ（バー）が高位になれば、同期バースト読み出し動作は終る。
【００３７】
一般に同期バースト読み出し動作は、ランダムアクセス読み出し動作と同様である。若干の違いはあるが、それは以下の同期バースト読み出し動作の説明で明らかになる。冗長な説明を省いて違いを十分に説明するために、同様な動作の説明は最少限にする。
【００３８】
次に図５は、図２の同期メモリ装置３０の同期バースト昇順読み出し動作のタイミング図を示す。行アドレス制御信号ＲＥ（バー）とバースト選択信号ＢＴ（バー）は、クロックサイクルタイム１でアクティブ低位になり、動作を開始する。バースト方向信号＋／−は高位で、一連の列アドレスが増分のシーケンスであることを示す。
【００３９】
クロックサイクルタイム１で、行アドレスが行アドレスバッファ４８にラッチされる。クロックサイクルタイム２で、開始列アドレスが列アドレスバッファ４９にラッチされる。書き込み信号ＷＥ（バー）は高位で、これは読み出し動作を示す。行アドレスは行アドレスデコーダ５０でデコードされ、メモリ配列７５中の記憶セルの行を選択する。ロード開始アドレス信号ＬＩＡが来ると、開始列アドレスの最上位数ビットはゲート５１を通って列アドレスカウンタ５２の上位カウント部５８にゲートされ、また同じアドレスの最下位数ビットは列アドレスカウンタ５２の下位カウント部５９にゲートされる。
【００４０】
最上位数ビットは列アドレスデコーダ５４でデコードされ、Ｍ列を２ブロック選択してメモリ配列７５から読み出す。これらの列から１つが選択され、データバス２５の所望の一連のビットの開始ビットとして、そのビットは出力マルチプレクサＯＭＵＸを通して送られる。
【００４１】
次に図６は、列アドレスカウンタ５２の上位カウント部５８と下位カウント部５９の詳細なブロック図を示す。開始アドレスがデコードされた後で、列アドレスカウンタ５２の上位カウント部と下位カウント部は、カウントクロック信号ＣＯＵＮＴによって増分される。上位カウンタと下位カウンタは二進カウンタステージの連続したシリーズになっている。
【００４２】
図２に示すようにゲート５１にロード開始アドレス信号ＬＩＡが来ると、列アドレスカウンタ５２の上位カウント部と下位カウント部に開始列アドレスを送る。列アドレスシーケンスが昇順か降順かはバースト方向信号＋／−によって決まる。図６に最下位ビットカウンタステージＬＳＢと最上位カウンタステージＭＳＢを示す。上位カウント部５８は、下位カウント部５９を形成するｌｏｇ2 （２Ｍ）個の最下位ビットカウンタステージを除く全てのカウンタステージを含む。
【００４３】
開始列アドレスがデコードされた後の開始バースト昇順読み出し動作では、上位カウント部５８と下位カウント部５９にあるアドレスはクロック信号ＣＯＵＮＴの制御の下に増分される。上位カウント部５８と下位カウント部５９に生成される次のアドレスは、開始列アドレスより１大きい。次の一連のビットは出力マルチプレクサＯＭＵＸを通って、このようにアドレスされたメモリの記憶セルの列から伝送される。
【００４４】
メモリ配列７５中の記憶セルのＭ列の第１ブロックと次に続くＭ列の高次のブロックは、列アドレスデコーダ５４によって同時にアドレスされる。ビットは出力マルチプレクサＯＭＵＸを通って、第１ブロックから伝送される。一方、Ｍ列の第２ブロックからのビットはメモリ配列からアクセスされて、出力マルチプレクサＯＭＵＸに送られる。
【００４５】
アドレスの第１組がなくなると一連のアドレスはＭ個のアドレスの第２組へと続くが、Ｍ個のアドレスの第３組が第１組に代わって出力マルチプレクサに送られる。このようにアドレスの組を昇順に一つおきすることによって、ビットの所望のバーストはメモリ配列７５から読み出される。
【００４６】
このようにアドレスの組を一つおきにしてビットの所望のシーケンスを選択することによって、データは出力マルチプレクサＯＭＵＸを通って連続した流れとなってデータバス２５に読み出され、図１のデジタルプロセッサ２９から各アドレスが与えられるのを待つ必要がない。出力マルチプレクサＯＭＵＸから伝送されるデータの一連のビットは、システムクロックＣＬＫと同じ速度で連続して流れる。
【００４７】
同期バーストモードでは、メモリ配列から読み出されるデータビットの数は、リード線５７の低位アクティブバースト信号ＢＴ（バー）の持続期間によって決まる。バーストＢＴ（バー）が高位になると、同期バースト読み出し動作は終る。
【００４８】
同期バースト読み出し動作はまた、メモリ配列７５中の一連の降順の列アドレスを持つ記憶セルからも行われる。この同期バースト降順読み出し動作は、いま説明した同期バースト昇順読み出し動作とは２つの点で異なる。
【００４９】
同期バースト降順読み出し動作を示す図７および図２で、制御信号の唯一の違いはバースト方向信号＋／−が低位であることで、これは列アドレスカウンタ５２の上位カウント部と下位カウント部のカウントが計数クロックＣＯＵＮＴのサイクル毎に減分されることを示す。アドレス可能なＭ列の第１組からのビットと、次に続くアドレス可能なＭ列の低次の組からのビットは、メモリ配列７５から読み出されて出力マルチプレクサＯＭＵＸに送られる。
【００５０】
ラップアドレススクランブラ６１とリード線６３を通って下位カウント部５９から出力マルチプレクサＯＭＵＸに送られる降順の一連のアドレスに応答して、各ビットは出力マルチプレクサを通って伝送される。同期バースト動作ではラップアドレススクランブラにより、下位カウント部５９からのアドレスをそのままマルチプレクサに伝送する。列アドレスカウンタのカウントはクロック信号ＣＯＵＮＴが来ると減分されるので、出力マルチプレクサＯＭＵＸを通って伝送される一連のビットは、メモリ配列７５中の一連の降順のアドレスを持つ列から読み出される。
【００５１】
Ｍ個の列アドレスのブロックは、列アドレスカウンタ５２の上位カウント部５８にあるカウントによって選択される。列アドレスの一つおきの組からのビットは、列アドレスカウンタ５２の下位カウント部５９にあるカウントによって決まる個々の列のアドレスによって選択される。
【００５２】
図８と図９はそれぞれ、図２の同期ランダムアクセスメモリ３０の同期バースト昇順読み出しおよび同期バースト降順読み出し動作の別のタイミング図である。図８および図９のタイミング図と図５および図７のタイミング図との違いは、書き込み信号ＷＥ（バー）がクロックサイクルタイム２ではなくてクロックサイクルタイム１でサンプルされる点である。どちらのタイミングでも、同期ランダムアクセスメモリ３０は十分に動作できる。
【００５３】
今説明した同期バースト読み出し動作（昇順または降順）により、図１のデータプロセシングシステムはバースト信号ＢＴ（バー）のアクティブ持続期間中、システムクロックＣＬＫのサイクル毎に１ビットの速度でデータビット（バースト）の全シーケンスをメモリ配列７５中にある行から読み出すことができる。
【００５４】
１つの行アドレスおよび開始剤アドレスだけが、デジタルプロセッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの一連の列アドレスは、システムクロックＣＬＫのサイクル毎に１つの新列アドレスの速度で、列アドレスカウンタ５２により生成される。
【００５５】
データプロセシングシステム１５のもう一つの重要な動作は同期バースト書き込み動作で、図１のデジタルプロセッサ２０は行アドレスと開始列アドレスだけの一連のデータビットをデータバス２５に連続したシステム時間中に送り、同期ランダムアクセスメモリ３０のどこに記憶するかを決める。
【００５６】
上位カウント部５８と下位カウント部５９は、開始列アドレスに続く一連の列アドレスを決める。システムクロックサイクルに同期して、データバス２５の一連のデータビットはメモリ配列７５のアドレスされた記憶セルに記憶される。
【００５７】
次に図１０は、図２のメモリ配列７５に一連のデータビットを記憶するための同期バースト昇順書き込み動作のタイミング図を示す。この動作でデータビットは、同じ行アドレスと昇順の連続した列アドレスを持つ記憶セルに記憶される。
【００５８】
図１０に示すように、書き込み信号ＷＥ（バー）とバースト信号ＢＴ（バー）とは低位で、ラップ信号ＷＰ（バー）は高位である。これは同期バースト昇順書き込み動作なのでバースト方向信号＋／−は高位で、昇順の一連の列アドレスを生成する。行アドレス制御信号ＲＥ（バー）は低位なので、図２のタイミングおよび制御回路はシステムクロックサイクルタイム１の間は行アドレスラッチ信号ＸＡＬを生成する。
【００５９】
クロックサイクル２の間は列アドレス制御信号ＣＥ（バー）は低位なので、タイミングおよび制御回路はシステムクロックサイクルタイム２の間は列アドレスラッチ信号ＹＡＬを生成する。行アドレスと開始列アドレスは行および列のアドレスバッファ４８および４９にそれぞれラッチされ、バースト昇順書き込み動作を開始する。
【００６０】
行アドレスは行デコーダ５０によってデコードされる。開始列アドレスは列アドレスデコーダ５２の上位および下位カウント部に伝送される。最上位数ビットは上位カウント部５８に入り、最下位数ビットは下位カウント部５９に入る。システムクロックサイクルタイム２の間は、データバス２５の一連のデータビットは第１ビットから順に、システムクロックＣＬＫと同期して毎回１ビットずつ、連続して入力マルチプレクサＩＭＵＸにラッチされる。
【００６１】
データビットは、データバス２５を通ってデータイン・ドライバ回路６４に送られる。タイミングおよび制御回路４２によって生成される書き込み可能信号ＷＥＮにより、データはデータバスからデータイン・ドライバ６４に送られる。またタイミングおよび制御回路４２によって生成されるデータイン・ラッチ信号ＤＩＮＬは、データをデータバス２５からデータイン・ドライバ６４にラッチする。
【００６２】
同期バースト動作では、上位カウント部５８にある開始列アドレスの最上位数ビットは、デコードされてＭ列の２ブロックが選択される。下位カウント部５９からの信号はラップアドレススクランブラ６１の出力に出て、リード線６６を経て入力マルチプレクサＩＭＵＸの制御入力に入り、２Ｍから１のビットのどれをメモリ配列７５中の記憶セルの関連する列に送るかを決める。
【００６３】
開始列アドレスの最下位数ビットはデコードされて２Ｍから１の選択をし、開始列アドレスに関連するビットの１つがデータバス２５から入力マルチプレクサＩＭＵＸを通って伝送され、メモリ配列７５に記憶される。行アドレスと開始列アドレスの交点にある記憶セルが第１の記憶場所である。
【００６４】
システムクロックの順次のサイクル毎に、列アドレスカウンタ５２の上位および下位カウント部の二進カウントは共に増分される。システムクロックと同期してデータバス２５から選択された後続のデータビットは、メモリ配列７５中のアクセスされた行に沿って別個の記憶セルに順次記憶される。
【００６５】
クロック信号ＣＯＵＮＴが来ると、列アドレスカウンタ５２の下位カウント部および上位カウント部のカウントは増分され（バースト方向信号＋／−が高位なので）、データバス２５からメモリ配列７５の記憶セルの連続してアドレスされた列に後続のデータビットを送る。データビットのバーストと昇順の一連のアドレスの生成は、バースト選択信号ＢＴ（バー）が高位に戻るまで続く。
【００６６】
次に図１１は、図２のメモリ配列７５中にデータビットを記憶するための同期バースト降順書き込み動作のタイミング図を示す。この動作は今述べた同期バースト昇順書き込み動作と同様である。行アドレス制御信号ＲＥ（バー）が低位なので、図２のタイミングおよび制御回路４２は行アドレスラッチ信号ＸＡＬを生成し、システムクロックサイクルタイム１の間は行アドレスをラッチする。
【００６７】
システムクロックサイクルタイム２の間は列アドレス制御信号ＣＥ（バー）が低位なので、タイミングおよび制御回路４２は列アドレスラッチ信号ＹＡＬを生成し、このシステムクロックサイクルの間は開始列アドレスをラッチする。
【００６８】
しかし前に述べた同期バースト昇順書き込み動作とは異なりバースト方向信号＋／−は低位で、列アドレスカウンタ５２の上位および下位カウント部にあるアドレスをシステムクロックＣＬＫのサイクル毎に減分する。このようにして一連の列アドレスは開始列アドレスから始まり、以降のシステムクロックサイクル毎に順次減少する。
【００６９】
データバス２５からのデータビットは入力マルチプレクサＩＭＵＸを通り、メモリ配列７５中のある行に沿って、順次減少するアドレスの列の記憶セルに書き込まれる。
【００７０】
図１２および図１３は、それぞれ図２の同期ランダムアクセスメモリ３０の同期バースト昇順書き込みおよび降順書き込み動作の別のタイミング図である。図１２および図１３のタイミング図と図１０および図１１のタイミング図との違いは、書き込み信号ＷＥ（バー）が、クロックサイクルタイム２ではなくてクロックサイクルタイム１でサンプルされる点である。どちらのタイミングでも、同期ランダムアクセスメモリ３０は十分動作できる。
【００７１】
今説明した同期バースト書き込み（昇順または降順）動作により、図１のデータプロセシングシステムはバースト信号ＢＴ（バー）のアクティブな継続期間中、システムクロックＣＬＫのサイクル毎に１ビットの速度で、データビット（バースト）の全シーケンスをメモリ配列７５中のある行に書き込むことができる。
【００７２】
１つの行アドレスおよび開始列アドレスだけが、デジタルプロセッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの一連の列アドレスは、システムクロックＣＬＫのサイクル毎に１つの新列アドレスの速度で、列アドレスカウンタ回路５２により生成される。
【００７３】
次に図１４は、図２の同期ランダムアクセスメモリの同期ラップ読み出し８ビット動作のタイミング図を示す。メモリ配列７５中の１つの行から、８ビットのデータが、シングル行、および列アドレスカウンタ５２の上位カウント部５８にラッチされている開始列アドレスにより選択された列から読み出される。
【００７４】
行のアドレシングと開始列のアドレシングは前に述べたように行われる。システムクロックサイクルタイム１の間にゲート５３にラップ制御信号ＷＲＡＰが入ると、開始列アドレスが列アドレスデコーダに送られ、データがメモリ配列７５の列から読み出される。
【００７５】
列アドレスカウンタ５２の下位カウント部５９にラッチされている開始列アドレスの最下位数ビットで選択され、次の変換によって変形されて、このデータは出力マルチプレクサＯＭＵＸを通って出る。開始列アドレスの最下位数ビットは、ラップアドレススクランブラおよびマルチプレクサ６１が発生する一連のアドレスに変換される。
【００７６】
図１５はラップアドレススクランブラおよびマルチプレクサが行う変換プロセスの論理を示す表１である。表１に示すように、ラップ長信号ＷＬはゼロ（ＷＬ＝０）である。表の列の見出しは入力で、開始列アドレスＡ０、Ａ１、Ａ２の最下位３ビットを含む。ラップタイプ信号ＷＴは低位（ＷＴ＝０）または高位（ＷＴ＝１）のどちらでもよい。
【００７７】
真理値表の各ラインは、列アドレスカウンタ５２にある開始列アドレスからの最下位３ビットによってラップアドレススクランブラ６１が生成する一連の出力アドレスを示す。ラップアドレススクランブラ６１はシステムクロック信号ＣＬＫに同期して、各ラップタイプＷＴのシーケンスを生成する。
【００７８】
一番上のラインのラップタイプ信号ＷＴがゼロ（ＷＴ＝０）で開始アドレスＡ０＝０、Ａ１＝０、Ａ２＝０の場合は、ラップアドレススクランブラが生成する一連のアドレスは０、１、２、３、４、５、６、７である。開始入力アドレスから一連の出力アドレスへの変換は、例えばルックアップテーブルなどいろいろな方法で行われる。
【００７９】
ラップアドレススクランブラ６１からの出力アドレスは、出力マルチプレクサＯＭＵＸからの同様に順序付けられた出力をアクセスする。出力マルチプレクサにラッチされるのは８ビットだけなので、データバス２５にビットを読み出すために生成され用いられるのは８アドレスだけである。
【００８０】
ラップタイプ信号が１（ＷＴ＝１）であれば、一連のアドレスは一番右の列に示す順序で起こる。例えばラップタイプ信号ＷＴ＝１で開始列アドレスの最下位３ビットがＡ０＝０、Ａ１＝１、Ａ２＝０であれば、出力マルチプレクサに入るアドレスの順番は２、３、０、１、６、７、４、５である。いわゆる出力マルチプレクサポジションからのビットは、この順序で図２のデータバス２５に読み出される。
【００８１】
次に図１６と図１７は、同期ラップ読み出し動作のタイミング図と真理値表を示すが、図１４および図１５の動作では８ビットが読み出されたのに対して、ここでは４ビットが読み出される。４ビットのラップ読み出し動作では、ラップ長信号は１（ＷＬ＝１）である。出力マルチプレクサから読み出されるのは４ビットだけなので、最下位開始列アドレス２ビットのＡ０およびＡ１だけを与えて出力の順序を選択する。
【００８２】
ラップタイプはラップタイプ信号ＷＴの状態によって選択され、出力マルチプレクサからデータバス２５に読み出すアドレスの順序が決まる。ラップアドレススクランブラおよびマルチプレクサ６１は、図１７に示す表IIに従って開始剤アドレスの最下位２ビットを所望のラップシーケンスに変換する。
【００８３】
今説明した同期ラップ読み出し（８ビットまたは４ビット）動作により、図１のデータプロセシングシステムは、アクセスした最初のビットの列アドレスによって規定された順序でデータビットの１グループをメモリ配列７５中のある行から読み出すことができる。選択された８ビットまたは４ビットが読み出されるまで、このビットのグループはシステムクロックＣＬＫのサイクル毎に１ビットの速度で読み出される。
【００８４】
１つの行アドレスおよび開始列アドレスだけがアドレスバスを通ってデジタルプロセッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの列アドレスのグループは、列アドレスカウンタ回路５２とラップアドレススクランブラおよびマルチプレクサ６１によって、システムクロックＣＬＫのサイクル毎に１つの新列アドレスの速度で生成される。
【００８５】
同様な同期ラップ書き込み動作は低位アクティブ書き込み信号ＷＥ（バー）が入ることによっても可能になり、動作を開始する。
【００８６】
再び図６において、開始列アドレスは列アドレスカウンタ５２のステージに並列に入りラッチされる。バースト方向信号＋／−は全てのステージに入り、クロック信号ＣＯＵＮＴのサイクル毎にカウントを増分するか減分するかを決める。クロック信号ＣＯＵＮＴも全てのステージに入る。
【００８７】
列アドレスカウンタ５２の各ステージは、両側の隣接したステージに相互に接続されている。カウントを増分させるための接続線と、カウントを減分させるための別の接続線が、隣接ステージの間にある。
【００８８】
図１８は列アドレスカウンタ５２の１ステージＫを詳細に示す。ステージＫの上部には２つの端子があり、列アドレスカウンタ５２の次の高次ステージＫ＋１と接続されている。キャリーアウト減分端子ＣＯ−とキャリーイン減分端子ＣＩ−は隣接のステージＫ＋１と接続されている。ステージＫの下部には次の低次のステージＫ−１と接続されている２つの端子がある。キャリーイン増分端子ＣＩ＋とキャリーアウト増分端子ＣＯ＋は隣接のステージＫ−１と接続されている。
【００８９】
開始アドレスデータはデータ入力端子Ｄに入る。バースト方向信号＋／−は増分／減分端子＋／−に入る。クロック信号ＣＯＵＮＴはクロック入力端子Ｃに入り、出力アドレス（メモリ配列７５と入力および出力マルチプレクサに送られる）は出力端子Ｑから出る。
【００９０】
再び図６において、ラップアドレススクランブラ７３には、列アドレスカウンタ５２の下位カウント部５９から３入力７４が入る。
【００９１】
図６で同期ランダムアクセスおよび同期バースト動作では、これらの３入力は３出力７６、７７、７８となって直接出る。出力７７、７８は入力マルチプレクサＩＭＵＸと出力マルチプレクサＯＭＵＸに直接入って制御する。
【００９２】
出力７６はマルチプレクサ７４に入り、同期バースト動作用として入力マルチプレクサＩＭＵＸと出力マルチプレクサＯＭＵＸに信号を送る。同期ランダムアクセスと同期バースト動作では、列アドレスカウンタ５２内のカウントの最下位数ビットが入力および出力マルチプレクサに直接入って制御する。
【００９３】
同期ラップ動作では、ラップアドレススクランブラ７３とマルチプレクサ７４は列アドレスの最下位数ビットを所望の一連のアドレスに変換し、入力マルチプレクサＩＭＵＸと出力マルチプレクサＯＵＭＸからビットを読み出す。４ビットラップ長を除いて、ラップ長信号ＷＬは常にアクティブである。
【００９４】
次にラップ長信号ＷＬはリード線７６の信号を断ち、リード線７７と７８からは列アドレスカウンタからのアドレスビットを、またマルチプレクサ７４からはゼロを、入力マルチプレクサＩＭＵＸおよび出力マルチプレクサＯＭＵＸに送る。ラップアドレススクランブラは表１および表２に従ってリード線７７と７８に所望の一連のビットを生成する。
【００９５】
図２でマスクレジスタ９３には、データバス２５からコード化されたマスクデータが入り記憶される。システムクロック信号ＣＬＫが入ると、マスクレジスタ９３はマスクデータを送ってカウント制御回路９４の動作を制御する。
【００９６】
カウント制御回路９４は、バースト制御信号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰ、マスクデータ、システムクロックＣＬＫを受けてクロック信号ＣＯＵＮＴを生成し、列アドレスカウンタ５２とラップアドレススクランブラおよびマルチプレクサ６１の動作を制御する。
【００９７】
図２のタイミングおよび制御回路４２は、行アドレス制御信号ＲＥ（バー）、列アドレス制御信号ＣＥ（バー）、書き込み信号ＷＥ（バー）、バースト信号ＢＴ（バー）、バースト方向信号＋／−、ラップ選択信号ＷＰ（バー）、ラップタイプ信号ＷＴ、ラップ長信号ＷＬ、システムクロック信号ＣＬＫを受けて制御信号を生成する。この制御信号は、行および列アドレスラッチイング信号ＸＡＬおよびＹＡＬ、ラッチ開始アドレス信号ＬＩＡ、書き込み可能信号ＷＥＮ、データイン・ラッチ信号ＤＩＮＬ、バースト制御信号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰなどである。
【００９８】
図２のタイミングおよび制御回路４２では、制御バス６０からの信号は全てリード線６７のクロック信号ＣＬＫによってゲートされ、信号ＸＡＬ、ＹＡＬ、ＬＩＡ、ＷＥＮ、ＤＩＮＬ、ＢＵＲＳＴ、ＷＲＡＰなどの同期ランダムアクセスメモリ３０内の制御信号は全てシステムクロック信号ＣＬＫに同期する。
【００９９】
この特徴により、同期ランダムアクセスの諸機能はこのクロックと同期する。同期ランダムアクセスメモリ３０外のどの論理回路も、制御バス６０に送られる各種の信号間の複雑なタイミング関係を考慮する必要がない。
【０１００】
次に図１９に、図２のタイミングおよび制御回路４２のゲート１０１の例を示す。図１９で、行アドレス制御信号ＲＥ（バー）はシステムクロック信号ＣＬＫによってゲートされる。すなわちシステムクロック信号ＣＬＫのパルスの負方向端でサンプルされる。ゲート１０１の出力は行アドレスラッチ信号ＸＡＬである。
【０１０１】
図２０はゲート１０１の動作のタイミング図である。図２０に示すように、出力行アドレスラッチ信号ＸＡＬは、行アドレス制御信号ＲＥ（バー）が低位のときに、システムクロックサイクルタイム２でシステムクロックＣＬＫの負方向端によってアクティブになる。行アドレス制御信号ＲＥ（バー）の負方向端のタイミングは、システムクロック信号ＣＬＫの負方向端でこの信号が低位である限りは無関係である。
【０１０２】
同様に他の内部制御信号は全て、システムクロック信号ＣＬＫの負方向端において、制御バス６０の外部制御信号のサンプルされたレベルに応答する。
【０１０３】
次に図２１は、図２のカウント制御ブロック９４内でバースト制御信号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰ、システムクロック信号ＣＬＫに応答し、カウントクロック信号ＣＯＵＮＴを生成する回路１０２の例を示す。
【０１０４】
図２１において、アクティブな高信号ＢＵＲＳＴとＷＲＡＰがオアゲート１０３に入り、システムクロック信号をゲートするための信号ＣＯＵＮＴ ＥＮＡＢＬＥを生成する。ゲート１０４は、バースト制御信号ＢＵＲＳＴかラップ制御信号ＷＲＡＰがアクティブ高位のときにシステムクロック信号ＣＬＫを伝送する。
【０１０５】
図２のタイミングおよび制御回路４２はバースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰを生成する。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰは通常は低位であり、高位でアクティブになる。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰの開始端はシステムクロック信号ＣＬＫの負方向端と一致する。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰが一度アクティブになると、それぞれの動作中はアクティブのままである。
【０１０６】
カウントクロック信号ＣＯＵＮＴはシステムクロックＣＬＫと同期するクロックパルス列で、信号ＢＵＲＳＴか信号ＷＲＡＰがアクティブの間は続く。バースト方向信号＋／−の状態に応じて、カウントクロック信号ＣＯＵＮＴのパルスは列アドレスカウンタ５２中にある列アドレスを増分または減分させる。
【０１０７】
次に図２２において、タイミング図は図２１のカウント信号ゲート配列１０２の動作例を示す。内部制御信号ＣＯＵＮＴ ＥＮＡＢＬＥはシステムクロックサイクルタイム２の前に高位アクティブになり、システムクロックサイクルタイム３の後まで高位アクティブのままである。
【０１０８】
制御信号ＣＯＵＮＴ ＥＮＡＢＬＥの制御の下で図２１のゲート１０４を通ってシステムクロック信号ＣＬＫをゲートした結果、カウントクロック信号ＣＯＵＮＴはゲートされ、システムクロック信号ＣＬＫと同期してサイクルタイム２と３でパルスを生成する。
【０１０９】
次に図２３は選択およびゲート回路と共に配列した出力マルチプレクサＯＭＵＸと入力マルチプレクサＩＭＵＸのブロック図を示す。これはメモリ配列７５からデータバス２５へのデータビットの読み出しを制御し、またデータバス２５からメモリ配列７５へのデータビットの書き込みを制御するためのものである。
【０１１０】
図２３において、図２の列アドレスデコーダ５４はブロックゲート回路１１０の２つのゲートを使用可能にすることによって４列の２ブロックを選択する。ブロックゲート回路に出入りする各リード線は、１データブロック当り４リード線である。一つ置きのデータブロックすなわち偶数次ブロックは、偶数次バス１１６を通って出力イネーブルゲート１２０に接続される。出力イネーブルゲートは各ビットのリード線に別個のゲートを含み、書き込みイネーブル信号ＷＥＮ（バー）の補数が入ると動作する。
【０１１１】
メモリ配列７５からの奇数次ブロックも、奇数次バス１２２を通って出力イネーブルゲート１２０に接続される。出力イネーブルゲート１２０は８つの別個の出力レジスタ１２４に接続され、メモリ配列７５から読み出された各データビットを記憶する。
【０１１２】
図２３において、変換回路１２６はラップアドレススクランブラおよびマルチプレクサ６１からの列アドレスの最下位３ビットを８から１の選択コードに変換し、出力伝送選択ゲート回路１２８に送る。
【０１１３】
８つの各出力レジスタ１２４に対して、個別の８から１の選択コードで制御される出力伝送選択ゲートがあり、この選択コードを出力伝送選択ゲート回路１２８に送って制御する。出力伝送選択ゲート１２８は１度に１つづつ動作し、システムクロックに同期してデータビットを出力レジスタからデータバス２５に送る。
【０１１４】
更に図２３において入力および出力マルチプレクサのバースト昇順読み出し動作では、図２の列アドレスカウンタ５２中の列アドレスはクロック信号ＣＯＵＮＴが来ると増分される。クロック信号ＣＯＵＮＴの４サイクル毎に、２つの列アドレスデコーダ出力信号はそれぞれ１つづつ上がる、すなわちｎとｎ＋１からｎ＋１とｎ＋２になる。これによりこれまで開いていた２つのゲートの１つが閉じ、これまで開いていた１つのゲートと１つの新しいゲート１１０が開く。
【０１１５】
４つの出力レジスタ１２４に記憶されているデータビットは新しいデータブロックに変り、データバス２５へ読み出される。データが空になった４出力レジスタ１２４は、新しいデータを補充される。というのはメモリ配列７５からの列アドレスの次の高次の組から、空になった出力列レジスタ１２４にデータを送るからである。
【０１１６】
図２３においてバースト降順読み出し動作では、列アドレスデコーダ５４に入るアドレスの次数が減分中でない限り、今述べたように出力マルチプレクサＯＭＵＸは動作する。従ってクロック信号ＣＯＵＮＴの４サイクル毎に、可能になる２つのデータブロックは次の低次の２データブロック、すなわち列の組ｎとｎ−１からｎ−１とｎ−２である。
【０１１７】
更に図２３においてラップ読み出し動作では、出力マルチプレクサＯＭＵＸは、開始アドレス選択が終るまで前述のバースト昇順読み出し動作と同様に動作する。８データビットがメモリ配列７５から読み出され、８出力レジスタ回路１２４にラッチされる。その後は、データバス２５に読み出される次数は２つの要因によって決まる。第１および第２要因はラップ長信号ＷＬおよびラップタイプ信号ＷＴである。
【０１１８】
前に述べたようにこれらの２つの信号ＷＬとＷＴの組み合せにより、図６のラップアドレススクランブラ７３は一連の可能化信号コードを生成して出力マルチプレクサＯＭＵＸの出力ゲート１２８に出力する。この一連の可能化信号コードが来ると、出力レジスタ１２４からの対応するビットは出力伝送選択ゲート１２８を通って、選択された順序でデータバス２５に読み出される。
【０１１９】
図２３にはほぼ同様な配列が入力マルチプレクサＩＭＵＸにあり、データバス２５からメモリ配列７５にデータを書き込む。入力伝送選択ゲート１３０はラップアドレススクランブラおよびマルチプレクサ６１からの８から１のコードによって選択的に可能になる。ビットは個別の入力レジスタ回路１３２に記憶される。
【０１２０】
クロック信号ＣＯＵＮＴが入って列アドレスの上位カウント部が増分または減分されるのに従って、記憶されたデータビットは４ビットのブロックでメモリ配列７５の列の偶数および奇数次のブロックに伝送される。
【０１２１】
次に図２４に、デジタルプロセッサ２２０を含むデジタルプロセシングシステム２１５を示す。これは図１のデータプロセシングシステム１５と同様であるが、システムクロック６５がクロック信号を生成し、このクロック信号がリード線２２１を通ってデジタルプロセッサ２２０に入る点が異なる。
【０１２２】
デジタルプロセッサ２２０内で、クロック信号はゲートされまたは他の方法で処理されてプロセッサクロック信号になり、これがリード線２２２を経て同期メモリ３０、入力周辺装置２４、出力周辺装置４０に送られる。他の点では、データプロセシングシステム２１５は図１および図２で説明したデータプロセシングシステム１５と同様に動作する。
【０１２３】
これまでこの発明の例示の実施態様により、いくつかのデータプロセシングシステムの配列を説明した。この説明から明かな他の実施態様は、特許請求の範囲に入るものと見なされる。
以上の説明に関して更に以下の項を開示する。
【０１２４】
(1) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位数ビットに応じて列のブロックをアクセスし、データビットを記憶セルの前記のアドレスされた行から出力マルチプレクサに、前記のシステムクロック信号に同期して読み出し、
e) 前記の列アドレスカウンタを前記のシステムクロック信号に同期してクロックすることにより、また得られた一連の列アドレスの最下位数ビットを前記の出力マルチプレクサに送ることによって、選択された一連のデータビットを前記の出力マルチプレクサを通して伝送し、前記の選択された一連のデータビットを前記の出力マルチプレクサを通してデータバスへ、前記のシステムクロック信号に同期して伝送することを制御する、
ステップを含む方法。
【０１２５】
(2) バースト動作中にバースト増分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中のアドレスを前記のシステムクロック信号のサイクル毎に増分するステップを更に含む、第１項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１２６】
(3) バースト動作中にバースト減分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中のアドレスを前記のシステムクロック信号のサイクル毎に減分するステップを更に含む、第１項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１２７】
(4) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位数ビットに応じて列のブロックをアクセスし、データビットをデータバスから入力マルチプレクサを通して記憶セルの前記のアドレスされた行に、前記のシステムクロック信号に同期して書き込み、
e) 前記の列アドレスカウンタを前記のシステムクロック信号に同期してクロックすることにより、また得られた一連の列アドレスの最下位数ビットを前記の出力マルチプレクサに送ることによって、選択された一連のデータビットを前記のデータバスから前記の入力マルチプレクサを通して伝送し、前記の選択された一連のデータビットを前記のデータバスから前記のマルチプレクサを通して前記のセル配列へ、前記のシステムクロック信号に同期して伝送することを制御する、
ステップを含む方法。
【０１２８】
(5) 同期バースト動作中にバースト増分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中の前記のアドレスを前記のシステムクロック信号のサイクル毎に増分するステップを更に含む、第４項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１２９】
(6) 同期バースト動作中にバースト減分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中の前記のアドレスを前記のシステムクロック信号のサイクル毎に減分するステップを更に含む、第４項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３０】
(7) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位数ビットに応じて前記のセル配列中の列のブロックをアクセスし、データビットを記憶セルの前記のアドレスされた行から出力マルチプレクサに、前記のシステムクロック信号に同期して読み出し、
e) 前記の開始列アドレスの最下位数ビットが表す前記の開始列アドレスによって決定される順序で、一組のデータビットの全てのビットを前記の出力マルチプレクサを通してデータバスへ、前記のシステムクロック信号に同期して伝送する、
ステップを含む方法。
【０１３１】
(8) 前記の開始列アドレスの最下位数ビットを一連の２Ｍから１の選択コードに変換して、前記の出力マルチプレクサを通る伝送を制御するステップを更に含む、第７項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３２】
(9) 前記の開始列アドレスの１つ以上の最下位ビットを固定した状態信号に変換し、前記の開始列アドレスの他の最下位ビットを一連のＭから１の選択コードに変換して、前記の出力マルチプレクサを通る伝送を前記のシステムクロック信号に同期して制御するステップを更に含む、第７項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３３】
(10) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位ビットのグループに応じて前記のセル配列中の列のブロックをアクセスし、データビットを記憶セルの前記のアドレスされた行から出力マルチプレクサに、前記のシステムクロック信号に同期して読み出し、
e) 前記の列アドレスカウンタにあり前記のシステムクロック信号に同期して前記の出力マルチプレクサに送られる最下位ビットのグループに応じて、前記の出力マルチプレクサを通る伝送路を制御することによって、選択されたデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを含む方法。
【０１３４】
(11) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
前記の開始列アドレスを前記の列アドレスカウンタに再送し、
前記のセル配列中の列ブロックをアクセスすることによって、前記の選択されたビットを前記のセル配列の前記のアドレスされた他の行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記の出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る前記のデータバスへの前記の伝送路を制御することによって、第２の選択されたデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３５】
(12) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
別の開始列アドレスを前記の列アドレスカウンタに送り、
前記のセル配列中の列ブロックをアクセスすることによって、前記の選択されたビットを前記の配列の前記のアドレスされた行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る伝送路を制御することによって、第２の選択されたデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３６】
(13) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
同じ開始列アドレスを前記の列アドレスカウンタに再送し、
前記の配列中のセルの同じ列ブロックをアクセスすることによって、前記の選択されたビットを前記の配列の前記のアドレスされた行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記の出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る伝送路を制御することによって、同じ選択された記憶セルからのデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３７】
(14) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
第２の開始列アドレスを前記の列アドレスカウンタに送り、
前記の配列中のセルの第２の列ブロックをアクセスすることによって、他の選択されたビットを前記の配列の他のアドレスされた行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記の出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る第２の伝送路を制御することによって、データビットを他の選択された記憶セルから前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３８】
(15) 同期ランダムアクセスメモリをアクセスする方法において、
a) 行アドレスおよび列アドレスによってアドレス可能なセル配列中の記憶セルの行をアドレスし、
b) 開始列アドレスを列アドレスカウンタに送り、
c) 前記の列アドレスカウンタにある最上位ビットのグループに応じて列ブロックにアクセスし、データビットをデータバスから入力マルチプレクサを通して記憶セルの前記のアドレスされた行に書き込み、
d) 前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる最下位ビットのグループに応じ、前記の入力マルチプレクサを通る伝送路を制御することによって、選択されたデータビットを前記の入力マルチプレクサを通して伝送する、
ステップを含む方法。
【０１３９】
(16) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
前記の開始列アドレスを前記の列アドレスカウンタに再送し、
前記の列アドレスカウンタにある最上位数ビットに応じて前記の配列中のセルの列ブロックをアクセスし、データビットを前記のデータバスから入力マルチプレクサを通して記憶セルの他のアドレスされた行に書き込み、
前記の列アドレスカウンタにある最下位ビットのグループに応じ、前記の入力マルチプレクサを通る伝送路を制御することによって、選択されたデータビットを前記のデータバスから前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４０】
(17) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
別の開始列アドレスを前記の列アドレスカウンタに送り、
前記の列アドレスカウンタにある最上位数ビットの別のグループに応じて前記の配列中のセルの列ブロックをアクセスし、他のデータビットを前記のデータバスから前記の入力マルチプレクサを通して記憶セルの前記のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる他の最下位ビットのグループに応じ、前記の入力マルチプレクサを通る他の選択された伝送路を制御することによって、別の選択されたデータビットを前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４１】
(18) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
同じ開始列アドレスを前記の列アドレスカウンタに再送し、
前記の列アドレスカウンタにある最上位数ビットに応じて前記の配列中のセルの列ブロックをアクセスし、データビットを前記のデータバスから前記の入力マルチプレクサを通して記憶セルの前記のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる最下位ビットのグループに応じ、前記の入力マルチプレクサを通る伝送路を制御することによって、他の選択されたデータビットを前記のデータバスから前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４２】
(19) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
別の開始列アドレスを前記の列アドレスカウンタに送り、
前記の列アドレスカウンタにある最上位数ビットの別のグループに応じて前記の配列中のセルの列ブロックをアクセスし、他のデータビットを前記のデータバスから前記の入力マルチプレクサを通して記憶セルの他のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる他の最下位ビットのグループに応じ、前記の入力マルチプレクサを制御することによって、他の選択されたデータビットを前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４３】
(20) データプロセシングシステムにおいて、
デジタルプロセッサ、
タイミング端を持つシステムクロック信号を生成して、前記のデジタルプロセッサの動作を制御するシステムクロック回路、
同期ランダムアクセスメモリシステムで、前記のクロック信号の端に直接応答し、前記の同期メモリ中のアドレス可能な記憶セルにアクセスして前記の記憶セルにデータを書き込み、また前記の記憶セルからデータを読み出す同期メモリ、を含むデータプロセシングシステム。
【０１４４】
(21) 前記のシステムクロック信号の端に直接応答して、前記のシステムクロック信号に同期した制御信号を生成し、前記の同期ランダムアクセスメモリの書き込み、読み出し動作を制御する、タイミングおよび制御回路、
前記の制御およびタイミング回路が生成する第１制御信号に応答し、アドレス可能な記憶セルの行をアクセスして前記の同期メモリにデータを書き込み、またデータを読み出す、行アドレス回路、
前記の制御およびタイミング回路が生成する他の制御信号に応答し、アドレス可能な記憶セルの列ブロックをアクセスして前記の同期メモリにデータを書き込み、またデータを読み出す、列アドレス回路、
を更に含む、第２０項記載のデータプロセシングシステム。
【０１４５】
(22) 前記の同期ランダムアクセスメモリが、スタティック記憶セルの配列を持つ金属酸化膜半導体装置として製作される、第２０項記載のデータプロセシングシステム。
【０１４６】
(23) 前記の同期ランダムアクセスメモリが、ダイナミック記憶セルの配列を持つ金属酸化膜半導体装置として製作される、第２０項記載のデータプロセシングシステム。
【０１４７】
(24) 前記のシステムクロック信号と共にタイミングおよび制御回路に送られる制御信号を前記のデジタルプロセッサが生成し、同期ランダムアクセスメモリ制御信号の発生を制御する、第２０項記載のデータプロセシングシステム。
【０１４８】
(25) ダイナミック記憶セルの前記の配列が相補形金属酸化膜半導体回路として製作される、第２４項記載のデータプロセシングシステム。
【０１４９】
(26) ダイナミック記憶セルの前記の配列がバイポーラ相補形金属酸化膜半導体回路として製作される、第２４項記載のデータプロセシングシステム。
【０１５０】
(27) データプロセシングシステムにおいて
デジタルプロセッサ、
タイミング端を持つシステムクロック信号を生成して、デジタルプロセッサの動作を制御する、システムクロック回路、
行および列アドレスによってアドレス可能な記憶セルの配列中にデータを記憶する、同期ランダムアクセスメモリ、
前記のシステムクロック信号の端に応答し、前記のシステムクロック信号のタイミング端に関連するタイミング端を持ちゲートされたシステムクロック信号を生成する、前記のデジタルプロセッサ、
前記のゲートされたシステムクロック信号の端に直接応答し、記憶セルにアクセスして書き込みおよび読み出し動作をする、前記の同期ランダムアクセスメモリ、
を含むデータプロセシングシステム。
【０１５１】
(28) 同期ランダムアクセスメモリにおいて、
アドレス可能な行および列に配列された記憶セルの配列、
行アドレスバッファ、
行アドレスデコーダ、
列アドレスバッファ、
列アドレスデコーダ、
マイクロプロセッサから直接送られるシステムクロック信号の端に応答し、行アドレスデータを前記の行アドレスバッファに記憶して前記の行アドレスデコーダを通してデコードし、列アドレスデータを前記の列アドレスバッファに記憶して前記の列アドレスデコーダでデコードする回路、
を含む同期ランダムアクセスメモリ。
【０１５２】
(29) 前記のクロック信号の端と関連して、行アドレス制御信号が前記の行アドレスバッファに前記の行アドレスデータを記憶させ、
前記のシステムクロック信号の端と関連して、列アドレス制御信号が前記の列アドレスバッファに前記の列アドレスデータを記憶させ、
前記のシステムクロック信号の端と関連して、書き込み信号が書き込み制御信号を発生し、前記の同期ランダムアクセスメモリの入力端子に入るデータを、アドレスされた記憶セルに前記のシステムクロック信号に同期して書き込む、書き込み信号、
前記のクロック信号の端と関連して、読み出し信号が読み出し制御信号を発生し、アドレスされた記憶セルに記憶されているデータを、前記の同期ランダムアクセスメモリの出力端子から前記のシステムクロック信号に同期して読み出す、読み出し信号、
を含む、第２８項記載のランダムアクセスメモリ。
【０１５３】
(30) 同期ランダムアクセスメモリにおいて、
アドレス可能な行および列に配列された記憶セルの配列、
行アドレスバッファ、
行アドレスデコーダ、
列アドレスバッファ、
列アドレスデコーダ、
システムクロック信号の端に応答し、行アドレスデータを前記の行アドレスバッファに記憶して前記の行アドレスデコーダを通してデコードし、列アドレスデータを前記の列アドレスバッファに記憶して前記の列アドレスデコーダでデコードする、回路、
を含む同期ランダムアクセスメモリ。
【０１５４】
(31) 前記のクロック信号の端と関連して、行アドレス制御信号が前記の行アドレスバッファに前記の行アドレスデータを記憶させ、
前記のクロック信号の端と関連して、列アドレス制御信号が前記の列アドレスバッファに前記の列アドレスデータを記憶させ、
前記のシステムクロック信号の端と関連して、書き込み信号が書き込み制御信号を発生し、前記の同期ランダムアクセスメモリの入力端子に入るデータを、アドレスされた記憶セルに書き込み、
前記のシステムクロック信号の端と関連して、読み出し信号が読み出し制御信号を発生し、アドレスされた記憶セルに記憶されているデータを、前記の同期ランダムアクセスメモリの出力端子から読み出す、
第３０項記載の同期ランダムアクセスメモリ。
【０１５５】
(32) 前記の列アドレスバッファと前記の列アドレスデコーダの間にあり、開始列アドレスを受ける列アドレスカウンタ、
前記の列アドレスカウンタにある最上位ビットのグループに応答し、前記の配列中のセルの列ブロックにアクセスしてデータの書き込みまたはデータの読み出しを行う、列アドレスデコーダ、
前記の列アドレスカウンタにある最下位ビットのグループに応答し、記憶セルの前記の配列にデータビットの書き込みまたは読み出しを行う導通路を作る、入力および出力マルチプレクサ、
を更に含む、第３０項記載の同期ランダムアクセスメモリ。
【０１５６】
(33) 前記の同期ランダムアクセスメモリを制御する書き込み信号を受ける回路が、前記のシステムクロック信号の端と同時にデータの書き込みまたは読み出しを選択的に行う、第３０項記載の同期ランダムアクセスメモリ。
【０１５７】
(34) 前記のシステムクロック信号の端に応答して、前記の同期ランダムアクセスメモリが前記のシステムクロック信号に同期してランダムアクセス読み出し動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１５８】
(35) 前記のシステムクロック信号の端に応答して、前記の同期ランダムアクセスメモリが前記のシステムクロック信号に同期してランダムアクセス書き込み動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１５９】
(36) 前記のシステムクロック信号の端、読み出し信号、バースト選択信号、バースト増分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト昇順読み出し動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６０】
(37) 前記のシステムクロック信号の端、読み出し信号、バースト選択信号、バースト減分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト降順読み出し動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６１】
(38) 前記のシステムクロック信号の端、書き込み信号、バースト選択信号、バースト増分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト昇順書き込み動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６２】
(39) 前記のシステムクロック信号の端、書き込み信号、バースト信号、バースト減分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト降順書き込み動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６３】
(40) 記憶セルの前記の配列がスタティックメモリ回路の配列として製作される、第３０項記載の同期ランダムアクセスメモリ。
【０１６４】
(41) 記憶セルの前記の配列が金属酸化膜半導体装置として製作される、第４０項記載の同期ランダムアクセスメモリ。
【０１６５】
(42) 記憶セルの前記の配列が相補形金属酸化膜半導体回路を含む、第４１項記載の同期ランダムアクセスメモリ。
【０１６６】
(43) 記憶セルの前記の配列がバイポーラ相補形金属酸化膜半導体回路を含む、第４１項記載の同期ランダムアクセスメモリ。
【０１６７】
(44) 記憶セルの前記の配列がダイナミックメモリ回路の配列として製作される、第３０項記載の同期ランダムアクセスメモリ。
【０１６８】
(45) 記憶セルの前記の配列が金属酸化膜半導体装置として製作される、第４４項記載の同期ランダムアクセスメモリ。
【０１６９】
(46) 記憶セルの前記の配列が相補形金属酸化膜半導体回路を含む、第４５項記載の同期ランダムアクセスメモリ。
【０１７０】
(47) 記憶セルの前記の配列がバイポーラ相補形金属酸化膜半導体回路を含む、第４５項記載の同期ランダムアクセスメモリ。
【０１７１】
(48) 同期ランダムアクセスメモリ３０がシステムクロック信号６７に直接応答して、関連するマイクロプロセッサに同期して動作する。前記の同期ランダムアクセスメモリは更に同期ランダムアクセス動作に加えて、同期バースト動作（ＢＴ）または同期ラップ動作（ＷＴ）でデータ２５の書き込みまたは読み出しを行う。前記の同期ランダムアクセスメモリ装置はダイナミック記憶装置またはスタティック記憶装置として製作される。
【図面の簡単な説明】
この発明をよく理解するために、以下の図を参照して詳細な説明を読んでいただきたい。
【図１】同期ランダムアクセスメモリを含むデータプロセシングシステムのブロック図。
【図２】同期ランダムアクセスメモリのブロック図。
【図３】同期ランダムアクセス読み出し動作のタイミング図。
【図４】同期ランダムアクセス書き込み動作のタイミング図。
【図５】同期バースト昇順読み出し動作のタイミング図。
【図６】列アドレスカウンタおよびラップアドレススクランブラのブロック図。
【図７】同期バースト降順読み出し動作のタイミング図。
【図８】他の同期バースト昇順読み出し動作のタイミング図。
【図９】他の同期バースト降順読み出し動作のタイミング図。
【図１０】同期バースト昇順書き込み動作のタイミング図。
【図１１】同期バースト降昇順書き込み動作のタイミング図。
【図１２】他の同期バースト昇順書き込み動作のタイミング図。
【図１３】他の同期バースト降順書き込み動作のタイミング図。
【図１４】同期ラップ読み出し８ビット動作のタイミング図。
【図１５】同期ラップ読み出し８ビット動作に用いられる、ラップアドレススクランブラの真理値表を示す図。
【図１６】同期ラップ読み出し４ビット動作のタイミング図。
【図１７】同期ラップ読み出し４ビット動作に用いられる、ラップアドレススクランブラの真理値表を示す図。
【図１８】図１７の列アドレスカウンタの１ステージの略ブロック図。
【図１９】タイミングゲート回路の論理略図。
【図２０】図１９のゲート回路の動作のタイミング図。
【図２１】他のタイミングゲート回路の論理略図。
【図２２】図２０のゲート回路の動作のタイミング図。
【図２３】図２の同期メモリの、入力マルチプレクサおよび出力マルチプレクサ配列のブロック図。
【図２４】同期ランダムアクセスメモリを含む、別のデータプロセシングシステムのブロック図。
【符号の説明】
１５ データプロセシングシステム
１７ バス
１８ 制御バス
２０ デジタルプロセッサ
２４ 入力周辺装置
２５ データバス
３０ 同期ランダムアクセスメモリ
３２ 出力データバス
４０ 出力周辺装置
４２ タイミングおよび制御回路
４５ アドレスバス
４６、４７、５６、５７ リード線
４８ 行アドレスバッファ
４９ 列アドレスバッファ
５０ 行アドレスデコーダ
５１ ロードカウント伝送ゲート
５２ 列アドレスカウンタ
５３ ゲート
５４ 列アドレスデコーダ
５８ 上位カウント部
５９ 下位カウント部
６０、６２ 制御バス
６１ ラップアドレススクランブラおよびマルチプレクサ
６３、６６ リード線
６４ データイン・ドライバ
６５ システムクロック
６７ クロックリード線
７３ ラップアドレススクランブラ
７４ 入力、マルチプレクサ
７５ メモリ配列
７６、７７、７８ 出力
９３ マスクレジスタ
９４ カウント制御回路
１０１、１０４ ゲート
１０２ カウント信号ゲート配列
１０３ オアゲート
１１０ ブロックゲート回路
１１６ 偶数次バス
１２０ 出力イネーブルゲート
１２２ 奇数次バス
１２４ 出力レジスタ
１２６ ３ビットの８から１の選択回路
１２８ 出力伝送選択ゲート
１３０ 入力伝送選択ゲート
１３２ 入力レジスタ
２１５ データプロセシングシステム
２２０ デジタルプロセッサ
２２１、２２２ リード線
【産業上の利用分野】
この発明はデータプロセシングシステムで動作するランダムアクセスメモリ（ＲＡＭ）に関する。
【０００２】
【従来の技術】
従来半導体のランダムアクセスメモリは関連するマイクロプロセッサよりも動作が速かった。１９７０年代の後半および１９８０年代の前半に、マイクロコンピュータの市場は開発の初期の段階であった。当時、マイクロコンピュータシステムはマイクロプロセッサとダイナミック・ランダムアクセスメモリを含んでいた。マイクロコンピュータシステムでは、マイクロプロセッサはクロック信号と同期して動作したが、ダイナミック・ランダムアクセスメモリはマイクロプロセッサの動作とは同期していなかった。
【０００３】
マイクロプロセッサのクロックが、マイクロプロセッサとダイナミック・ランダムアクセスメモリとを結ぶコントローラ回路に使われた。マイクロプロセッサのクロック信号に応答して、コントローラはダイナミック・ランダムアクセスメモリを動作させる他の制御信号やクロック信号を得ていた。
【０００４】
一般にマイクロプロセッサとダイナミック・ランダムアクセスメモリの動作速度は異なっていた。マイクロプロセッサのサイクルタイムは４００−５００ナノ秒の範囲であったが、ダイナミック・ランダムアクセスメモリのサイクルタイムは約３００ナノ秒であった。従ってダイナミック・ランダムアクセスメモリは関連するマイクロプロセッサよりも速く動作できた。メモリは全てのタスクを終えてもまだ余裕があった。従ってマイクロプロセッサはメモリがデータを書き込んだり読み出したりするのを待つことなく、最適の速度で動作した。
【０００５】
半導体技術が進歩するにつれて、マイクロプロセッサとメモリ装置の動作速度は増加した。しかし、マイクロプロセッサの速度の増加はダイナミック・ランダムアクセス・メモリの速度の増加より急速であった。現在のマイクロプロセッサは関連するダイナミック・ランダムアクセスメモリよりも速く動作する。例えばマイクロプロセッサのサイクルタイムは約４０ナノ秒で、ダイナミック・ランダムアクセスメモリのサイクルタイムは約１２０ナノ秒である。マイクロプロセッサは全てのタスクを終えた後も、ダイナミック・ランダムアクセスメモリをかなりの時間待たなければならない。
【０００６】
マイクロプロセッサがメモリを待たなければならないことは、多くのマイクロコンピュータの設計者の注意をひいてきた問題である。高速のスタティック・キャッシュメモリがコンピュータシステムに加わって、メモリに記憶されているデータにアクセスする時間は速くなった。問題の大部分は、マイクロコンピュータシステムのコストを余り増加させずにメモリのデータにアクセスする時間を早めることである。しかしキャッシュメモリはダイナミック・ランダムアクセスメモリよりもかなり高価である。
【０００７】
【発明が解決しようとする課題】
現在ダイナミック・ランダムアクセスメモリ装置の問題は、いくつかの制御信号を発生するためにマイクロプロセッサとメモリとの間にかなりの周辺回路を必要とすることである。周辺回路の中では多くの相互に関係する制御信号が長い論理連鎖の後に発生するので、マイクロコンピュータシステムの設計者は非常に複雑なタイミングの問題を解決しなければならない。タイミングの問題のために遅れが生じることと、現在ではメモリのアクセス時間がマイクロプロセッサに比べて遅いことのために、マイクロコンピュータシステムの動作に大きな時間遅れを生じることが問題となっている。
【０００８】
【課題を解決するための手段】
この種の問題を解決するには、ランダムアクセスメモリがシステムクロック信号に直接応答して、関連するデジタルプロセッサと同期して動作するようにすればよい。同期ランダムアクセスメモリは、同期ランダムアクセス動作に加えて、更に同期バーストモードまたは同期ラップモードでデータを書き込んだり読み出したりするようになっている。このような同期ランダムアクセスメモリ装置はダイナミックな記憶装置としてもスタティックな記憶装置としても作れる。
【０００９】
デジタルプロセッサからの制御信号は各種のメモリ動作を制御するのに用いられる。または、デジタルプロセッサはシステムクロックとして用いられるクロック信号を処理して、デジタルプロセッサおよび同期ランダムアクセスメモリを共に動作させてもよい。デジタルプロセッサはマイクロプロセッサでもよい。
【００１０】
【実施例】
図１においてデータプロセッシングシステム１５は、バス１７を経て入力周辺装置２４からデジタルデータを受けるデジタルプロセッサ２０を含む。デジタルプロセッサ２０はマイクロプロセッサでよい。制御信号は制御バス１８を経てデジタルプロセッサ２０と入力周辺装置２４の間を往来する。デジタルプロセッサ２０はこのデータやその他のデータを処理し、それらは全てデータバス２５を経て伝送され、同期記憶装置に記憶されたり取り出されたりする。
【００１１】
デジタルプロセッサ２０はまた出力データバス３２を経て出力データを出力周辺装置４０に送り、ここで出力データは表示されたり、図示していない他の装置の読み出し、チェック、制御のために用いられたりする。制御信号は制御バス６０を経て、デジタルプロセッサ２０と同期メモリ装置３０との間で伝送される。
【００１２】
制御信号はまた制御バス６２を経て、デジタルプロセッサ２０と出力周辺装置４０との間で伝送される。システムクロック信号はシステムクロック装置６５で生成され、クロックリード線６７を通ってデジタルプロセッサ２０、同期メモリ装置３０、入力周辺装置２４、出力周辺装置４０に送られる。
【００１３】
データプロセシングシステム１５の動作中随時に、デジタルプロセッサ２０は同期メモリ３０にアクセスして記憶セルにデータを書き込んだり、記憶セルからデータを読み出したりする。デジタルプロセッサ２０が生成する記憶セルの行アドレスと列アドレスは、アドレスバス４５を通って同期メモリ３０に送られる。データはデータバス２５を通ってデジタルプロセッサ２０から同期メモリ３０に書き込まれ、また同期メモリ３０からデジタルプロセッサ２０に読み出される。
【００１４】
デジタルプロセッサ２０によって生成され制御バス６０を通って同期メモリ３０に送られる制御信号は、行アドレス制御信号ＲＥ（バー）、列アドレス制御信号ＣＥ（バー）、書き込み信号ＷＥ（バー）、バースト信号ＢＴ（バー）、バースト方向信号＋／−、ラップ選択信号ＷＰ（バー）、ラップタイプ信号ＷＴ、ラップ長信号ＷＬなどを含む。制御信号は同期メモリ３０からデジタルプロセッサ２０に送られてもよい。
【００１５】
図２において同期ランダムアクセスメモリ３０は、アドレス可能な行および列に配列された金属酸化膜半導体（ＭＯＳ）のダイナミック記憶セルのメモリ配列７５を含む。記憶セルのメモリ配列７５はダイナミック・ランダムアクセスメモリ装置で用いられるよく知られたセルの配列と同様である。メモリ配列７５を製作するには、相補形金属酸化膜半導体（ＣＭＯＳ）かバイポーラ相補形金属酸化膜半導体（ＢＩＣＭＯＳ）技術を用いてよい。
【００１６】
図２に他のいくつかの回路ブロックを示す。これらの他の回路ブロックは、共通のシステムクロック信号ＣＬＫに応答して図１のデジタルプロセッサ２０と同期して記憶セル配列を動作させるように設計され配列されており、後で図２０で述べるようにシステムクロック信号ＣＬＫはデジタルプロセッサでゲートしてよい。記憶セル配列以外の回路ブロックはＣＭＯＳまたはＢＩＣＭＯＳ回路で製作してよい。
【００１７】
同期ランダムアクセスメモリ３０は、同期ランダムアクセス読み出しまたは書き込み動作、同期バースト読み出しまたは書き込み動作、同期ラップ読み出しまたは書き込み動作ができる。全タイプの同期動作については以下に詳しく述べる。この説明は図３−図５および図７−図１７のタイミング図および真理値表を参照して行う。タイミング図では、無関係（ＤＯＮ’Ｔ ＣＡＲＥ）状態をクロスハッチで示す。
【００１８】
同期ランダムアクセス読み出し動作を示す図３および図２で、Ｎビット幅の行アドレスおよび行アドレス制御信号ＲＥ（バー）がアドレスバス４５およびリード線４６に送られる。信号ＲＥ（バー）などの制御信号はアクティブ低位信号である。リード線４７の書き込み信号ＷＥ（バー）はクロックサイクルタイム２では高位で、読み出し動作を指定する。
【００１９】
同期読み出し動作は、信号時間１のシステムクロック信号ＣＬＫの立ち下がり端で始まる。この例示の実施態様では、システムクロックはサイクルタイム１、２、３、…などでクロックパルスの負方向端に同期して動作タイミングをとる。ここに図示しない他の実施態様では、クロックパルスの正方向端または負方向端と正方向端の両方で動作タイミングをとってよい。
【００２０】
システムクロックＣＬＫが負方向端であり、行アドレスがクロックサイクルタイム１で入り、行アドレス制御信号ＲＥ（バー）が低位であれば、行アドレスは行アドレスバッファ４８にラッチされる。
【００２１】
例示の実施態様ではアドレスバスはＮビット幅なので、このバスは行アドレスと列アドレスとで時分割される。行アドレスを行アドレスバッファ４８にラッチした後のクロックサイクルタイム２中に、列アドレスがアドレスバス４５に送られる。クロックサイクルタイム２で列アドレス制御信号ＣＥ（バー）が低位で、かつ書き込み信号ＷＥ（バー）が高位のとき、システムクロックが低位になって列アドレスを列アドレスバッファ４９にラッチする。
【００２２】
列アドレスを列アドレスバッファにラッチすると同時に、行アドレスは行アドレスデコーダ５０でデコードされる。行アドレスデコーダ５０は二進数の行アドレスを２Ｎ から１の選択にデコードする。２Ｎ から１の選択の結果、アクティブ信号が選択された一つの行の語線に入る。この語線は以後のランダムアクセス読み出し動作中、選択されたままになっている。
【００２３】
ロード開始アドレス信号ＬＩＡはシステムクロックＣＬＫの次の負方向端で、１グループのロードカウント伝送ゲート５１により開始列アドレスを列アドレスカウンタ５２の上位カウント部と下位カウント部に移す。列アドレスの最上位数ビットは上位カウント部にラッチされ、列アドレスの最下位数ビットは列アドレスカウンタ５２の下位カウンタ部５９にラッチされる。
【００２４】
列アドレスカウンタ５２のアドレスビットは全て開始列アドレスで、メモリ配列に送られて読み出し動作を行う。ここに述べる動作は同期ランダムアクセス動作なので、開始列アドレスは読み出し動作中にメモリ配列に送られる唯一の列アドレスである。
【００２５】
開始列アドレスの最上位数ビットは上位カウント部５８からゲート５３を通って列アドレスデコーダ５４に入り、メモリ配列の記憶セルのＭ列を選択し、メモリ配列からデータを読み出す。これらの列アドレスの最上位数ビットは列アドレスデコーダ５４でデコードされ、メモリ配列７５中の記憶セルのＭ列のブロックを使用可能にする。
【００２６】
データビットはＭ個の記憶セルのグループから読み出される。このＭ個の記憶セルは、デコードされた列アドレスの一部、すなわち列アドレスのデコードされた最上位数ビットによって決定される。これらのＭ個のデータビットはメモリ配列７５からリード線のグループ５５を通って出力マルチプレクサＯＭＵＸに並列に伝送され、ここでラッチされ出力される。
【００２７】
Ｍから１の選択は、列アドレスカウンタ５２の下位カウント部５９から出力マルチプレクサに制御信号が送られたとき、出力マルチプレクサＯＭＵＸによって行われる。下位カウント部５９にある開始列アドレスの最下位数ビットは、出力マルチプレクサＯＭＵＸにラッチされているビットのどれが、出力マルチプレクサを通ってデータバス２５のリード線にゲートされるＭから１のビットであるかを決定する。
【００２８】
図４および図２の同期ランダムアクセス書き込み動作において、行のアドレシングと列のアドレシングは同期ランダムアクセス読み出し動作と同様であるが、クロックサイクルタイム２で書き込み信号ＷＥ（バー）が低位のときに同期ランダムアクセス書き込み動作を指定する。行デコーダ５０からのデコードされた行アドレスは、メモリ配列７５の記憶セル中の１行を使用可能にする。
【００２９】
列デコーダ５４でデコードされた列アドレスの最上位数ビットは、配列中のＭ列リードのブロックを使用可能にする。アドレスされた行とアドレスされたＭ列の組とのアドレスされた交点で選択された記憶セルの組は、書き込みデータを受けることが可能になる。列アドレスの最下位数ビット（列アドレスカウンタ５２の下位カウント部５９にある）は、入力マルチプレクサＩＭＵＸに送る制御信号を決定し、データバス２５のＭから１のビットのどれを入力マルチプレクサＩＭＵＸを通してメモリ配列７５に書き込むかを決定する。
【００３０】
このＭから１のビットは、メモリ配列７５中の記憶セルの選択された列ブロックの関連する列のリード線に送られる。データ中のこのビットは、行アドレスと開始列アドレスによって選択されたアドレスにある記憶セルに書き込まれる。選択されたＭ列の組の中の他のＭ−１ビットのデータはメモリ配列７５に書き込まれない。というのは、入力マルチプレクサＩＭＵＸは、これらのＭ−１ビットをメモリ配列７５の関連した列線に送らないからである。
【００３１】
同期読み出し動作または同期書き込み動作に続くメモリ配列の次の動作は、他の同期ランダムアクセス動作、すなわち同期読み出し動作または同期書き込み動作であってよい。同じ行アドレスと列アドレスかまたは別の行アドレスと列アドレスを用いて、次のアクセスのために記憶セルを選択してよい。同期バーストまたは同期ラップ動作も同期ランダムアクセス読み出しまたは書き込み動作の後に行ってよい。
【００３２】
上に述べた同期読み出しまたは書き込み動作において例示した実施態様は、行アドレスおよび列アドレスで時分割されたＮビット幅のアドレスバス４５を含む。図示はしていないが他の有用な実施態様では、アドレスバスが十分に広くて行アドレスと列アドレスとを同時に平行に加えてよい。その結果、両アドレスはそれぞれのアドレスバッファ、すなわち行アドレスバッファ４８と列アドレスバッファ４９に同時にラッチされる。その他の点では、同期ランダムアクセス読み出しおよび書き込み動作はすでに述べたように進行する。
【００３３】
同期ランダムアクセス書き込み動作では、行アドレスおよび列アドレスはデータがラッチされる前かまたは同時にラッチされてよい。
【００３４】
同期ランダムアクセス読み出しおよび書き込み動作に加えて、図１および図２の実施態様では同期バースト読み出し動作および同期バースト書き込み動作を実行できる。
【００３５】
同期バースト読み出し動作では１グループのビットが、メモリ配列７５中の記憶セルの共通の行に沿って、一連の列アドレスから迅速に読み出される。一連のアドレスは列アドレスの昇順（アップ）でもよいし列アドレスの降順（ダウン）でもよい。
【００３６】
一連の列アドレスの方向すなわち極性は、リード線５６のバースト方向信号＋／−によって決定される。バーストの長さすなわちバースト中のビット数は、図１のデジタルプロセッサ２０がリード線５７に送る低位バースト選択信号ＢＴ（バー）の持続時間によって決定される。バースト選択信号ＢＴ（バー）が高位になれば、同期バースト読み出し動作は終る。
【００３７】
一般に同期バースト読み出し動作は、ランダムアクセス読み出し動作と同様である。若干の違いはあるが、それは以下の同期バースト読み出し動作の説明で明らかになる。冗長な説明を省いて違いを十分に説明するために、同様な動作の説明は最少限にする。
【００３８】
次に図５は、図２の同期メモリ装置３０の同期バースト昇順読み出し動作のタイミング図を示す。行アドレス制御信号ＲＥ（バー）とバースト選択信号ＢＴ（バー）は、クロックサイクルタイム１でアクティブ低位になり、動作を開始する。バースト方向信号＋／−は高位で、一連の列アドレスが増分のシーケンスであることを示す。
【００３９】
クロックサイクルタイム１で、行アドレスが行アドレスバッファ４８にラッチされる。クロックサイクルタイム２で、開始列アドレスが列アドレスバッファ４９にラッチされる。書き込み信号ＷＥ（バー）は高位で、これは読み出し動作を示す。行アドレスは行アドレスデコーダ５０でデコードされ、メモリ配列７５中の記憶セルの行を選択する。ロード開始アドレス信号ＬＩＡが来ると、開始列アドレスの最上位数ビットはゲート５１を通って列アドレスカウンタ５２の上位カウント部５８にゲートされ、また同じアドレスの最下位数ビットは列アドレスカウンタ５２の下位カウント部５９にゲートされる。
【００４０】
最上位数ビットは列アドレスデコーダ５４でデコードされ、Ｍ列を２ブロック選択してメモリ配列７５から読み出す。これらの列から１つが選択され、データバス２５の所望の一連のビットの開始ビットとして、そのビットは出力マルチプレクサＯＭＵＸを通して送られる。
【００４１】
次に図６は、列アドレスカウンタ５２の上位カウント部５８と下位カウント部５９の詳細なブロック図を示す。開始アドレスがデコードされた後で、列アドレスカウンタ５２の上位カウント部と下位カウント部は、カウントクロック信号ＣＯＵＮＴによって増分される。上位カウンタと下位カウンタは二進カウンタステージの連続したシリーズになっている。
【００４２】
図２に示すようにゲート５１にロード開始アドレス信号ＬＩＡが来ると、列アドレスカウンタ５２の上位カウント部と下位カウント部に開始列アドレスを送る。列アドレスシーケンスが昇順か降順かはバースト方向信号＋／−によって決まる。図６に最下位ビットカウンタステージＬＳＢと最上位カウンタステージＭＳＢを示す。上位カウント部５８は、下位カウント部５９を形成するｌｏｇ2 （２Ｍ）個の最下位ビットカウンタステージを除く全てのカウンタステージを含む。
【００４３】
開始列アドレスがデコードされた後の開始バースト昇順読み出し動作では、上位カウント部５８と下位カウント部５９にあるアドレスはクロック信号ＣＯＵＮＴの制御の下に増分される。上位カウント部５８と下位カウント部５９に生成される次のアドレスは、開始列アドレスより１大きい。次の一連のビットは出力マルチプレクサＯＭＵＸを通って、このようにアドレスされたメモリの記憶セルの列から伝送される。
【００４４】
メモリ配列７５中の記憶セルのＭ列の第１ブロックと次に続くＭ列の高次のブロックは、列アドレスデコーダ５４によって同時にアドレスされる。ビットは出力マルチプレクサＯＭＵＸを通って、第１ブロックから伝送される。一方、Ｍ列の第２ブロックからのビットはメモリ配列からアクセスされて、出力マルチプレクサＯＭＵＸに送られる。
【００４５】
アドレスの第１組がなくなると一連のアドレスはＭ個のアドレスの第２組へと続くが、Ｍ個のアドレスの第３組が第１組に代わって出力マルチプレクサに送られる。このようにアドレスの組を昇順に一つおきすることによって、ビットの所望のバーストはメモリ配列７５から読み出される。
【００４６】
このようにアドレスの組を一つおきにしてビットの所望のシーケンスを選択することによって、データは出力マルチプレクサＯＭＵＸを通って連続した流れとなってデータバス２５に読み出され、図１のデジタルプロセッサ２９から各アドレスが与えられるのを待つ必要がない。出力マルチプレクサＯＭＵＸから伝送されるデータの一連のビットは、システムクロックＣＬＫと同じ速度で連続して流れる。
【００４７】
同期バーストモードでは、メモリ配列から読み出されるデータビットの数は、リード線５７の低位アクティブバースト信号ＢＴ（バー）の持続期間によって決まる。バーストＢＴ（バー）が高位になると、同期バースト読み出し動作は終る。
【００４８】
同期バースト読み出し動作はまた、メモリ配列７５中の一連の降順の列アドレスを持つ記憶セルからも行われる。この同期バースト降順読み出し動作は、いま説明した同期バースト昇順読み出し動作とは２つの点で異なる。
【００４９】
同期バースト降順読み出し動作を示す図７および図２で、制御信号の唯一の違いはバースト方向信号＋／−が低位であることで、これは列アドレスカウンタ５２の上位カウント部と下位カウント部のカウントが計数クロックＣＯＵＮＴのサイクル毎に減分されることを示す。アドレス可能なＭ列の第１組からのビットと、次に続くアドレス可能なＭ列の低次の組からのビットは、メモリ配列７５から読み出されて出力マルチプレクサＯＭＵＸに送られる。
【００５０】
ラップアドレススクランブラ６１とリード線６３を通って下位カウント部５９から出力マルチプレクサＯＭＵＸに送られる降順の一連のアドレスに応答して、各ビットは出力マルチプレクサを通って伝送される。同期バースト動作ではラップアドレススクランブラにより、下位カウント部５９からのアドレスをそのままマルチプレクサに伝送する。列アドレスカウンタのカウントはクロック信号ＣＯＵＮＴが来ると減分されるので、出力マルチプレクサＯＭＵＸを通って伝送される一連のビットは、メモリ配列７５中の一連の降順のアドレスを持つ列から読み出される。
【００５１】
Ｍ個の列アドレスのブロックは、列アドレスカウンタ５２の上位カウント部５８にあるカウントによって選択される。列アドレスの一つおきの組からのビットは、列アドレスカウンタ５２の下位カウント部５９にあるカウントによって決まる個々の列のアドレスによって選択される。
【００５２】
図８と図９はそれぞれ、図２の同期ランダムアクセスメモリ３０の同期バースト昇順読み出しおよび同期バースト降順読み出し動作の別のタイミング図である。図８および図９のタイミング図と図５および図７のタイミング図との違いは、書き込み信号ＷＥ（バー）がクロックサイクルタイム２ではなくてクロックサイクルタイム１でサンプルされる点である。どちらのタイミングでも、同期ランダムアクセスメモリ３０は十分に動作できる。
【００５３】
今説明した同期バースト読み出し動作（昇順または降順）により、図１のデータプロセシングシステムはバースト信号ＢＴ（バー）のアクティブ持続期間中、システムクロックＣＬＫのサイクル毎に１ビットの速度でデータビット（バースト）の全シーケンスをメモリ配列７５中にある行から読み出すことができる。
【００５４】
１つの行アドレスおよび開始剤アドレスだけが、デジタルプロセッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの一連の列アドレスは、システムクロックＣＬＫのサイクル毎に１つの新列アドレスの速度で、列アドレスカウンタ５２により生成される。
【００５５】
データプロセシングシステム１５のもう一つの重要な動作は同期バースト書き込み動作で、図１のデジタルプロセッサ２０は行アドレスと開始列アドレスだけの一連のデータビットをデータバス２５に連続したシステム時間中に送り、同期ランダムアクセスメモリ３０のどこに記憶するかを決める。
【００５６】
上位カウント部５８と下位カウント部５９は、開始列アドレスに続く一連の列アドレスを決める。システムクロックサイクルに同期して、データバス２５の一連のデータビットはメモリ配列７５のアドレスされた記憶セルに記憶される。
【００５７】
次に図１０は、図２のメモリ配列７５に一連のデータビットを記憶するための同期バースト昇順書き込み動作のタイミング図を示す。この動作でデータビットは、同じ行アドレスと昇順の連続した列アドレスを持つ記憶セルに記憶される。
【００５８】
図１０に示すように、書き込み信号ＷＥ（バー）とバースト信号ＢＴ（バー）とは低位で、ラップ信号ＷＰ（バー）は高位である。これは同期バースト昇順書き込み動作なのでバースト方向信号＋／−は高位で、昇順の一連の列アドレスを生成する。行アドレス制御信号ＲＥ（バー）は低位なので、図２のタイミングおよび制御回路はシステムクロックサイクルタイム１の間は行アドレスラッチ信号ＸＡＬを生成する。
【００５９】
クロックサイクル２の間は列アドレス制御信号ＣＥ（バー）は低位なので、タイミングおよび制御回路はシステムクロックサイクルタイム２の間は列アドレスラッチ信号ＹＡＬを生成する。行アドレスと開始列アドレスは行および列のアドレスバッファ４８および４９にそれぞれラッチされ、バースト昇順書き込み動作を開始する。
【００６０】
行アドレスは行デコーダ５０によってデコードされる。開始列アドレスは列アドレスデコーダ５２の上位および下位カウント部に伝送される。最上位数ビットは上位カウント部５８に入り、最下位数ビットは下位カウント部５９に入る。システムクロックサイクルタイム２の間は、データバス２５の一連のデータビットは第１ビットから順に、システムクロックＣＬＫと同期して毎回１ビットずつ、連続して入力マルチプレクサＩＭＵＸにラッチされる。
【００６１】
データビットは、データバス２５を通ってデータイン・ドライバ回路６４に送られる。タイミングおよび制御回路４２によって生成される書き込み可能信号ＷＥＮにより、データはデータバスからデータイン・ドライバ６４に送られる。またタイミングおよび制御回路４２によって生成されるデータイン・ラッチ信号ＤＩＮＬは、データをデータバス２５からデータイン・ドライバ６４にラッチする。
【００６２】
同期バースト動作では、上位カウント部５８にある開始列アドレスの最上位数ビットは、デコードされてＭ列の２ブロックが選択される。下位カウント部５９からの信号はラップアドレススクランブラ６１の出力に出て、リード線６６を経て入力マルチプレクサＩＭＵＸの制御入力に入り、２Ｍから１のビットのどれをメモリ配列７５中の記憶セルの関連する列に送るかを決める。
【００６３】
開始列アドレスの最下位数ビットはデコードされて２Ｍから１の選択をし、開始列アドレスに関連するビットの１つがデータバス２５から入力マルチプレクサＩＭＵＸを通って伝送され、メモリ配列７５に記憶される。行アドレスと開始列アドレスの交点にある記憶セルが第１の記憶場所である。
【００６４】
システムクロックの順次のサイクル毎に、列アドレスカウンタ５２の上位および下位カウント部の二進カウントは共に増分される。システムクロックと同期してデータバス２５から選択された後続のデータビットは、メモリ配列７５中のアクセスされた行に沿って別個の記憶セルに順次記憶される。
【００６５】
クロック信号ＣＯＵＮＴが来ると、列アドレスカウンタ５２の下位カウント部および上位カウント部のカウントは増分され（バースト方向信号＋／−が高位なので）、データバス２５からメモリ配列７５の記憶セルの連続してアドレスされた列に後続のデータビットを送る。データビットのバーストと昇順の一連のアドレスの生成は、バースト選択信号ＢＴ（バー）が高位に戻るまで続く。
【００６６】
次に図１１は、図２のメモリ配列７５中にデータビットを記憶するための同期バースト降順書き込み動作のタイミング図を示す。この動作は今述べた同期バースト昇順書き込み動作と同様である。行アドレス制御信号ＲＥ（バー）が低位なので、図２のタイミングおよび制御回路４２は行アドレスラッチ信号ＸＡＬを生成し、システムクロックサイクルタイム１の間は行アドレスをラッチする。
【００６７】
システムクロックサイクルタイム２の間は列アドレス制御信号ＣＥ（バー）が低位なので、タイミングおよび制御回路４２は列アドレスラッチ信号ＹＡＬを生成し、このシステムクロックサイクルの間は開始列アドレスをラッチする。
【００６８】
しかし前に述べた同期バースト昇順書き込み動作とは異なりバースト方向信号＋／−は低位で、列アドレスカウンタ５２の上位および下位カウント部にあるアドレスをシステムクロックＣＬＫのサイクル毎に減分する。このようにして一連の列アドレスは開始列アドレスから始まり、以降のシステムクロックサイクル毎に順次減少する。
【００６９】
データバス２５からのデータビットは入力マルチプレクサＩＭＵＸを通り、メモリ配列７５中のある行に沿って、順次減少するアドレスの列の記憶セルに書き込まれる。
【００７０】
図１２および図１３は、それぞれ図２の同期ランダムアクセスメモリ３０の同期バースト昇順書き込みおよび降順書き込み動作の別のタイミング図である。図１２および図１３のタイミング図と図１０および図１１のタイミング図との違いは、書き込み信号ＷＥ（バー）が、クロックサイクルタイム２ではなくてクロックサイクルタイム１でサンプルされる点である。どちらのタイミングでも、同期ランダムアクセスメモリ３０は十分動作できる。
【００７１】
今説明した同期バースト書き込み（昇順または降順）動作により、図１のデータプロセシングシステムはバースト信号ＢＴ（バー）のアクティブな継続期間中、システムクロックＣＬＫのサイクル毎に１ビットの速度で、データビット（バースト）の全シーケンスをメモリ配列７５中のある行に書き込むことができる。
【００７２】
１つの行アドレスおよび開始列アドレスだけが、デジタルプロセッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの一連の列アドレスは、システムクロックＣＬＫのサイクル毎に１つの新列アドレスの速度で、列アドレスカウンタ回路５２により生成される。
【００７３】
次に図１４は、図２の同期ランダムアクセスメモリの同期ラップ読み出し８ビット動作のタイミング図を示す。メモリ配列７５中の１つの行から、８ビットのデータが、シングル行、および列アドレスカウンタ５２の上位カウント部５８にラッチされている開始列アドレスにより選択された列から読み出される。
【００７４】
行のアドレシングと開始列のアドレシングは前に述べたように行われる。システムクロックサイクルタイム１の間にゲート５３にラップ制御信号ＷＲＡＰが入ると、開始列アドレスが列アドレスデコーダに送られ、データがメモリ配列７５の列から読み出される。
【００７５】
列アドレスカウンタ５２の下位カウント部５９にラッチされている開始列アドレスの最下位数ビットで選択され、次の変換によって変形されて、このデータは出力マルチプレクサＯＭＵＸを通って出る。開始列アドレスの最下位数ビットは、ラップアドレススクランブラおよびマルチプレクサ６１が発生する一連のアドレスに変換される。
【００７６】
図１５はラップアドレススクランブラおよびマルチプレクサが行う変換プロセスの論理を示す表１である。表１に示すように、ラップ長信号ＷＬはゼロ（ＷＬ＝０）である。表の列の見出しは入力で、開始列アドレスＡ０、Ａ１、Ａ２の最下位３ビットを含む。ラップタイプ信号ＷＴは低位（ＷＴ＝０）または高位（ＷＴ＝１）のどちらでもよい。
【００７７】
真理値表の各ラインは、列アドレスカウンタ５２にある開始列アドレスからの最下位３ビットによってラップアドレススクランブラ６１が生成する一連の出力アドレスを示す。ラップアドレススクランブラ６１はシステムクロック信号ＣＬＫに同期して、各ラップタイプＷＴのシーケンスを生成する。
【００７８】
一番上のラインのラップタイプ信号ＷＴがゼロ（ＷＴ＝０）で開始アドレスＡ０＝０、Ａ１＝０、Ａ２＝０の場合は、ラップアドレススクランブラが生成する一連のアドレスは０、１、２、３、４、５、６、７である。開始入力アドレスから一連の出力アドレスへの変換は、例えばルックアップテーブルなどいろいろな方法で行われる。
【００７９】
ラップアドレススクランブラ６１からの出力アドレスは、出力マルチプレクサＯＭＵＸからの同様に順序付けられた出力をアクセスする。出力マルチプレクサにラッチされるのは８ビットだけなので、データバス２５にビットを読み出すために生成され用いられるのは８アドレスだけである。
【００８０】
ラップタイプ信号が１（ＷＴ＝１）であれば、一連のアドレスは一番右の列に示す順序で起こる。例えばラップタイプ信号ＷＴ＝１で開始列アドレスの最下位３ビットがＡ０＝０、Ａ１＝１、Ａ２＝０であれば、出力マルチプレクサに入るアドレスの順番は２、３、０、１、６、７、４、５である。いわゆる出力マルチプレクサポジションからのビットは、この順序で図２のデータバス２５に読み出される。
【００８１】
次に図１６と図１７は、同期ラップ読み出し動作のタイミング図と真理値表を示すが、図１４および図１５の動作では８ビットが読み出されたのに対して、ここでは４ビットが読み出される。４ビットのラップ読み出し動作では、ラップ長信号は１（ＷＬ＝１）である。出力マルチプレクサから読み出されるのは４ビットだけなので、最下位開始列アドレス２ビットのＡ０およびＡ１だけを与えて出力の順序を選択する。
【００８２】
ラップタイプはラップタイプ信号ＷＴの状態によって選択され、出力マルチプレクサからデータバス２５に読み出すアドレスの順序が決まる。ラップアドレススクランブラおよびマルチプレクサ６１は、図１７に示す表IIに従って開始剤アドレスの最下位２ビットを所望のラップシーケンスに変換する。
【００８３】
今説明した同期ラップ読み出し（８ビットまたは４ビット）動作により、図１のデータプロセシングシステムは、アクセスした最初のビットの列アドレスによって規定された順序でデータビットの１グループをメモリ配列７５中のある行から読み出すことができる。選択された８ビットまたは４ビットが読み出されるまで、このビットのグループはシステムクロックＣＬＫのサイクル毎に１ビットの速度で読み出される。
【００８４】
１つの行アドレスおよび開始列アドレスだけがアドレスバスを通ってデジタルプロセッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの列アドレスのグループは、列アドレスカウンタ回路５２とラップアドレススクランブラおよびマルチプレクサ６１によって、システムクロックＣＬＫのサイクル毎に１つの新列アドレスの速度で生成される。
【００８５】
同様な同期ラップ書き込み動作は低位アクティブ書き込み信号ＷＥ（バー）が入ることによっても可能になり、動作を開始する。
【００８６】
再び図６において、開始列アドレスは列アドレスカウンタ５２のステージに並列に入りラッチされる。バースト方向信号＋／−は全てのステージに入り、クロック信号ＣＯＵＮＴのサイクル毎にカウントを増分するか減分するかを決める。クロック信号ＣＯＵＮＴも全てのステージに入る。
【００８７】
列アドレスカウンタ５２の各ステージは、両側の隣接したステージに相互に接続されている。カウントを増分させるための接続線と、カウントを減分させるための別の接続線が、隣接ステージの間にある。
【００８８】
図１８は列アドレスカウンタ５２の１ステージＫを詳細に示す。ステージＫの上部には２つの端子があり、列アドレスカウンタ５２の次の高次ステージＫ＋１と接続されている。キャリーアウト減分端子ＣＯ−とキャリーイン減分端子ＣＩ−は隣接のステージＫ＋１と接続されている。ステージＫの下部には次の低次のステージＫ−１と接続されている２つの端子がある。キャリーイン増分端子ＣＩ＋とキャリーアウト増分端子ＣＯ＋は隣接のステージＫ−１と接続されている。
【００８９】
開始アドレスデータはデータ入力端子Ｄに入る。バースト方向信号＋／−は増分／減分端子＋／−に入る。クロック信号ＣＯＵＮＴはクロック入力端子Ｃに入り、出力アドレス（メモリ配列７５と入力および出力マルチプレクサに送られる）は出力端子Ｑから出る。
【００９０】
再び図６において、ラップアドレススクランブラ７３には、列アドレスカウンタ５２の下位カウント部５９から３入力７４が入る。
【００９１】
図６で同期ランダムアクセスおよび同期バースト動作では、これらの３入力は３出力７６、７７、７８となって直接出る。出力７７、７８は入力マルチプレクサＩＭＵＸと出力マルチプレクサＯＭＵＸに直接入って制御する。
【００９２】
出力７６はマルチプレクサ７４に入り、同期バースト動作用として入力マルチプレクサＩＭＵＸと出力マルチプレクサＯＭＵＸに信号を送る。同期ランダムアクセスと同期バースト動作では、列アドレスカウンタ５２内のカウントの最下位数ビットが入力および出力マルチプレクサに直接入って制御する。
【００９３】
同期ラップ動作では、ラップアドレススクランブラ７３とマルチプレクサ７４は列アドレスの最下位数ビットを所望の一連のアドレスに変換し、入力マルチプレクサＩＭＵＸと出力マルチプレクサＯＵＭＸからビットを読み出す。４ビットラップ長を除いて、ラップ長信号ＷＬは常にアクティブである。
【００９４】
次にラップ長信号ＷＬはリード線７６の信号を断ち、リード線７７と７８からは列アドレスカウンタからのアドレスビットを、またマルチプレクサ７４からはゼロを、入力マルチプレクサＩＭＵＸおよび出力マルチプレクサＯＭＵＸに送る。ラップアドレススクランブラは表１および表２に従ってリード線７７と７８に所望の一連のビットを生成する。
【００９５】
図２でマスクレジスタ９３には、データバス２５からコード化されたマスクデータが入り記憶される。システムクロック信号ＣＬＫが入ると、マスクレジスタ９３はマスクデータを送ってカウント制御回路９４の動作を制御する。
【００９６】
カウント制御回路９４は、バースト制御信号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰ、マスクデータ、システムクロックＣＬＫを受けてクロック信号ＣＯＵＮＴを生成し、列アドレスカウンタ５２とラップアドレススクランブラおよびマルチプレクサ６１の動作を制御する。
【００９７】
図２のタイミングおよび制御回路４２は、行アドレス制御信号ＲＥ（バー）、列アドレス制御信号ＣＥ（バー）、書き込み信号ＷＥ（バー）、バースト信号ＢＴ（バー）、バースト方向信号＋／−、ラップ選択信号ＷＰ（バー）、ラップタイプ信号ＷＴ、ラップ長信号ＷＬ、システムクロック信号ＣＬＫを受けて制御信号を生成する。この制御信号は、行および列アドレスラッチイング信号ＸＡＬおよびＹＡＬ、ラッチ開始アドレス信号ＬＩＡ、書き込み可能信号ＷＥＮ、データイン・ラッチ信号ＤＩＮＬ、バースト制御信号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰなどである。
【００９８】
図２のタイミングおよび制御回路４２では、制御バス６０からの信号は全てリード線６７のクロック信号ＣＬＫによってゲートされ、信号ＸＡＬ、ＹＡＬ、ＬＩＡ、ＷＥＮ、ＤＩＮＬ、ＢＵＲＳＴ、ＷＲＡＰなどの同期ランダムアクセスメモリ３０内の制御信号は全てシステムクロック信号ＣＬＫに同期する。
【００９９】
この特徴により、同期ランダムアクセスの諸機能はこのクロックと同期する。同期ランダムアクセスメモリ３０外のどの論理回路も、制御バス６０に送られる各種の信号間の複雑なタイミング関係を考慮する必要がない。
【０１００】
次に図１９に、図２のタイミングおよび制御回路４２のゲート１０１の例を示す。図１９で、行アドレス制御信号ＲＥ（バー）はシステムクロック信号ＣＬＫによってゲートされる。すなわちシステムクロック信号ＣＬＫのパルスの負方向端でサンプルされる。ゲート１０１の出力は行アドレスラッチ信号ＸＡＬである。
【０１０１】
図２０はゲート１０１の動作のタイミング図である。図２０に示すように、出力行アドレスラッチ信号ＸＡＬは、行アドレス制御信号ＲＥ（バー）が低位のときに、システムクロックサイクルタイム２でシステムクロックＣＬＫの負方向端によってアクティブになる。行アドレス制御信号ＲＥ（バー）の負方向端のタイミングは、システムクロック信号ＣＬＫの負方向端でこの信号が低位である限りは無関係である。
【０１０２】
同様に他の内部制御信号は全て、システムクロック信号ＣＬＫの負方向端において、制御バス６０の外部制御信号のサンプルされたレベルに応答する。
【０１０３】
次に図２１は、図２のカウント制御ブロック９４内でバースト制御信号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰ、システムクロック信号ＣＬＫに応答し、カウントクロック信号ＣＯＵＮＴを生成する回路１０２の例を示す。
【０１０４】
図２１において、アクティブな高信号ＢＵＲＳＴとＷＲＡＰがオアゲート１０３に入り、システムクロック信号をゲートするための信号ＣＯＵＮＴ ＥＮＡＢＬＥを生成する。ゲート１０４は、バースト制御信号ＢＵＲＳＴかラップ制御信号ＷＲＡＰがアクティブ高位のときにシステムクロック信号ＣＬＫを伝送する。
【０１０５】
図２のタイミングおよび制御回路４２はバースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰを生成する。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰは通常は低位であり、高位でアクティブになる。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰの開始端はシステムクロック信号ＣＬＫの負方向端と一致する。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰが一度アクティブになると、それぞれの動作中はアクティブのままである。
【０１０６】
カウントクロック信号ＣＯＵＮＴはシステムクロックＣＬＫと同期するクロックパルス列で、信号ＢＵＲＳＴか信号ＷＲＡＰがアクティブの間は続く。バースト方向信号＋／−の状態に応じて、カウントクロック信号ＣＯＵＮＴのパルスは列アドレスカウンタ５２中にある列アドレスを増分または減分させる。
【０１０７】
次に図２２において、タイミング図は図２１のカウント信号ゲート配列１０２の動作例を示す。内部制御信号ＣＯＵＮＴ ＥＮＡＢＬＥはシステムクロックサイクルタイム２の前に高位アクティブになり、システムクロックサイクルタイム３の後まで高位アクティブのままである。
【０１０８】
制御信号ＣＯＵＮＴ ＥＮＡＢＬＥの制御の下で図２１のゲート１０４を通ってシステムクロック信号ＣＬＫをゲートした結果、カウントクロック信号ＣＯＵＮＴはゲートされ、システムクロック信号ＣＬＫと同期してサイクルタイム２と３でパルスを生成する。
【０１０９】
次に図２３は選択およびゲート回路と共に配列した出力マルチプレクサＯＭＵＸと入力マルチプレクサＩＭＵＸのブロック図を示す。これはメモリ配列７５からデータバス２５へのデータビットの読み出しを制御し、またデータバス２５からメモリ配列７５へのデータビットの書き込みを制御するためのものである。
【０１１０】
図２３において、図２の列アドレスデコーダ５４はブロックゲート回路１１０の２つのゲートを使用可能にすることによって４列の２ブロックを選択する。ブロックゲート回路に出入りする各リード線は、１データブロック当り４リード線である。一つ置きのデータブロックすなわち偶数次ブロックは、偶数次バス１１６を通って出力イネーブルゲート１２０に接続される。出力イネーブルゲートは各ビットのリード線に別個のゲートを含み、書き込みイネーブル信号ＷＥＮ（バー）の補数が入ると動作する。
【０１１１】
メモリ配列７５からの奇数次ブロックも、奇数次バス１２２を通って出力イネーブルゲート１２０に接続される。出力イネーブルゲート１２０は８つの別個の出力レジスタ１２４に接続され、メモリ配列７５から読み出された各データビットを記憶する。
【０１１２】
図２３において、変換回路１２６はラップアドレススクランブラおよびマルチプレクサ６１からの列アドレスの最下位３ビットを８から１の選択コードに変換し、出力伝送選択ゲート回路１２８に送る。
【０１１３】
８つの各出力レジスタ１２４に対して、個別の８から１の選択コードで制御される出力伝送選択ゲートがあり、この選択コードを出力伝送選択ゲート回路１２８に送って制御する。出力伝送選択ゲート１２８は１度に１つづつ動作し、システムクロックに同期してデータビットを出力レジスタからデータバス２５に送る。
【０１１４】
更に図２３において入力および出力マルチプレクサのバースト昇順読み出し動作では、図２の列アドレスカウンタ５２中の列アドレスはクロック信号ＣＯＵＮＴが来ると増分される。クロック信号ＣＯＵＮＴの４サイクル毎に、２つの列アドレスデコーダ出力信号はそれぞれ１つづつ上がる、すなわちｎとｎ＋１からｎ＋１とｎ＋２になる。これによりこれまで開いていた２つのゲートの１つが閉じ、これまで開いていた１つのゲートと１つの新しいゲート１１０が開く。
【０１１５】
４つの出力レジスタ１２４に記憶されているデータビットは新しいデータブロックに変り、データバス２５へ読み出される。データが空になった４出力レジスタ１２４は、新しいデータを補充される。というのはメモリ配列７５からの列アドレスの次の高次の組から、空になった出力列レジスタ１２４にデータを送るからである。
【０１１６】
図２３においてバースト降順読み出し動作では、列アドレスデコーダ５４に入るアドレスの次数が減分中でない限り、今述べたように出力マルチプレクサＯＭＵＸは動作する。従ってクロック信号ＣＯＵＮＴの４サイクル毎に、可能になる２つのデータブロックは次の低次の２データブロック、すなわち列の組ｎとｎ−１からｎ−１とｎ−２である。
【０１１７】
更に図２３においてラップ読み出し動作では、出力マルチプレクサＯＭＵＸは、開始アドレス選択が終るまで前述のバースト昇順読み出し動作と同様に動作する。８データビットがメモリ配列７５から読み出され、８出力レジスタ回路１２４にラッチされる。その後は、データバス２５に読み出される次数は２つの要因によって決まる。第１および第２要因はラップ長信号ＷＬおよびラップタイプ信号ＷＴである。
【０１１８】
前に述べたようにこれらの２つの信号ＷＬとＷＴの組み合せにより、図６のラップアドレススクランブラ７３は一連の可能化信号コードを生成して出力マルチプレクサＯＭＵＸの出力ゲート１２８に出力する。この一連の可能化信号コードが来ると、出力レジスタ１２４からの対応するビットは出力伝送選択ゲート１２８を通って、選択された順序でデータバス２５に読み出される。
【０１１９】
図２３にはほぼ同様な配列が入力マルチプレクサＩＭＵＸにあり、データバス２５からメモリ配列７５にデータを書き込む。入力伝送選択ゲート１３０はラップアドレススクランブラおよびマルチプレクサ６１からの８から１のコードによって選択的に可能になる。ビットは個別の入力レジスタ回路１３２に記憶される。
【０１２０】
クロック信号ＣＯＵＮＴが入って列アドレスの上位カウント部が増分または減分されるのに従って、記憶されたデータビットは４ビットのブロックでメモリ配列７５の列の偶数および奇数次のブロックに伝送される。
【０１２１】
次に図２４に、デジタルプロセッサ２２０を含むデジタルプロセシングシステム２１５を示す。これは図１のデータプロセシングシステム１５と同様であるが、システムクロック６５がクロック信号を生成し、このクロック信号がリード線２２１を通ってデジタルプロセッサ２２０に入る点が異なる。
【０１２２】
デジタルプロセッサ２２０内で、クロック信号はゲートされまたは他の方法で処理されてプロセッサクロック信号になり、これがリード線２２２を経て同期メモリ３０、入力周辺装置２４、出力周辺装置４０に送られる。他の点では、データプロセシングシステム２１５は図１および図２で説明したデータプロセシングシステム１５と同様に動作する。
【０１２３】
これまでこの発明の例示の実施態様により、いくつかのデータプロセシングシステムの配列を説明した。この説明から明かな他の実施態様は、特許請求の範囲に入るものと見なされる。
以上の説明に関して更に以下の項を開示する。
【０１２４】
(1) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位数ビットに応じて列のブロックをアクセスし、データビットを記憶セルの前記のアドレスされた行から出力マルチプレクサに、前記のシステムクロック信号に同期して読み出し、
e) 前記の列アドレスカウンタを前記のシステムクロック信号に同期してクロックすることにより、また得られた一連の列アドレスの最下位数ビットを前記の出力マルチプレクサに送ることによって、選択された一連のデータビットを前記の出力マルチプレクサを通して伝送し、前記の選択された一連のデータビットを前記の出力マルチプレクサを通してデータバスへ、前記のシステムクロック信号に同期して伝送することを制御する、
ステップを含む方法。
【０１２５】
(2) バースト動作中にバースト増分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中のアドレスを前記のシステムクロック信号のサイクル毎に増分するステップを更に含む、第１項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１２６】
(3) バースト動作中にバースト減分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中のアドレスを前記のシステムクロック信号のサイクル毎に減分するステップを更に含む、第１項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１２７】
(4) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位数ビットに応じて列のブロックをアクセスし、データビットをデータバスから入力マルチプレクサを通して記憶セルの前記のアドレスされた行に、前記のシステムクロック信号に同期して書き込み、
e) 前記の列アドレスカウンタを前記のシステムクロック信号に同期してクロックすることにより、また得られた一連の列アドレスの最下位数ビットを前記の出力マルチプレクサに送ることによって、選択された一連のデータビットを前記のデータバスから前記の入力マルチプレクサを通して伝送し、前記の選択された一連のデータビットを前記のデータバスから前記のマルチプレクサを通して前記のセル配列へ、前記のシステムクロック信号に同期して伝送することを制御する、
ステップを含む方法。
【０１２８】
(5) 同期バースト動作中にバースト増分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中の前記のアドレスを前記のシステムクロック信号のサイクル毎に増分するステップを更に含む、第４項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１２９】
(6) 同期バースト動作中にバースト減分信号を前記の列アドレスカウンタに送り、前記の列アドレスカウンタ中の前記のアドレスを前記のシステムクロック信号のサイクル毎に減分するステップを更に含む、第４項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３０】
(7) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位数ビットに応じて前記のセル配列中の列のブロックをアクセスし、データビットを記憶セルの前記のアドレスされた行から出力マルチプレクサに、前記のシステムクロック信号に同期して読み出し、
e) 前記の開始列アドレスの最下位数ビットが表す前記の開始列アドレスによって決定される順序で、一組のデータビットの全てのビットを前記の出力マルチプレクサを通してデータバスへ、前記のシステムクロック信号に同期して伝送する、
ステップを含む方法。
【０１３１】
(8) 前記の開始列アドレスの最下位数ビットを一連の２Ｍから１の選択コードに変換して、前記の出力マルチプレクサを通る伝送を制御するステップを更に含む、第７項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３２】
(9) 前記の開始列アドレスの１つ以上の最下位ビットを固定した状態信号に変換し、前記の開始列アドレスの他の最下位ビットを一連のＭから１の選択コードに変換して、前記の出力マルチプレクサを通る伝送を前記のシステムクロック信号に同期して制御するステップを更に含む、第７項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３３】
(10) 同期ランダムアクセスメモリをアクセスする方法において、
a) システムクロック信号を前記の同期ランダムアクセスメモリに送り、
b) 行アドレスと列アドレスによってアドレス可能なセル配列中の記憶セルの行を、前記のシステムクロック信号に同期してアドレスし、
c) 開始列アドレスを列アドレスカウンタに送り、
d) 前記の列アドレスカウンタにある最上位ビットのグループに応じて前記のセル配列中の列のブロックをアクセスし、データビットを記憶セルの前記のアドレスされた行から出力マルチプレクサに、前記のシステムクロック信号に同期して読み出し、
e) 前記の列アドレスカウンタにあり前記のシステムクロック信号に同期して前記の出力マルチプレクサに送られる最下位ビットのグループに応じて、前記の出力マルチプレクサを通る伝送路を制御することによって、選択されたデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを含む方法。
【０１３４】
(11) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
前記の開始列アドレスを前記の列アドレスカウンタに再送し、
前記のセル配列中の列ブロックをアクセスすることによって、前記の選択されたビットを前記のセル配列の前記のアドレスされた他の行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記の出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る前記のデータバスへの前記の伝送路を制御することによって、第２の選択されたデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３５】
(12) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
別の開始列アドレスを前記の列アドレスカウンタに送り、
前記のセル配列中の列ブロックをアクセスすることによって、前記の選択されたビットを前記の配列の前記のアドレスされた行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る伝送路を制御することによって、第２の選択されたデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３６】
(13) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
同じ開始列アドレスを前記の列アドレスカウンタに再送し、
前記の配列中のセルの同じ列ブロックをアクセスすることによって、前記の選択されたビットを前記の配列の前記のアドレスされた行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記の出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る伝送路を制御することによって、同じ選択された記憶セルからのデータビットを前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３７】
(14) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
第２の開始列アドレスを前記の列アドレスカウンタに送り、
前記の配列中のセルの第２の列ブロックをアクセスすることによって、他の選択されたビットを前記の配列の他のアドレスされた行から前記の出力マルチプレクサへ読み出し、
前記の列アドレスカウンタにあり前記の出力マルチプレクサに送られる最下位ビットのグループに応じ、前記の出力マルチプレクサを通る第２の伝送路を制御することによって、データビットを他の選択された記憶セルから前記の出力マルチプレクサを通して伝送する、
ステップを更に含む、第１０項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１３８】
(15) 同期ランダムアクセスメモリをアクセスする方法において、
a) 行アドレスおよび列アドレスによってアドレス可能なセル配列中の記憶セルの行をアドレスし、
b) 開始列アドレスを列アドレスカウンタに送り、
c) 前記の列アドレスカウンタにある最上位ビットのグループに応じて列ブロックにアクセスし、データビットをデータバスから入力マルチプレクサを通して記憶セルの前記のアドレスされた行に書き込み、
d) 前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる最下位ビットのグループに応じ、前記の入力マルチプレクサを通る伝送路を制御することによって、選択されたデータビットを前記の入力マルチプレクサを通して伝送する、
ステップを含む方法。
【０１３９】
(16) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
前記の開始列アドレスを前記の列アドレスカウンタに再送し、
前記の列アドレスカウンタにある最上位数ビットに応じて前記の配列中のセルの列ブロックをアクセスし、データビットを前記のデータバスから入力マルチプレクサを通して記憶セルの他のアドレスされた行に書き込み、
前記の列アドレスカウンタにある最下位ビットのグループに応じ、前記の入力マルチプレクサを通る伝送路を制御することによって、選択されたデータビットを前記のデータバスから前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４０】
(17) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
別の開始列アドレスを前記の列アドレスカウンタに送り、
前記の列アドレスカウンタにある最上位数ビットの別のグループに応じて前記の配列中のセルの列ブロックをアクセスし、他のデータビットを前記のデータバスから前記の入力マルチプレクサを通して記憶セルの前記のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる他の最下位ビットのグループに応じ、前記の入力マルチプレクサを通る他の選択された伝送路を制御することによって、別の選択されたデータビットを前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４１】
(18) その後は前記のセル配列中の記憶セルの同じ行をアドレスし、
同じ開始列アドレスを前記の列アドレスカウンタに再送し、
前記の列アドレスカウンタにある最上位数ビットに応じて前記の配列中のセルの列ブロックをアクセスし、データビットを前記のデータバスから前記の入力マルチプレクサを通して記憶セルの前記のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる最下位ビットのグループに応じ、前記の入力マルチプレクサを通る伝送路を制御することによって、他の選択されたデータビットを前記のデータバスから前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４２】
(19) その後は前記のセル配列中の記憶セルの他の行をアドレスし、
別の開始列アドレスを前記の列アドレスカウンタに送り、
前記の列アドレスカウンタにある最上位数ビットの別のグループに応じて前記の配列中のセルの列ブロックをアクセスし、他のデータビットを前記のデータバスから前記の入力マルチプレクサを通して記憶セルの他のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレクサに送られる他の最下位ビットのグループに応じ、前記の入力マルチプレクサを制御することによって、他の選択されたデータビットを前記の入力マルチプレクサを通して伝送する、
ステップを更に含む、第１５項記載の同期ランダムアクセスメモリをアクセスする方法。
【０１４３】
(20) データプロセシングシステムにおいて、
デジタルプロセッサ、
タイミング端を持つシステムクロック信号を生成して、前記のデジタルプロセッサの動作を制御するシステムクロック回路、
同期ランダムアクセスメモリシステムで、前記のクロック信号の端に直接応答し、前記の同期メモリ中のアドレス可能な記憶セルにアクセスして前記の記憶セルにデータを書き込み、また前記の記憶セルからデータを読み出す同期メモリ、を含むデータプロセシングシステム。
【０１４４】
(21) 前記のシステムクロック信号の端に直接応答して、前記のシステムクロック信号に同期した制御信号を生成し、前記の同期ランダムアクセスメモリの書き込み、読み出し動作を制御する、タイミングおよび制御回路、
前記の制御およびタイミング回路が生成する第１制御信号に応答し、アドレス可能な記憶セルの行をアクセスして前記の同期メモリにデータを書き込み、またデータを読み出す、行アドレス回路、
前記の制御およびタイミング回路が生成する他の制御信号に応答し、アドレス可能な記憶セルの列ブロックをアクセスして前記の同期メモリにデータを書き込み、またデータを読み出す、列アドレス回路、
を更に含む、第２０項記載のデータプロセシングシステム。
【０１４５】
(22) 前記の同期ランダムアクセスメモリが、スタティック記憶セルの配列を持つ金属酸化膜半導体装置として製作される、第２０項記載のデータプロセシングシステム。
【０１４６】
(23) 前記の同期ランダムアクセスメモリが、ダイナミック記憶セルの配列を持つ金属酸化膜半導体装置として製作される、第２０項記載のデータプロセシングシステム。
【０１４７】
(24) 前記のシステムクロック信号と共にタイミングおよび制御回路に送られる制御信号を前記のデジタルプロセッサが生成し、同期ランダムアクセスメモリ制御信号の発生を制御する、第２０項記載のデータプロセシングシステム。
【０１４８】
(25) ダイナミック記憶セルの前記の配列が相補形金属酸化膜半導体回路として製作される、第２４項記載のデータプロセシングシステム。
【０１４９】
(26) ダイナミック記憶セルの前記の配列がバイポーラ相補形金属酸化膜半導体回路として製作される、第２４項記載のデータプロセシングシステム。
【０１５０】
(27) データプロセシングシステムにおいて
デジタルプロセッサ、
タイミング端を持つシステムクロック信号を生成して、デジタルプロセッサの動作を制御する、システムクロック回路、
行および列アドレスによってアドレス可能な記憶セルの配列中にデータを記憶する、同期ランダムアクセスメモリ、
前記のシステムクロック信号の端に応答し、前記のシステムクロック信号のタイミング端に関連するタイミング端を持ちゲートされたシステムクロック信号を生成する、前記のデジタルプロセッサ、
前記のゲートされたシステムクロック信号の端に直接応答し、記憶セルにアクセスして書き込みおよび読み出し動作をする、前記の同期ランダムアクセスメモリ、
を含むデータプロセシングシステム。
【０１５１】
(28) 同期ランダムアクセスメモリにおいて、
アドレス可能な行および列に配列された記憶セルの配列、
行アドレスバッファ、
行アドレスデコーダ、
列アドレスバッファ、
列アドレスデコーダ、
マイクロプロセッサから直接送られるシステムクロック信号の端に応答し、行アドレスデータを前記の行アドレスバッファに記憶して前記の行アドレスデコーダを通してデコードし、列アドレスデータを前記の列アドレスバッファに記憶して前記の列アドレスデコーダでデコードする回路、
を含む同期ランダムアクセスメモリ。
【０１５２】
(29) 前記のクロック信号の端と関連して、行アドレス制御信号が前記の行アドレスバッファに前記の行アドレスデータを記憶させ、
前記のシステムクロック信号の端と関連して、列アドレス制御信号が前記の列アドレスバッファに前記の列アドレスデータを記憶させ、
前記のシステムクロック信号の端と関連して、書き込み信号が書き込み制御信号を発生し、前記の同期ランダムアクセスメモリの入力端子に入るデータを、アドレスされた記憶セルに前記のシステムクロック信号に同期して書き込む、書き込み信号、
前記のクロック信号の端と関連して、読み出し信号が読み出し制御信号を発生し、アドレスされた記憶セルに記憶されているデータを、前記の同期ランダムアクセスメモリの出力端子から前記のシステムクロック信号に同期して読み出す、読み出し信号、
を含む、第２８項記載のランダムアクセスメモリ。
【０１５３】
(30) 同期ランダムアクセスメモリにおいて、
アドレス可能な行および列に配列された記憶セルの配列、
行アドレスバッファ、
行アドレスデコーダ、
列アドレスバッファ、
列アドレスデコーダ、
システムクロック信号の端に応答し、行アドレスデータを前記の行アドレスバッファに記憶して前記の行アドレスデコーダを通してデコードし、列アドレスデータを前記の列アドレスバッファに記憶して前記の列アドレスデコーダでデコードする、回路、
を含む同期ランダムアクセスメモリ。
【０１５４】
(31) 前記のクロック信号の端と関連して、行アドレス制御信号が前記の行アドレスバッファに前記の行アドレスデータを記憶させ、
前記のクロック信号の端と関連して、列アドレス制御信号が前記の列アドレスバッファに前記の列アドレスデータを記憶させ、
前記のシステムクロック信号の端と関連して、書き込み信号が書き込み制御信号を発生し、前記の同期ランダムアクセスメモリの入力端子に入るデータを、アドレスされた記憶セルに書き込み、
前記のシステムクロック信号の端と関連して、読み出し信号が読み出し制御信号を発生し、アドレスされた記憶セルに記憶されているデータを、前記の同期ランダムアクセスメモリの出力端子から読み出す、
第３０項記載の同期ランダムアクセスメモリ。
【０１５５】
(32) 前記の列アドレスバッファと前記の列アドレスデコーダの間にあり、開始列アドレスを受ける列アドレスカウンタ、
前記の列アドレスカウンタにある最上位ビットのグループに応答し、前記の配列中のセルの列ブロックにアクセスしてデータの書き込みまたはデータの読み出しを行う、列アドレスデコーダ、
前記の列アドレスカウンタにある最下位ビットのグループに応答し、記憶セルの前記の配列にデータビットの書き込みまたは読み出しを行う導通路を作る、入力および出力マルチプレクサ、
を更に含む、第３０項記載の同期ランダムアクセスメモリ。
【０１５６】
(33) 前記の同期ランダムアクセスメモリを制御する書き込み信号を受ける回路が、前記のシステムクロック信号の端と同時にデータの書き込みまたは読み出しを選択的に行う、第３０項記載の同期ランダムアクセスメモリ。
【０１５７】
(34) 前記のシステムクロック信号の端に応答して、前記の同期ランダムアクセスメモリが前記のシステムクロック信号に同期してランダムアクセス読み出し動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１５８】
(35) 前記のシステムクロック信号の端に応答して、前記の同期ランダムアクセスメモリが前記のシステムクロック信号に同期してランダムアクセス書き込み動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１５９】
(36) 前記のシステムクロック信号の端、読み出し信号、バースト選択信号、バースト増分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト昇順読み出し動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６０】
(37) 前記のシステムクロック信号の端、読み出し信号、バースト選択信号、バースト減分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト降順読み出し動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６１】
(38) 前記のシステムクロック信号の端、書き込み信号、バースト選択信号、バースト増分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト昇順書き込み動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６２】
(39) 前記のシステムクロック信号の端、書き込み信号、バースト信号、バースト減分信号に応答して、前記の同期ランダムアクセスメモリが同期バースト降順書き込み動作を行う、第３０項記載の同期ランダムアクセスメモリ。
【０１６３】
(40) 記憶セルの前記の配列がスタティックメモリ回路の配列として製作される、第３０項記載の同期ランダムアクセスメモリ。
【０１６４】
(41) 記憶セルの前記の配列が金属酸化膜半導体装置として製作される、第４０項記載の同期ランダムアクセスメモリ。
【０１６５】
(42) 記憶セルの前記の配列が相補形金属酸化膜半導体回路を含む、第４１項記載の同期ランダムアクセスメモリ。
【０１６６】
(43) 記憶セルの前記の配列がバイポーラ相補形金属酸化膜半導体回路を含む、第４１項記載の同期ランダムアクセスメモリ。
【０１６７】
(44) 記憶セルの前記の配列がダイナミックメモリ回路の配列として製作される、第３０項記載の同期ランダムアクセスメモリ。
【０１６８】
(45) 記憶セルの前記の配列が金属酸化膜半導体装置として製作される、第４４項記載の同期ランダムアクセスメモリ。
【０１６９】
(46) 記憶セルの前記の配列が相補形金属酸化膜半導体回路を含む、第４５項記載の同期ランダムアクセスメモリ。
【０１７０】
(47) 記憶セルの前記の配列がバイポーラ相補形金属酸化膜半導体回路を含む、第４５項記載の同期ランダムアクセスメモリ。
【０１７１】
(48) 同期ランダムアクセスメモリ３０がシステムクロック信号６７に直接応答して、関連するマイクロプロセッサに同期して動作する。前記の同期ランダムアクセスメモリは更に同期ランダムアクセス動作に加えて、同期バースト動作（ＢＴ）または同期ラップ動作（ＷＴ）でデータ２５の書き込みまたは読み出しを行う。前記の同期ランダムアクセスメモリ装置はダイナミック記憶装置またはスタティック記憶装置として製作される。
【図面の簡単な説明】
この発明をよく理解するために、以下の図を参照して詳細な説明を読んでいただきたい。
【図１】同期ランダムアクセスメモリを含むデータプロセシングシステムのブロック図。
【図２】同期ランダムアクセスメモリのブロック図。
【図３】同期ランダムアクセス読み出し動作のタイミング図。
【図４】同期ランダムアクセス書き込み動作のタイミング図。
【図５】同期バースト昇順読み出し動作のタイミング図。
【図６】列アドレスカウンタおよびラップアドレススクランブラのブロック図。
【図７】同期バースト降順読み出し動作のタイミング図。
【図８】他の同期バースト昇順読み出し動作のタイミング図。
【図９】他の同期バースト降順読み出し動作のタイミング図。
【図１０】同期バースト昇順書き込み動作のタイミング図。
【図１１】同期バースト降昇順書き込み動作のタイミング図。
【図１２】他の同期バースト昇順書き込み動作のタイミング図。
【図１３】他の同期バースト降順書き込み動作のタイミング図。
【図１４】同期ラップ読み出し８ビット動作のタイミング図。
【図１５】同期ラップ読み出し８ビット動作に用いられる、ラップアドレススクランブラの真理値表を示す図。
【図１６】同期ラップ読み出し４ビット動作のタイミング図。
【図１７】同期ラップ読み出し４ビット動作に用いられる、ラップアドレススクランブラの真理値表を示す図。
【図１８】図１７の列アドレスカウンタの１ステージの略ブロック図。
【図１９】タイミングゲート回路の論理略図。
【図２０】図１９のゲート回路の動作のタイミング図。
【図２１】他のタイミングゲート回路の論理略図。
【図２２】図２０のゲート回路の動作のタイミング図。
【図２３】図２の同期メモリの、入力マルチプレクサおよび出力マルチプレクサ配列のブロック図。
【図２４】同期ランダムアクセスメモリを含む、別のデータプロセシングシステムのブロック図。
【符号の説明】
１５ データプロセシングシステム
１７ バス
１８ 制御バス
２０ デジタルプロセッサ
２４ 入力周辺装置
２５ データバス
３０ 同期ランダムアクセスメモリ
３２ 出力データバス
４０ 出力周辺装置
４２ タイミングおよび制御回路
４５ アドレスバス
４６、４７、５６、５７ リード線
４８ 行アドレスバッファ
４９ 列アドレスバッファ
５０ 行アドレスデコーダ
５１ ロードカウント伝送ゲート
５２ 列アドレスカウンタ
５３ ゲート
５４ 列アドレスデコーダ
５８ 上位カウント部
５９ 下位カウント部
６０、６２ 制御バス
６１ ラップアドレススクランブラおよびマルチプレクサ
６３、６６ リード線
６４ データイン・ドライバ
６５ システムクロック
６７ クロックリード線
７３ ラップアドレススクランブラ
７４ 入力、マルチプレクサ
７５ メモリ配列
７６、７７、７８ 出力
９３ マスクレジスタ
９４ カウント制御回路
１０１、１０４ ゲート
１０２ カウント信号ゲート配列
１０３ オアゲート
１１０ ブロックゲート回路
１１６ 偶数次バス
１２０ 出力イネーブルゲート
１２２ 奇数次バス
１２４ 出力レジスタ
１２６ ３ビットの８から１の選択回路
１２８ 出力伝送選択ゲート
１３０ 入力伝送選択ゲート
１３２ 入力レジスタ
２１５ データプロセシングシステム
２２０ デジタルプロセッサ
２２１、２２２ リード線
Claims (20)
- データ処理システムであって、
デジタルプロセッサと、
前記デジタルプロセッサの動作を制御するシステムクロック信号を生成するためのシステムクロック回路と、
前記システムクロックに応答してアドレス可能な蓄積セルへデータを書き込み及びデータを読み出しするためのアクセスを行う同期ダイナミック・ランダムアクセスメモリと、
行イネーブル信号、列イネーブル信号、第一の外部データ制御信号及び第二の外部データ制御信号を外部から受け取り、前記同期ダイナミック・ランダムアクセスメモリの書き込み及び読み出し操作を制御する第一のアドレス制御信号、第二のアドレス制御信号、第一のデータ制御信号及び第二のデータ制御信号を前記システムクロックに応答して生成するタイミング及び制御回路と、
前記第一のデータ制御信号により所定数があらかじめ決定され前記第二のデータ制御信号によりアドレス・シーケンスがあらかじめ決定される前記所定数のデータ・ビットを出力する出力回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの行へ、書き込みまたは読み出しアクセスをするための行アドレスデコーダーと、
前記第一のアドレス制御信号に応答して、第一のアドレス信号をラッチし、ラッチされた第一のアドレス信号を前記行アドレスデコーダーへ供給する行アドレス回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの列へ、書き込みまたは読み出しアクセスをするための列アドレスデコーダーと、
前記第二のアドレス制御信号に応答して、第二のアドレス信号をラッチし、ラッチされた第二のアドレス信号の最上位の固定される数ビットを前記列アドレスデコーダーへ供給する列アドレス回路からなり、
前記同期ダイナミック・ランダムアクセスメモリにおいて、前記蓄積セルの前記行アドレスデコーダーと列アドレスデコーダーの指定するアドレスから、前記所定数のデータ・ビットが前記出力回路に読み出され、前記アドレス・シーケンスの生成のために、前記ラッチされた第二のアドレス信号の最上位ビットのうち少なくとも１ビットが固定され、前記ラッチされた第二のアドレス信号の前記最上位の固定される数ビットを除いた最下位の数ビットがシステムクロック信号に応答してカウントされ、前記第一のデータ制御信号が前記ラッチされた第二のアドレス信号の固定される最上位ビットの個数を決定するとともに前記出力回路が前記アドレス・シーケンスにしたがって前記所定数のデータ・ビットを出力する、
データ処理システム。 - 前記第二のデータ制御信号が第一の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスが連続順序であり、前記第二のデータ制御信号が第二の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスがインターリーブ順序である、請求項１に記載のデータ処理システム。
- 前記出力回路が、前記アドレス・シーケンスに従って前記同期ダイナミック・ランダムアクセスメモリの蓄積セルから読み出されたデータ・ビットを選択する出力選択回路および前記デジタルプロセッサと接続されたデータ端子を有する、請求項１または２に記載のデータ処理システム。
- 前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定される、請求項１、２または３に記載のデータ処理システム。
- 前記出力回路が前記アドレス・シーケンスに従って前記同期ダイナミック・ランダムアクセスメモリの蓄積セルから読み出されたデータ・ビットを選択する出力選択回路および前記デジタルプロセッサと接続されたデータ端子を有し、前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレ スカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定され、前記出力選択回路に接続された前記列アドレスカウンタの出力の最下位ビット少なくとも１ビットが前記第二のデータ制御信号と共に前記出力選択回路を制御する、請求項１または２に記載のデータ処理システム。
- データ処理システムであって、
デジタルプロセッサと、
前記デジタルプロセッサの動作を制御するシステムクロック信号を生成するためのシステムクロック回路と、
前記システムクロックに応答してアドレス可能な蓄積セルへデータを書き込み及びデータを読み出しするためのアクセスを行う同期ダイナミック・ランダムアクセスメモリと、
行イネーブル信号、列イネーブル信号、第一の外部データ制御信号及び第二の外部データ制御信号を外部から受け取り、前記同期ダイナミック・ランダムアクセスメモリの書き込み及び読み出し操作を制御する第一のアドレス制御信号、第二のアドレス制御信号、第一のデータ制御信号及び第二のデータ制御信号を前記システムクロックに応答して生成するタイミング及び制御回路と、
前記第一のデータ制御信号により所定数があらかじめ決定され前記第二のデータ制御信号によりアドレス・シーケンスがあらかじめ決定される前記所定数のデータ・ビットを受け取る入力回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの行へ、書き込みまたは読み出しアクセスをするための行アドレスデコーダーと、
前記第一のアドレス制御信号に応答して、第一のアドレス信号をラッチし、ラッチされた第一のアドレス信号を前記行アドレスデコーダーへ供給する行アドレス回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの列へ、書き込みまたは読み出しアクセスをするための列アドレスデコーダーと、
前記第二のアドレス制御信号に応答して、第二のアドレス信号をラッチし、ラッチされた第二のアドレス信号の最上位の固定される数ビットを前記列アドレスデコーダーへ供給する列アドレス回路からなり、
前記同期ダイナミック・ランダムアクセスメモリにおいて、前記蓄積セルの前記行アドレスデコーダーと列アドレスデコーダーの指定するアドレスへ、前記所定数のデータ・ビットが前記入力回路に書き込まれ、前記アドレス・シーケンスの生成のため、前記ラッチされた第二のアドレス信号の最上位ビットのうち少なくとも１ビットが固定され、前記ラッチされた第二のアドレス信号の前記最上位の固定される数ビットを除いた最下位の数ビットがシステムクロック信号に応答してカウントされ、前記第一のデータ制御信号が前記ラッチされた第二のアドレス信号の固定される最上位ビットの個数を決定するとともに前記入力回路が前記アドレス・シーケンスにしたがって前記所定数のデータ・ビットを受け取る、
データ処理システム。 - 前記第二のデータ制御信号が第一の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスが連続順序であり、前記第二のデータ制御信号が第二の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスがインターリーブ順序である、請求項６に記載のデータ処理システム。
- 前記入力回路が、前記アドレス・シーケンスに従って前記同期ダイナミック・ランダムアクセスメモリの蓄積セルへ前記所定数のデータ・ビットを供給する入力選択回路および前記デジタルプロセッサと接続されたデータ端子を有する、請求項６または７に記載のデータ処理システム。
- 前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定される、請求項６、７または８に記載のデータ処理システム。
- 前記入力回路が前記アドレス・シーケンスに従って前記同期ダイナ ミック・ランダムアクセスメモリの蓄積セルへ前記所定数のデータ・ビットを供給する入力選択回路および前記デジタルプロセッサと接続されたデータ端子を有し、前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定され、前記入力選択回路に接続された前記列アドレスカウンタの出力の最下位ビット少なくとも１ビットが前記第二のデータ制御信号と共に前記入力選択回路を制御する、請求項６または７に記載のデータ処理システム。
- システムクロックに応答してアドレス可能な蓄積セルへデータを書き込み及びデータを読み出しするためのアクセスを行う同期ダイナミック・ランダムアクセスメモリであって、
行イネーブル信号、列イネーブル信号、第一の外部データ制御信号及び第二の外部データ制御信号を外部から受け取り、前記同期ダイナミック・ランダムアクセスメモリの書き込み及び読み出し操作を制御する第一のアドレス制御信号、第二のアドレス制御信号、第一のデータ制御信号及び第二のデータ制御信号を前記システムクロックに応答して生成するタイミング及び制御回路と、
前記第一のデータ制御信号により所定数があらかじめ決定され前記第二のデータ制御信号によりアドレス・シーケンスがあらかじめ決定される前記所定数のデータ・ビットを出力する出力回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの行へ、書き込みまたは読み出しアクセスをするための行アドレスデコーダーと、
前記第一のアドレス制御信号に応答して、第一のアドレス信号をラッチし、ラッチされた第一のアドレス信号を前記行アドレスデコーダーへ供給する行アドレス回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの列へ、書き込みまたは読み出しアクセスをするための列アドレスデコーダーと、
前記第二のアドレス制御信号に応答して、第二のアドレス信号をラッチし、ラッチされた第二のアドレス信号の最上位の固定される数ビットを前記列アドレスデコーダーへ供給する列アドレス回路からなり、
前記同期ダイナミック・ランダムアクセスメモリにおいて、前記蓄積セルの前記行アドレスデコーダーと列アドレスデコーダーの指定するアドレスから、前記所定数のデータ・ビットが前記出力回路に読み出され、前記アドレス・シーケンスの生成のために、前記ラッチされた第二のアドレス信号の最上位ビットのうち少なくとも１ビットが固定され、前記ラッチされた第二のアドレス信号の前記最上位の固定される数ビットを除いた最下位の数ビットがシステムクロック信号に応答してカウントされ、前記第一のデータ制御信号が前記ラッチされた第二のアドレス信号の固定される最上位ビットの個数を決定するとともに前記出力回路が前記アドレス・シーケンスにしたがって前記所定数のデータ・ビットを出力する、
同期ダイナミック・ランダムアクセスメモリ。 - 前記第二のデータ制御信号が第一の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスが連続順序であり、前記第二のデータ制御信号が第二の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスがインターリーブ順序である、請求項１１に記載の同期ダイナミック・ランダムアクセスメモリ。
- 前記出力回路が、前記アドレス・シーケンスに従って前記同期ダイナミック・ランダムアクセスメモリの蓄積セルから読み出されたデータ・ビットを選択する出力選択回路を有する、請求項１１または１２に記載の同期ダイナミック・ランダムアクセスメモリ。
- 前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定される、請求項１１、１２または１３に記載の同期ダイナミック・ランダムアクセスメモリ。
- 前記出力回路が前記アドレス・シーケンスに従って前記同期ダイナ ミック・ランダムアクセスメモリの蓄積セルから読み出されたデータ・ビットを選択する出力選択回路を有し、前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定され、前記出力選択回路に接続された前記列アドレスカウンタの出力の最下位ビット少なくとも１ビットが前記第二のデータ制御信号と共に前記出力選択回路を制御する、請求項１１または１２に記載の同期ダイナミック・ランダムアクセスメモリ。
- システムクロックに応答してアドレス可能な蓄積セルへデータを書き込み及びデータを読み出しするためのアクセスを行う同期ダイナミック・ランダムアクセスメモリであって、
行イネーブル信号、列イネーブル信号、第一の外部データ制御信号及び第二の外部データ制御信号を外部から受け取り、前記同期ダイナミック・ランダムアクセスメモリの書き込み及び読み出し操作を制御する第一のアドレス制御信号、第二のアドレス制御信号、第一のデータ制御信号及び第二のデータ制御信号を前記システムクロックに応答して生成するタイミング及び制御回路と、
前記第一のデータ制御信号により所定数があらかじめ決定され前記第二のデータ制御信号によりアドレス・シーケンスがあらかじめ決定される前記所定数のデータ・ビットを受け取る入力回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの行へ、書き込みまたは読み出しアクセスをするための行アドレスデコーダーと、
前記第一のアドレス制御信号に応答して、第一のアドレス信号をラッチし、ラッチされた第一のアドレス信号を前記行アドレスデコーダーへ供給する行アドレス回路と、
前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの列へ、書き込みまたは読み出しアクセスをするための列アドレスデコーダーと、
前記第二のアドレス制御信号に応答して、第二のアドレス信号をラッチし、ラッチされた第二のアドレス信号の最上位の固定される数ビットを前記列アドレスデコーダーへ供給する列アドレス回路からなり、
前記同期ダイナミック・ランダムアクセスメモリにおいて、前記蓄積セルの前記行アドレスデコーダーと列アドレスデコーダーの指定するアドレスへ、前記所定数のデータ・ビットが前記入力回路に書き込まれ、前記アドレス・シーケンスの生成のために、前記ラッチされた第二のアドレス信号の最上位ビットのうち少なくとも１ビットが固定され、前記ラッチされた第二のアドレス信号の前記最上位の固定される数ビットを除いた最下位の数ビットがシステムクロック信号に応答してカウントされ、前記第一のデータ制御信号が、前記ラッチされた第二のアドレス信号の固定される最上位ビットの個数を決定するとともに前記入力回路が前記アドレス・シーケンスにしたがって前記所定数のデータ・ビットを受け取る、同期ダイナミック・ランダムアクセスメモリ。 - 前記第二のデータ制御信号が第一の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスが連続順序であり、前記第二のデータ制御信号が第二の状態にあるとき、前記所定数のデータ・ビットのアドレス・シーケンスがインターリーブ順序である、請求項１６に記載の同期ダイナミック・ランダムアクセスメモリ。
- 前記アドレス・シーケンスに従って前記同期ダイナミック・ランダムアクセスメモリの蓄積セルへ前記所定数のデータ・ビットを供給する入力選択回路を有する、請求項１６または１７に記載の同期ダイナミック・ランダムアクセスメモリ。
- 前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なくとも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定される、請求項１６、１７または１８に記載の同期ダイナミック・ランダムアクセスメモリ。
- 前記入力回路が前記アドレス・シーケンスに従って前記同期ダイナミック・ランダムアクセスメモリの蓄積セルへ前記所定数のデータ・ビットを供給する入力選択回路を有し、前記列アドレス回路が前記ラッチされた第二のアドレス信号の少なく とも１ビットを蓄積する列アドレスカウンタを有し、前記アドレス・シーケンスの最中、前記列アドレスカウンタの出力の最上位ビットの少なくとも１ビットが固定され、前記入力選択回路に接続された前記列アドレスカウンタの出力の最下位ビット少なくとも１ビットが前記第二のデータ制御信号と共に前記入力選択回路を制御する、請求項１６または１７に記載のデータ処理システム。
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