KR0172025B1

KR0172025B1 - 반도체 기억 장치

Info

Publication number: KR0172025B1
Application number: KR1019950042840A
Authority: KR
Inventors: 준지 몬덴
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1994-11-22
Filing date: 1995-11-22
Publication date: 1999-03-30
Also published as: JPH08147964A; EP0718848A3; US5640358A; DE69523129T2; JP3185568B2; KR960019829A; EP0718848B1; EP0718848A2; DE69523129D1

Abstract

본 발명은 클럭 억세스 시간을 단축하여 동작의 고속화를 꾀하는 것을 목적으로 한다.

외부로부터의 어드레스 신호 AD(a0∼an)을 즉시 디코드하는 제1, 제2의 1차 디코더(11, 12)를 설치한다. 쌍방향 루프 시프트 레지스터(33)을 포함하고, 초기 어드레스의 홀짝을 판정하고 그 결과에 따라 쌍방향 루프 시프트 레지스터(33)에 보유된 제1의 1차 디코더(11)의 디코드 출력을 순방향 또는 역방향으로 순환 시프트시켜 출력하는 버스트 디코드 신호 발생 회로(3)을 설치한다. 제2의 1차 디코더(12)의 디코드 출력을 보유하여 출력하는 입력 레지스터(4)를 설치한다. 버스트 디코드 신호 발생 회로(3) 및 입력 레지스터(4)의 디코드 출력을 주 디코더(5)에 전달한다.

Description

반도체 기억 장치

제1도는 본 발명의 제1 실시예 도시한 블럭도 및 본 실시예의 버스트 디코드 신호 발생 회로의 동작을 설명하기 위한 초기 어드레스와 출력과의 관계를 도시한 도면.

제2도는 제1도에 도시한 실시예의 버스트 디코드 신호발생 회로의 구체예를 도시한 회로도.

제3도는 제1도에 도시한 실시예의 초기 어드레스가 짝수일 때 동작을 설명하기 위한 각부 신호의 타이밍도.

제4도는 제1도에 도시한 살시예의 초기 어드레스가 홀수일 때의 동작을 설명하기 위한 각부의 신호의 타이밍도.

제5도는 제1도에 도시된 실시예의 출력 신호가 얻어질 때까지의 각부 신호의 타이밍도.

제6도는 본 발명의 제2 실시예의 초기 어드레스 홀짝 판정부의 구체예를 도시한 회로도.

제7도는 종래의 반도체 기억 장치의 일예를 도시한 블럭도 및 그 동작을 설명하기 위한 제1의 1차 디코더에 입력되는 내부 어드레스 신호의 값을 도시한 도면.

제8도는 제7도에 도시된 반도체 기억 장치의 내부 클럭 발생 회로, 입력 레지스터 및 1차 디코더의 구체예를 도시한 회로도.

제9도는 제7도에 도시된 반도체 기억 장치의 동작 및 과제를 설명하기 위한 각부 신호의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

2 : 내부 클럭 발생 회로 3 : 버스트 디코드 신호 발생 회로

4 : 입력 레지스터 5 : 주 디코더

6 : 메모리셀 어레이부 7 : 내부 어드레스 발생 회로

11, 12 : 1차 디코더 31 : 입력 레지스터

32 : 초기 어드레스 홀짝 판정부 33 : 쌍방향 루프 시프트 레지스터

71 : 2진 카운터 FF31 : 플립 플롭

G11∼G14, G21∼G23, G31∼G38, G71, G72 : 논리 게이트

IV11, IV12, IV21, IV31∼IV36, IV41∼IV44 : 인버터

Q31, Q32 : 트랜지스터

TG3a, TG3b, TG31∼TG39, TG41∼TG44 : 트랜스퍼 게이트

본 발명의 반도체 기억 장치에 관한 것으로, 특히 초기 어드레스를 호출하여 그 초기 어드레스를 포함하는 복수의 어드레스를 순차 억세스하는 수단을 구비한 버스트 전송 대응형의 반도체 기억 장치에 관한 것이다.

종래, 마이크로 프로세서 등의 외부 기억 장치로서 반도체 기억 장치가 많이 이용되고 있다. 상기 마이크로 프로세서가 외부 기억 장치를 억세스하는 경우 당연히 그 I/0 버스의 비트폭 단위로 데이타의 전송을 행한다. 그러나, 통상 마이크로 프로세서가 외부 기억 장치에 데이타를 요구하는 단위로서는 I/0 버스의 비트폭의 4배 도는 8배가 되는 경우가 많다. 이와 같은 경우 외부 기억 장치에 대해서는 규칙성을 가진 어드레스 순으로 연속하여 4회 또는 8회의 억세스가 반복하여 행해지게 된다. 버스트 전송이라 불리는 이와 같은 마이크로 프로세서의 동작에 대응하여 버스트 RAM이라 불리는 동기식 반도체 기억 장치가 개발되고 있다. 버스트 RAM은 초기 사이클에서 기준 클럭에 동기하여 외부 어드레스 신호를 호출하고, 그 어드레스에 대응되는 데이타를 출력한다. 그 후의 일련의 사이클에서는 버스트 RAM 내부에서 초기 사이클에서 호출한 외부 어드레스를 기점으로 하여 기준클럭에 동기하여 규칙적으로 내부 어드레스가 변화하는 내부 어드레스를 발생하고 그 어드레스에 대응되는 데이타를 출력한다. 이하, 이와 같은 버스트 RAM형의 반도체 기억 장치에 대하여 도면을 참조하여 설명한다.

제7(a)도, (b)도는 종래의 이런 종류의 반도체 기억 장치의 대표적인 일예를 나타낸 블럭도 및 상기 제1의 1차 디코더에 입력되는 내부 어드레스 신호의 값을 나타내는 도면이다. 본 예에서는 버스트 길이, 즉 버스트 전송되는 데이타의 어드레스수가 4인 경우를 나타내고 있다.

상기 반도체 기억 장치는 기준 클럭 CLK, 외부로부터 입력된 어드레스 신호 AC9구성 비트 a0,al∼an)의 초기 어드레스를 검지하기 위한 초기 어드레스 검지 신호 ADS*(*는 저레벨 액티브를 나타냄, 이하 동일) 및 어드레스 신호 AD의 초기 어드레스로부터의 어드레스의 갱신 진행 기간을 나타내는 어드레스 진행 신호 ADV*를 입력하고 초기치를 호출하여 내부 클럭 ECK 및 내부 어드레스 진행 클럭 ACK를 발생하는 내부 클럭 발생 회로(2)와, 어드레스 신호 AD의 구성 비트 a0, al∼an 각각과 대응하여 설치되어 초기치를 호출하여 내부 클럭 ECK에 따라 대응하는 구성 비트를 호출하여 보유하고 출력하는 복수의 입력 레지스터(4)와, 초기치를 호출하여 내부 클럭 ECK에 의해 초기화되고 내부 어드레스 진행 클럭 ACK에 동기하여 순차 갱신되는 값의 2비트의 카운트 신호 C1, CV0을 발생하는 2진 카운터(71), 어드레스 신호 AD의 구성 비트 a0(이하 어드레스 신호 a0이라함, 기타 동일)과 카운트 신호 CV0와의 배타적 논리합을 취하는 논리 게이트 G71 및 어드레스 신호 a1과 카운트 신호 CV1과의 배타적 논리합을 취하는 논리 게이트 G72를 구비하고 내부 어드레스 진행 클럭 ACK에 동기하여 순차 갱신되는 어드레스의 내부 어드레스 신호 ai1, ai0을 발생하는 내부 어드레스 발생 회로(7)과, 내부 어드레스 신호 ai1, ai0을 디코드하는 제1의 1차 디코더(11)과, 어드레스 신호 a2∼an 각각과 대응하는 입력 레지스터(4)의 출력 신호를 소정 비트씩 디코드하는 복수의 제2의 1차 디코더(12)와 제1 및 제2의 1차 디코더(11, 12)의 디코드 출력을 디코드하여 어드레스 선택 신호 AS를 출력하는 주 디코더(5)와, 어드레스 선택 신호 AS에 의해 선택된 어드레스에 대하여 데이타의 기입, 판독을 행하는 메모리셀 어레이부(6)을 갖는 구성으로 되어 있다.

어드레스 신호 AD의 구성 비트 a0, a1∼an 중, a0, a1이 버스트 동작과 관련된 어드레스 신호이다. 기준 클럭 CLK와 초기 어드레스 검지 신호 ADS*와 어드레스 진행 신호 ADV*는 내부 클럭 발생 회로(2)에 입력되고, 초기치를 호출하여 내부 클럭 ECK와 내부 어드레스 진행 클럭 ACK를 발생한다. 제8(a)도에 내부 클럭 발생 회로(2)이 일예를 도시한다.

상기 내부 클럭 발생 회로(2)에 의해 초기 어드레스 검지 신호 ADS*(이하, 신호명을 생략하여 기호만으로 설명한다. 다른 신호에 관해서도 동일)이 저레벨일 때, ECK는 CLK에 동기된 클럭으로 되고, ACK는 저레벨로 고정된다. 또한, ADS*가 고레벨이고 또 ADV*가 저레벨인 경우, ACK는 CLK에 동기하는 클럭이 되고, ECK는 저레벨로 고정된다. ADS*, ADV*가 모두 고레벨인 경우는 ECK, ACK 모두 저레벨로 고정된다.

제8(b)도는 입력 레지스터(4)를 도시한 회로도이고, 2단의 플립 플롭(IV41, 41V2의 블럭 및 IV43, IV44의 클럭)으로 구성된다.

이 입력 레지스터(4)에서는 ECK가 저레벨인 기간에 1단째 플립 플롭에 어드레스 신호 ao가 전송되고, ECK가 고레벨로 된 순간에 그 정보가 래치됨과 동시에 2단째의 플립 플롭으로 전달된다. 이 때, 내부 어드레스 신호 ar0가 확정되고 재차 ECK가 저레벨이 되면 ar0는 래치된다(ar1에 대해서도 동일). a2∼an도 각각 제8(b)도에 도시된 바와 같은 입력 레지스터(4)에 입력되고, 동일한 동작으로 이루어 진다.

버스트 초기 어드레스를 결정하는 입력 버퍼(4)로부터의 ar0, ar1 각각은 2진카운터(1)로부터의 카운트 신호 CV0, CV1의 대응하는 비트와 배타적 논리합이 취해지고, 내부 어드레스 신호 ai0, ai1로서 제1의 1차 디코더(11)에 입력된다. 2진 카운토(71)에는 리셋 클럭으로서 ECK가 입력되어 카운트 업 클럭으로서 ACK가 입력된다. 따라서, 외부로부터의 어드레스 신호 AD를 호출하는 초기 사이클에서는 ECK가 고레벨이 되어 CV1, CV0는 0이되어, 결과적으로 내부 어드레스 신호 ai0, ai1은 어드레스 신호 a0, a1과 같은 값이 된다. 그 후, 내부 어드레스를 진행시키는 버스 사이클에서는 ACK가 발생하여 CV1, CV0는 00→01→10→11→00으로 순환하여 카운트 업을 반복한다. 이와 같은 2진 카운터(71)의 출력의 변화에 따라서 a1, a0의 값과 대응하는 내부 어드레스 신호 ai1,ai0의 값은 제7(b)도에 도시한 바와 같이 변화한다.

이 내부 어드레스 신호 ai0, ai1은 제8(c)도에 도시한 바와 같은 제1의 1차 디코더(11)에서 디코드되고, 또한 a2-an 대응의 입력 버퍼(4)로부터의 내부 어드레스 신호 ar2∼arn은 소정 비트(예를 들면 2 비트)씩 제2의 1차 디코더(12)[제8(c)도와 동일한 회로]에서 디코드되어 주 디코더(5)에 입력된다. 그리고 이들1차 디코더(11, 12)의 디코드 출력은 주 디코더(5)에서 디코드되어 어드레스 선택 신호 AS로 선택된 어드레스를 억세스하고, 초기 어드레스부터 시작하여 순차 갱신되는 4개의 어드레스로 순차 기입된다.

제9도는 상술한 버스트 동작을 나타내는 타이밍도이다. 초기 사이클에서는 ADS*는 저레벨이고, ECK가 CLK에 동기하여 고레벨로 되고, 이것을 받아서 입력 레제스터(4)에 외부로부터의 어드레스 신호 AD(그 어드레스 값 Ad0)가 호출되고, 동시에 ECK에 의해 리셋된 2진 카운터(71)의 출력의 논리가 취해져서, 내부 어드레스 신호 ADi로서 어드레스 신호 AD와 같은 값 Ad0가 확정된다. 그 후, 1차 디코더(11,12), 주 디코더(5)를 경유하여 소정 어드레스의 메모리셀이 선택되고, 그 데이타 Q0가 출력된다. 초기 사이클에 연속하는 버스트 사이클에서는 ADV*를 저레벨, ADS*를 고레벨로 함으로써 ACK가 CLK에 동기하여 발생하고, 2진 카운터(71)의 출력의 CV0, CV1이 변화함에 따라 내부 어드레스는 Ad0에서 Ad1으로 변화한다(제1버스트). 이에 따라, 선택 메모리셀이 변화하여 그 데이타 Q1을 출력한다. 이 동작을 반복함으로써 외부로부터 하나의 어드레스를 공급하는 것만으로 4개의 상이한 어드레스의 데이타를 기준 클럭 CLK에 동기하고 연속하여 출력할 수 있다.

또, 통상 기준 클럭 CLK의 상승 에지에 대하여 어드레스 신호 AD를 일정기간 빨리 확정하도록 규정되어 있고, 이 시간을 셋업 시간 tS로 부른다. 또한, CLK의 상승 에지에 대하여 1차 디코더(11, 12)에 입력되는 내부 어드레스가 확정될 때까지는 tr의 시간이 걸리고, 또한 1차 디코더(11, 12)의 지연 시간 td, 주 디코더(5)의 지연 시간을 경과하여 메모리셀 어레이부(6)에서 데이타 Q가 출력된다. CLK의 상승 에지에서 데이타 Q의 출력까지의 시간을 클럭 억세스 시간 tca라고 칭한다.

본 예에서는 2진 카운터(71)의 출력(CV0, CV1)과 입력 레지스터(4)의 출력(ar0, ar1)과의 배타적 논리합에 의해 버스트 어드레스가 확정되고, 초기 어드레스가 짝수일때는 버스트 어드레스는 오름차순이 되고, 홀수일 때는 내림차순이 된다. 소위 인터리브 반식으로 되어 있다. 버스트 방식에는 이 인터리브 방식 외에 초기 어드레스의 홀수에는 관계없이 항상 오름차순이 되는 리니어 방식이 있다. 이 리니어 방식의 반도체 기억 장치는 내부 어드레스 발생 회로(7)의 배타적 논리합형의 논리 게이트 G71, G72를 가산 회로로 치환함으로써 용이하게 구성할 수 있다.

이러한 종래의 반도체 장치는 입력 레지스터(4)에 어드레스 신호 AD를 호출하여 보존하고 각 버스트 사이클의 내부 어드레스 신호 ADi(ai0, ai1, ai2∼ain)을 발생하고, 1차 디코더(11, 12) 및 주 디코더(5)를 경유하여 발생된 어드레스 선택 신호 AS에 따라 메모리셀 어레이부(6)의 어드레스를 억세스하는 구성으로 되어 있고, 입력 레지스터(4) 및 내부어드레스 발생 회로(7), 1차 디코더(11, 12), 주 디코더 및 메모리셀 어레이부(6)의 동작 시간이 순차 가산되기 때문에, 기준 클럭 CLK의 소정의 상승 에지로부터 데이타 Q가 출력될 때까지의 클럭 억세스 시간 tca가 길어져서 고속 동작이 곤란한 결점이 있고 또한, 인터리브 방식과 리니어 방식은 내부 어드레스 발생 회로의 구성 소자가 상이하기 때문에 이들 방식을 전환하여 사용하는 경우에는 내부 어드레스 발생 회로의 구성 소자수가 증대한다는 결점이 있다.

본 발명의 목적은 클럭 억세스 시간을 단축하여 동작의 고속화를 꾀하고, 또한 인터리브 방식, 리니어 방식의 전환이 약산의 회로 소자의 부가로 용이해질 수 있는 반도체 기억 장치를 제공하고 있다.

본 발명의 반도체 장치는 입력된 어드레스 신호 중 소정수의 제1 비트를 디코드하는 제1의 1차 디코더와, 상기 어드레스 신호 중 상기 제1 비트 이외의 제2의 비트를 소정의 비트수씩 디코드하는 제2의 1차 디코더와, 상기 제1의 1차 디코더의 디코드 출력의 구성 비크 각각을 상기 어드레스 신호의 제1 비트에 의한 초기 어드레스에 따라 소정의 방향으로 순환 시프트시켜 출력하는 쌍방향 루프 시프트 레지스터형의 버스트 디코드 신호 발생 회로와, 상기 제2의 1차 디코더의 디코드 출력을 소정의 타이밍으로 호출하여 보유하고 출력하는 입력 레지스터와, 상기 입력 레지스터 및 상기 버스트 디코드 신호 발생 회로의 출력 신호를 디코드하여 어드레스 선택 신호를 출력하는 주 디코더와 상기 어드레스 선택 신호에 의해 선택된 어드레스에 대하여 데이타의 기입, 판독을 행하는 메모리셀 어레이부를 갖고, 상세하게는 입력된 어드레스 신호 중의 소정수의 제1 비트를 디코드하는 제1의 1차 디코더와 상기 어드레스 신호 중의 상기 제1 비트 이외의 제2 비트를 소정의 비트수씩 디코드하는 제2의 1차 디코더와, 기준 클럭, 상기 어드레스 신호의 초기 어드레스를 검지하기 위한 초기 어드레스 검지 신호 및 상기 어드레스 신호의 초기 어드레스로부터의 어드레스의 갱신 진행 기간을 나타내는 어드레스 진행 신호를 입력하여 초기치를 호출하여 내부 클럭 및 내부 어드레스 진행 클럭을 발생하는 내부 클럭 발생회로와, 상기 제1의 1차 디코더의 디코드 출력의 구성 비트 각각과 대응하는 복수의 레지스터를 포함하는 쌍방향 루프 시프트 레지스터를 구비하고 상기 초기치를 호출하여 내부 클럭에 따라 상기 디코드 출력의 구성 비트 각각을 대응하는 레지스터에 호출하며 상기 어드레스 신호의 제1 비트에 의한 초기 어드레스에 따라 이들 레지스터에 호출된 신호를 순방향 또는 역방향으로 상기 내부 어드레스 진행 클럭과 동기하여 순환 시프트시킴과 동시에 이들 레지스터 각각으로부터 출력하는 버스트 디코드 신호 발생 회로와, 상기 제2의 1차 디코더의 디코드 출력을 상기 초기치를 호출하여 내부 클럭에 따라 호출하여 보유하고 출력하는 입력레지스터와, 상기 입력 레지스터 및 상기 버스트 디코드 신호 발생 회로의 출력 신호를 디코드하여 어드레스 선택 신호를 출력하는 주 디코더와, 상기 어드레스 선택 신호에 의해 선택된 어드레스에 대하여 데이타 기입, 판독을 행하는 메모리셀 어레이부를 갖고있다.

또한, 버스트 디코드 신호 발생 회로를 어드레스 신호의 제1 비트에 의한 초기 어드레스가 짝수일 때에는 호출된 신호를 순방향으로, 홀수일 때에는 역방향으로 순환 시프트시키는 회로로서 구성되고, 또한 버스트 디코드 신호 발생 회로를 제1의 1차 디코더의 디코드 출력의 구성 비트를 초기치를 호출하여 내부 클럭에 따라 호출하여 보유하고 출력하는 입력 레지스터와, 상기 입력 레지스터의 출력 신호에 의해 어드레스 신호의 제1 비트에 의한 초기 어드레스가 홀수인지 짝수인지를 판정하는 초기 어드레스 홀짝 판정부와, 상기 초기치를 호출하여 내부 클럭에 따라 상기 입력 레지스터의 출력 신호의 구성 비트 각각을 대응하는 레지스터에 호출하고 상기 초기 어드레스 홀짝 판정부의 판정 결과가 짝수일 때에는 상기 레지스터에 호출된 신호를 순방향으로 홀수일 때에는 역방향으로 내부 어드레스 진행 클럭에 동기하여 순환 시프트시킴과 동시에 상기 레지스터 각각으로부터 출력하는 쌍방향 루프 시프트 레지스터를 구비한 회로로서 구성된다.

또한, 버스트 디코드 신호 발생 회로에 소정의 제어 신호가 활성화 레벨일 때 어드레스 신호의 제1 비트에 의한 초기 어드레스와는 관계없이 레지스터 각각에 호출된 신호를 한쪽 방향으로만 순환 시프트시키는 수단을 부가하여 구성된다.

다음에 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

제1(a), (b)도는 본 발명의 제1 실시예를 도시하는 블럭도, 및 본 실시예의 버스트 디코드 신호 발생 회로의 동작을 설명하기 위한 초기 어드레스와 출력과의 관게를 도시한 도면이다.

본 실시예는 외부로부터 입력된 어드레스 신호 AD(구성 비트 a0, a1∼an) 중의 소정의 제1비트 a0, a1을 디코드하는 제1의 1차 디코더(11)와, 어드레스 신호AD 중의 제1 비트 a0, a1이외의 제2 비트 a2∼an을 소정의 비트수씩 디코드하는 복수의 제2의 1차 디코더(12)와, 기준 클럭 CLK, 초기 어드레스 검지 신호 ADS* 및 어드레스 진행 신호 ADV*를 입력하고 초기치를 호출하여 내부 클럭 ECK 및 내부 어드레스 진행 클럭 ACK를 발생하는 내부 클럭 발생 회로(2)와, 제1의 1차 디코더(11)의 디코드 출력 dp0∼dp3를 초기치 호출 내부 클럭 ECK에 따라서 호출 보유하여 출력하는 입력 레지스터(31), 이 입력 레지스터(31)의 출력 신호에 의해 어드레스 신호의 제1 비트 a0, a1에 의한 초기 어드레스가 홀수인지 짝수인지를 판정하는 초기 어드레스 홀수 판정부(32) 및 초기치 호출 내부 클럭 ECK에 따라서 입력 레지스터(31)의 출력 신호의 구성 비트 각각을 대응하는 레지스터로 호출하여 초기 어드레스 홀수 판정부(32)의 판정 결과가 짝수일 때는 레지스터로 호출한 신호를 순방향으로 홀수일 때는 역방향으로 내부 어드레스 진행 클럭 ACK에 동기하여 순환시프트시킴과 동시에 레지스터 각각으로부터 출력하는 쌍방향 루프 시프트 레지스터(33)을 구비한 버스트 디코드 신호 발생 회로(3)와, 복수의 제2의 1차 디코더(12) 각각의 디코드 출력(DP)를 초기치를 호출하여 내부 클럭 ECK에 따라서 호출하여 보유하고 출력하는 복수의 입력 레지스터(4)와, 버스트 디코드 신호 발생 회로(3)의 출력 신호 db0∼db3 및 복수의 입력 레지스터(4)의 출력 신호 dr을 디코드하여 어드레스 선택 신호 AS를 출력하는 주 디코더(5)와, 어드레스 선택 신호AS에 의해 선택된 어드레스에 대해 데이타의 기입, 판독을 행하는 메모리셀 어레이부(6)를 갖는 구성으로 되어 있다.

제2도는 본 실시에의 버스트 디코드 신호발생 회로(3)의 구체예를 도시한 회로도이다. 여기에서, 트랜스퍼 게이트 TG3a, TG3b, TG31∼TG39는 제8(b)조에 도시된 트랜스퍼 게이트 TG41∼TG44와 동일 회로 구성이고, 온, 오프 제어용 심호는 N 채널형의 트랜지스터에 입력되는 신호만 표시되고 있다. 또한, 트랜스퍼 게이트 TG31∼TG39 및 인버터 IV31∼IV36에서 입출력 신호의 1 비트당의 회로를 구성하고 있다. 제2도에서는 dp0, db0에 대한 회로 소자에만 부호가 부여되어 있다. 또한, 인버터 IV31,IV32와 소정의 트랜스퍼 게이트로 제1 플립 플롭을 형성하고, 마찬가지로 IV33, IV34로 제2 플립 플롭, IV35, IV36으로 제3 플립 플롭을 형성하고 있다.

입력 레지스터(31)은 입력 신호의 각 비트(dp0∼dp3) 각각에 대응하는 인버터 IV31, IV32 및 트랜스퍼 게이트 TG31, TG32로 구성되고, 쌍방향 루프 시프트 레지스터 (33)은 입출력 신호의 각 비트(dp0, db0∼dp3, db3)각각과 대응하는 인버터 IV33∼IV36 및 트랜지스터 게이트 TG33∼TG39로 구성되어 있다.

또한, 초기 어드레스 홀짝 판정부(32)는 입력 레지스터(31)의 출력 신호를 입력하여 어떤 비트가 고레벨인지를 검지하여 초기 어드레스의 홀짝을 판정하는 2 입력 NAND형 논리 게이트 G31, G32와, 이 판정 결과를 보유하는 플립 플롭 FF31과, 이 플립 플롭 FF31에 보유되어 있는 판정 결과와 대응된 홀수 어드레스 진행 클럭CK0(CK0*), 짝수 어드레스 진행 클럭 CKE(CKE*)를 발생하는 2 입력 NAND형의 논리 게이트 G33, G35 및 2 입력 NOR형 논리 게이트 G34, G36과 동작 타이밍을 제어하는 트랜스퍼 게이트 TG3a, TG3b 및 트랜지스터 Q31, Q32를 포함하여 구성된다.

홀수 어드레스 신호 출력 CKO(이하 간단하게 CKO로 기재하고, 다른 신호에 대해서도 동일)는 초기 어드레스가 홀수일 때 ACK와 동상(同相)의 클럭이 되고, 짝수일 때 고레벨러 고정되고(CKO*는 그 역상 신호), CKE는 초기 어드레스가 짝수일 때 ACK와 동상인 클럭이 되고, 홀수일 때 고레벨로 고정된다(CKE*는 그 역상 신호).

초기 어드레스(a1, a0)가 짝수(예를 들면 00)이면 ACK와 동상인 짝수 어드레스 진행 클럭 CKE가 발생하고, 쌍방향 루프 시프트 레지스터 (33)에 보유된 신호를 쌍방향으로 순환 시프트시켜 제3도에 도시한 바와 같이, 그 출력을 CKE에 동기하여 db0→db1→db2→db3→db0의 순으로 고레벨(선택 레벨)로 한다.

또한, 초기 어드레스(a1, a0)가 홀수(예를 들면 01)일 때에는 ACK와 동상의 홀수 어드레스 진행 클럭 CKO가 발생하고, 쌍방향 루프 시프트 레지스터(33)에 보유된 신호를 쌍방향으로 순환 시프트시켜 제3도에 도시한 바와 같이, 그 출력을 CKE에 동기하여 db0→db1→db2→db3→db0의 순으로 고레벨(선택 레벨)로 한다.

또한, 초기 어드레스(a1, a0)가 홀수(예를 들면 01)일 때에는 ACK와 동상의 홀수 어드레스 진행 클럭 CKO가 발생하고, 쌍방향 루프 시프트 레지스터(33)에 보유된 신호를 역방향으로 순환 시프트시켜, 제4도에 도시한 바와 같이, 그 출력을 CK0에 동기하여 db1→db0→db3→db2→db1의 순으로 고레벨(선택 레벨)로 한다.[00, 01 이외의 초기 어드레스에 대해서는 제1(b)도 참조].

이상과 같이 하여, 본 실시예에 있어서의 인터리브 방식의 버스트 동작이 진행한다.

제5도는 본 실시예에서의 출력 신호 Q가 얻어질 때까지의 각 부의 신호 파형을 도시한 타이밍도이다.

본발명에서는 외부로부터의 어드레스 신호 AD를 즉시 1차 디코더(11, 12)에서 디코드하고, 버스트 디코드 신호 발생 회로(3) 및 입력 레지스터(4)에 전달하는 구성으로 되어 있다. 또한 초기 어드레스(a1, a0)의 디코드 신호 dp0∼dp3는 버스트 디코드 신호 발생 회로(3)의 입력 레지스터(31)에 입력되고, 쌍방향, 루프 시프트 레지스터(33)의 제2 플립 플롭(IV33, IV34)을 경유하여 두 디코더(5)에 전달된다. 초기 사이클에서는 ACK*는 고레벨에서 트랜스퍼 게이트 TG34는 도통 상태로 되어 있기 때문에 제1 및 제2 플립 플롭(IV31∼IV34) 등에서 형성되는 레지스터는 다른 입력 레지스터(4)와 모두 동형으로 되어 있다. 따라서, 제1의 1차 디코더(11)의 디코드 신호 dp0∼dp3이 버스트 디코드 신호 발생 회로(3)을 통하여 주 디코더(5)에 전송될 때까지의 시간은 제2차 1차 디코더(12)의 디코드 신호가 입력 레지스터(4)를 통하여 주 디코더(5)에 전달될 때까지의 시간과 동일하다.

1차 디코더911, 12)의 동작 시간(지연 시간) td는 통상, 셋업 시간 ts보다 짧기 때문에 본발명의 구성으로 함으로써, 1차 디코더(11, 12)의 동작 시간 td를 셋업 시간 ts 내로 흡수할 수 있고, 다른 부분의 동작 시간은 종래예와 다르지 않기 때문에, 1차 디코더(11, 12)의 동작 시간 td분 만큼 클럭 억세스 시간 tca를 단축할 수 있다.

제6도는 본 발명의 제2 실시예의 초기 어드레스 홀짝 판정부의 구체예를 도시한 회로도이다.

본 실시예의 초기 어드레스 홀짝 판정부(32a)는 제1 실시예의 초기 어드레스 홀짝 판정부(32)에 모드 신호 MODE에 따라 제어되는 NAND형 논리 게이트 G37 및 NOR형 논리 게이트 G38을 부가한 것으로, 모드 신호 MODE를 저레벨로 하면 논리 게이트 G31, G32의 출력 신호는 그대로 논리 게이트 G37, G38을 통과하여 제1 실시예의 초기 어드레스 홀짝 판정부(32)와 동일 회로 구성이 되어 인터리브 방식용으로 된다. 또한 모드 신호 MODE가 고레벨이 되면, 논리 게이트 G37의 출력은 고레벨, G38의 출력은 저레벨이 되고, 초기 어드레스의 홀짝에 관계없이 항상 CKE는 ACK와 동상의 클럭이 되어, CK0는 고레벨로 고정된다. 따라서, 쌍방향 루프 시프트 레지스터(33)는 보유한 데이타를 항상 순방향으로 순환 시프트하여, 리니어 방식의 반도체 기억 장치로 동작한다.

따라서, 극히 약간의 회로 소자를 부가하는 것만으로, 용이하게 인터리브 방식과 리니어 방식을 전환할 수 있다.

이상 설명한 바와 같이 본 발명은 외부로부터 입력된 어드레스 신호를 즉시 디코드하는 제1 및 제2의 1차 디코더와,이 제1의 1차 디코더의 디코드 출력을 초기 어드레스의 홀짝에 따라 순방향 또는 역방향으로 순환 시프트시키는 쌍방향 루프 시프트 레지스터를 구비한 버스트 디코드 신호 발생 회로와, 제2의 1차 디코더의 디코드 출력을 받아들여 보유하여 출력하는 입력 레지스터를 설치하고, 버스트 디코드 신호 발생 회로 및 입력 레지스터의 디코드 출력을 두 디코더에 전달하는 구성으로 함으로써, 1차 디코더의 동작 시간을 셋업 시간 내에 포함할 수 있기 때문에 그만큼 클럭 억세스 시간을 단축할 수 있어서 동작의 고속화를 꾀할 수 있고, 또한 약간의 회로 소자를 부가함으로써, 용이하게 인터리브 방식과 리니어 방식을 전환할 수 있는 효과가 있다.

Claims

입력된 어드레스 신호 중 소정수의 제1 비트를 디코드하는 제1의 1차 디코더와, 상기 어드레스 신호 중 상기 제1 비트 이외의 제2의 비트를 소정의 비트수씩 디코드하는 제2의 1차 디코더와, 상기 제1의 1차 디코더의 디코드 출력의 구성 비트 각각을 상기 어드레스 신호의 제1 비트에 의한 초기 어드레스에 따라 소정의 방향으로 순환 시프트시켜 출력하는 쌍방향 루프 시프트 레지스터형의 버스트 디코드 신호 발생 회로와, 상기 제2의 1차 디코더의 디코드 출력을 소정의 타이밍으로 호출하여 보유하고 출력하는 입력 레지스터와, 상기 입력 레지스터 및 상기 버스트 디코드 신호 발생 회로의 출력 신호를 디코드하여 어드레스 선택 신호를 출력하는 주 디코더 및 상기 어드레스 선택 신호에 의해 선택된 어드레스에 대하여 데이타의 기입, 판독을 행하는 메모리셀 어레이부를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 입력된 어드레스 신호중의 소정수의 제1 비트를 디코드하는 제1의 1차 디코더와, 상기 어드레스 신호 중의 상기 제1 비트 이외의 제2 비트를 소정의 비트수씩 디코드하는 제2의 1차 디코더와, 기준클럭, 상기 어드레스 신호의 초기 어드레스를 검지하기 위한 초기 어드레스 검지 신호 및 상기 어드레스 신호의 초기 어드레스로부터의 어드레스의 갱신 진행 기간을 나타내는 어드레스 진행 신호를 입력하여 초기치를 호출하여 내부 클럭 및 내부 어드레스 진행 클럭을 발생하는 내부 클럭 발생회로와, 상기 제1의 1차 디코더의 디코드 출력의 구성 비트 각각과 대응하는 복수의 레지스터를 포함하는 쌍방향 루프 시프트 레지스터를 구비하고 상기 초기치를 호출하여 내부 클럭에 따라 상기 디코드 출력의 구성 비트 각각을 대응하는 레지스터에 호출하며 상기 어드레스 신호의 제1 비트에 의한 초기 어드레스에 따라 이들 레지스터에 호출된 신호를 순방향 또는 역방향으로 상기 내부 어드레스 진행 클럭과 동기하여 순환 시프트시킴과 동시에 이들 에지스터 각각으로부터 출력하는 버스트 디코드 신호 발생 회로와, 상기 제2의 1차 디코드 출력을 상기 초기치를 호출하여 내부 클럭에 따라 호출하여 보유하고 출력하는 입력 레지스터와, 상기 입력 레지스터 및 상기 버스트 디코드 신호 발생 회로의 출력 신호를 디코드하여 어드레스 선택 신호를 출력하는 주 디코더와, 상기 어드레스 선택 신호에 의해 선택된 어드레스에 대하여 데이타의 기입, 판독을 행하는 메모리셀 어레이부를 갖는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 버스트 디코드 신호 발생 회로를 어드레스 신호의 제1비트에 의한 초기 어드레스가 짝수일 때에는 호출된 신호를 순방향으로 홀수일 때에는 역방향으로 순환 시프트시키는 회로로 한 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 버스트 디코드 신호발생 회로를 제1의 1차 디코더의 디코드 출력의 구성 비크를 초기치를 호출하여 내부 클럭에 따라 호출하여 보유하고 출력하는 입력 레지스터, 상기 입력 레지스터의 출력 신호에 의해 어드레스 신호의 제1 비트에 의한 초기 어드레스가 홀수인지 짝수인지를 판정하는 초기 어드레스 홀짝 판정부 및 상기 초기치를 호출하여 내부 클럭에 따라 상기 입력 레지스터의 출력 신호의 구성 비트 각각을 대응하는 레지스터에 호출하고 상기 초기 어드레스 홀짝 판정부의 판정 결과가 짝수일 때에는 상기 레지스터에 호출된 신호를 순방향으로 홀수일 때에는 역방향으로 내부 어드레스 진행 클럭에 동기하여 순환 시프트시킴과 동시에 상기 레지스터 각각에서 출력하는 쌍방향 루프 시프트 레지스터를 구비한 회로로 한 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 버스트 디코드 신호 발생 회로에 소정의 제어 신호가 활성화 레벨일 때, 어드레스 신호의 제1 비트에 의한 초기 어드레스와는 관계없이 레지스터 각각에 호출된 신호를 한쪽 방향으로만 순환 시프트시키는 수단을 부가한 것을 특징으로하는 반도체 기억 장치.