KR100656433B1 - 로우 어드레스 카운팅 장치 - Google Patents

로우 어드레스 카운팅 장치 Download PDF

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KR100656433B1
KR100656433B1 KR1020050107059A KR20050107059A KR100656433B1 KR 100656433 B1 KR100656433 B1 KR 100656433B1 KR 1020050107059 A KR1020050107059 A KR 1020050107059A KR 20050107059 A KR20050107059 A KR 20050107059A KR 100656433 B1 KR100656433 B1 KR 100656433B1
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Abstract

반도체 메모리 장치의 로우 어드레스 카운팅 장치를 제시한다.
본 발명의 로우 어드레스 카운팅 장치는 n비트의 어드레스 신호가 입력되는 어드레스 입력 경로, 어드레스 입력 경로에 연결되어 디코딩된 어드레스 세트를 출력하는 복수 개의 디코더, 복수개의 디코더로부터 출력되는 어드레스 세트의 입력에 응답하여, 0번째 어드레스 세트는 순환 쉬프트하여 출력하고, 1번째 이후의 어드레스 세트는 이전 어드레스 세트들의 최상위 비트값이 모두 최초 상태로부터 변화된 경우 순환 쉬프트하여 출력하는 카운터를 포함한다.
본 발명에 의하면 어드레스 카운팅 장치의 카운트 속도를 개선할 수 있고, 카운트할 비트수가 증가하여도 회로 크기를 최소화할 수 있다.
로우 어드레스, 카운터, MSB

Description

로우 어드레스 카운팅 장치{Apparatus for Counting a Row Address}
도 1은 일반적인 로우 어드레스 카운팅 장치의 구성도,
도 2는 본 발명에 의한 로우 어드레스 카운팅 장치의 구성도,
도 3은 도 2에 도시한 카운터의 상세 블록도,
도 4는 도 3에 도시한 스위칭 제어신호 발생부의 상세 회로도,
도 5a 내지 5c는 도 3에 도시한 스위칭부의 상세 회로도,
<도면의 주요 부분에 대한 부호 설명>
20-1~20-n-1 : 디코더 30 : 카운터
310 : 스위치 제어신호 발생부 320 : 스위칭부
본 발명은 카운팅 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 로우 어드레스 카운팅 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장한 후 시간이 경과함에 따라 누설 전류가 발생하여 데이터가 손실되며, 이러한 문제를 해결하기 위하여 데이터를 다시 기록하는 동작, 즉 리프레쉬 동작을 수행하여야 한다. 리프레쉬 방법으로는 ROR(RAS only Refresh), CBR(CAS before RAS), 셀프 리프레쉬 방법을 들 수 있는데, 이 중 ROR과 CBR 리프레쉬 방법은 메모리 장치의 콘트롤러가 일정 주기로 클럭을 발생하여 리프레쉬가 이루어지도록 하는 방법이고, 셀프 리프레쉬 방법은 메모리 장치 내부에서 자동적으로 클럭을 발생시켜 워드라인을 일정 주기마다 순차적으로 인에이블하여 리프레쉬를 수행하는 방법이다.
반도체 메모리 장치가 리프레쉬 모드로 동작할 때, 로우 어드레스를 생성하기 위한 카운터가 필요하며, 특히 셀프 리프레쉬 모드로 동작하는 경우 카운터는 하나의 로우 어드레스를 발생한 후 다음 싸이클에서 1비트 카운트-업 또는 카운트-다운된 로우 어드레스를 순차적으로 생성한다.
즉, 로우 어드레스 카운터는 오토 리프레쉬 명령을 전달받았을 때, 리프레쉬 동작을 수행해야 할 행 주소를 지정하는 데 사용되며, 오토 리프레쉬 명령이 전달될 때마다 행 주소를 1씩 증가 또는 감소시켜, 다음에 다시 오토 리프레쉬 명령이 전달될 때 이전에 리프레쉬 동작을 수행한 행의 다음 행을 리프레쉬 할 수 있도록 하는 것이다.
도 1은 일반적인 로우 어드레스 카운팅 장치의 구성도이다.
일반적인 로우 어드레스 카운터(10)는 입력되는 n비트의 어드레스를 순차적으로 1씩 증가시키며, 카운터(10)의 출력 신호는 복수의 디코더(12-1~12-k)로 입력 되어 디코딩된 후, 메모리 장치 내에서 사용될 수 있도록 한다.
이러한 어드레스 카운터(10)는 주로 토글 플립-플롭을 이용하여 구현되고, 토클 플립-플롭으로 입력되는 클럭 신호의 라이징 에지 또는 폴링 에지에서 토클 플립-플롭이 토글되어 업-카운터 또는 다운-카운터로 동작하게 된다. 이때, 최하위 비트의 카운터가 제일 먼저 토글되고, 캐리 신호의 발생 여부에 따라 상위 비트 카운터의 동작에 영향을 주게 된다.
즉, 상위 비트를 계산하기 위해서는 하위 비트로부터 캐리 신호의 발생이 전달될 때까지 대기하여야 하므로, 비트 수가 증가할수록 카운트 속도가 느려지게 되는 문제가 있다. 아울러, 비트 수가 증가하는 데 대응하여 카운터 회로가 함께 추가되어야 하므로 카운터 회로의 크기가 커지게 되는 단점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 로우 어드레스 카운팅 속도를 향상시킬 수 있는 어드레스 카운팅 장치를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 카운팅 속도를 향상시키면서도 회로 면적을 최소화할 수 있도록 하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 로우 어드 레스 카운팅 장치는 n비트의 어드레스 신호가 입력되는 어드레스 입력 경로, 상기 어드레스 입력 경로에 연결되어 상기 디코딩된 어드레스 세트를 출력하는 복수개의 디코더; 상기 복수개의 디코더로부터 출력되는 어드레스 세트의 입력에 응답하여, 0번째 어드레스 세트는 순환 쉬프트하여 출력하고, 1번째 이후의 어드레스 세트는 이전 어드레스 세트들의 최상위 비트값이 모두 최초 상태로부터 변화된 경우 순환 쉬프트하여 출력하는 카운터;를 포함한다.
또한, 본 발명의 다른 실시예에 의한 어드레스 카운팅 장치는 복수의 로우 어드레스 세트를 입력받아 증가 또는 감소시키기 위한 로우 어드레스 카운팅 장치로서, 0번째 어드레스 세트는 순환 쉬프트하여 출력하고, 1번째 이후의 어드레스 세트는 이전 어드레스 세트들의 최상위 비트값이 모두 최초 상태로부터 변화된 경우 순환 쉬프트하여 출력하는 카운터를 포함한다.
아울러, 본 발명의 또 다른 실시예에 의한 어드레스 카운팅 장치는 전원전압 신호, 인크리먼트 신호 및 어드레스 신호를 입력으로 하여, 0번째 어드레스 세트를 선택하기 위한 최하위 어드레스 세트 제어 신호와, 1번째 어드레스 세트를 선택하기 위한 1번째 어드레스 세트 제어 신호와, m-1·m(m은 n-1이하, 3이상의 홀수이고, n은 입력 어드레스 신호의 총 비트 수)번째 어드레스 세트의 이전 어드레스 세트들의 각 최상위 비트값에 따른 m-1·m번째 어드레스 세트 제어 신호를 출력하는 스위칭 제어 신호 발생부; 및 상기 스위칭 제어 신호 발생부로부터 출력되는 최하위 어드레스 세트 제어신호, 1번째 어드레스 세트 제어신호, m-1·m번째 어드레스 세트 제어 신호 및 복수의 어드레스 세트로 이루어지는 어드레스 신호를 입력받아 증가 또는 감소된 어드레스 세트 선택 신호를 출력하기 위한 스위칭부;를 구비하는 카운터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다. 이하의 설명에서 m은 n-1이하, 3 이상의 홀수이며, n은 외부에서 입력되는 어드레스 신호의 비트 수이다.
도 2는 본 발명에 의한 로우 어드레스 카운팅 장치의 구성도이다.
도시한 것과 같이, 본 발명에 의한 로우 어드레스 카운팅 장치는 n비트의 어드레스 신호가 입력되는 어드레스 입력 경로, 어드레스 입력 경로에 연결되는 복수 개(예를 들어, k개)의 디코더(20-1~20-k), 디코더(20-1~20-k)에 연결되는 카운터(30)를 포함한다.
여기에서, 카운터(30)는 디코더(20-1~20-k)에서 디코딩된 복수의 어드레스 세트를 입력받아 최하위 어드레스 세트는 카운트시마다 순환 쉬프트하여 출력하고, 이후의 어드레스 세트는 하위 어드레스 세트의 최상위 비트값을 참조하여 하위 어드레스 세트의 최상위 비트값이 모두 최초 상태로부터 변경된 경우 순환 쉬프트하여 출력하며, 이 신호에 의해 워드라인이 선택되도록 한다.
도 3은 도 2에 도시한 카운터의 상세 블록도이다.
도시한 것과 같이, 본 발명에 의한 카운터(30)는 전원전압 신호(VDD), 인크리먼트 신호(INC) 및 어드레스 신호(BAX0, BAX1, BAXm-1·m)를 입력으로 하여, 최하위(0번째) 어드레스 세트를 선택하기 위한 최하위 어드레스 세트 제어 신호(BAX0_control)와, 1번째 어드레스 세트를 선택하기 위한 1번째 어드레스 세트 제어 신호(BAX1_control)와, m-1·m번째 어드레스 세트의 모든 하위 어드레스 세트(0번째부터 m-3·m-2번째 어드레스 세트)들의 최상위 비트(Most Significant Bit)값에 따라 m-1·m번째 어드레스 세트 제어 신호(BAXm-1·m_control)를 출력하는 스위칭 제어 신호 발생부(310) 및 스위칭 제어 신호 발생부(310)의 출력 신호(BAX0_control, BAX1_control, BAXm-1·m_control)와 어드레스 신호(BAX0, BAX1, BAXm-1·m)를 입력받아 증가 또는 감소된 어드레스 세트 선택 신호(BAX0_select, BAX1_select, BAXm-1·m_select)를 출력하기 위한 스위칭부(320)를 포함하여 이루어진다.
상기 어드레스 세트 선택 신호(BAX0_select, BAX1_select, BAXm-1·m_select)는 각각 다음 카운팅을 위한 상기 어드레스 신호(BAX0, BAX1, BAXm-1·m)로서 사용된다.
보다 구체적으로 설명하면 다음과 같다.
예를 들어, A0, A1, A2, … An-1의 어드레스 신호를 입력받아 디코더에서 BAX0<0:1>, BAX1<0:1>, BAX23<0:3>, …으로 디코딩한 후, 카운터(30)에서 디코딩된 어드레스 신호 BAX<0:1>, BAX1<0:1>, BAX23<0:3>, …를 1씩 증가시킨다고 가정한다.
BAX0<0:1>은 디코딩된 어드레스 신호의 최하위 어드레스 세트이므로 카운트를 증가할 때 항상 변화되어야 한다. 그리고, BAX1<0:1>은 BAX0<0:1>의 최상위 비트(MSB)인 BAX0<1>가 1인 경우 증가되고, BAX23<0:3>은 이전 어드레스 세트들인 BAX0<0:1> 및 BAX1<0:1>의 최상위 비트 즉, BAX0<1>과 BAX1<1>이 1인 경우 증가된다. 이와 같이, 본 발명은 어드레스를 카운트하는 데 있어, 최하위 어드레스 신호부터 카운트를 수행하고, 이때 발생하는 캐리 신호가 전달될 때까지 대기하여 상위 비트를 카운트하는 것이 아니라, 이전 어드레스 세트들의 최상위 비트값을 검사하 는 것만으로 간단하게 어드레스를 증가 또는 감소시킬 수 있다.
본 발명에서는 이러한 원리를 이용하여, 최하위 어드레스 세트는 계속해서 순환 쉬프트하여 출력하고, 1번째부터 n-2·n-1번째 어드레스 세트는 이전 어드레스 세트들의 최상위 비트값들에 준하여 순환 쉬프트하여 출력한다.
도 4는 도 3에 도시한 스위칭 제어신호 발생부의 상세 회로도이다.
스위칭 제어신호 발생부(310)는 최하위 어드레스 세트에 대해서는 항상 순환 쉬프트 출력이 이루어지도록 하기 위하여, 최하위 어드레스 세트의 출력 순서를 제어하기 위한 제 1 논리 소자(311), 1번째 어드레스 세트의 출력 순서를 0번째 어드레스 세트의 최상위 비트값에 따라 제어하기 위한 제 2 논리소자(312) 및 0번째 어드레스 세트부터 m-3·m-2번째 어드레스 세트의 각 최상위 비트값에 따라 m-1·m 번째 어드레스 세트의 출력 순서를 제어하기 위한 제 3 논리소자(313)를 포함한다. 여기에서, 제 1 및 제 2 논리소자(311, 312)는 앤드(AND) 게이트로 구현하는 것이 바람직하다.
보다 구체적으로, 제 1 논리소자(311)는 전원전압 신호(VDD)와 인크리먼트 신호(INC)를 입력받아 두 입력신호가 모두 하이 레벨인 경우에만 하이 레벨의 최하위 어드레스 세트 제어 신호(BAX0_control)를 출력한다. 여기에서, 인크리먼트 신호(INC)는 반도체 메모리 장치에서 어드레스를 선택할 때 인에이블되는 외부 로우 어드레스 활성화 펄스를 의미한다.
또한, 제 2 논리소자(312)는 0번째 어드레스 세트의 최상위 비트값(BAX0<MSB>)과 인크리먼트 신호(INC)를 입력받아 두 입력신호가 모두 하이 레벨인 경우에만 하이 레벨의 1번째 어드레스 세트 제어 신호(BAX1_control)를 출력한다. 즉, 1번째 어드레스 세트 제어 신호(BAX1_control)는 최하위 어드레스 세트의 최상위 비트가 1인 경우에 하이 레벨로 출력되는 것이다.
한편, 제 3 논리소자(313)는 0번째부터 m-3·m-2번째 어드레스 세트의 최상위 비트값(BAX0<MSB>, BAX1<MSB>, BAXm-3·m-2<MSB>)과 인크리먼트 신호(INC)를 입력받아 입력 신호가 모두 하이 레벨인 경우에만 하이 레벨의 m-1·m번째 어드레스 세트 제어 신호(BAXm-1·m_control)를 출력한다.
도 4에서 알 수 있는 바와 같이, 최하위 어드레스 세트 제어 신호(BAX0_control)는 항상 하이 레벨로 출력되게 되고, 1번째 이상의 어드레스 세트 제어 신호는 이전 어드레스 세트의 모든 최상위 비트값이 하이 레벨인 경우에 하이 레벨로 출력되게 된다.
요약하면, 본 발명의 스위칭 제어 신호 발생 장치(310)는 최하위 어드레스 세트가 순환 쉬프트 출력을 반복하도록 하기 위한 최하위 어드레스 세트 제어 신호(BAX0_control), 최하위 어드레스 세트의 최상위 비트가 최초 상태로부터 변화된 경우 1번째 어드레스 세트를 순환 쉬프트하여 출력하기 위한 1번째 어드레스 세트 제어 신호(BAX1_control) 및 0번째부터 m-3·m-2번째 어드레스 세트의 각 최상위 비트가 모두 최초 상태로부터 변화된 경우 m-1·m번째 어드레스 세트를 순환 쉬프트하여 출력하기 위한 m-1·m번째 어드레스 세트 제어 신호(BAXm-1·m_control)를 출력하는 것이다.
도 5a 내지 5c는 도 3에 도시한 스위칭부의 상세 회로도이다.
먼저, 도 5a는 최하위 어드레스 세트 선택 신호(BAX0_select)를 생성하기 위한 스위칭부로서, 최하위 어드레스 세트 제어 신호(BAX0_control)에 의해 구동되어, 입력되는 최하위 어드레스 신호(BAX0<0:1>) 중 어느 하나의 신호를 출력하는 제 1 스위칭 소자(3210) 및 제 1 스위칭 소자(3210)에서 출력하지 않은 나머지 신호를 출력하는 제 2 스위칭 소자(3220)로 이루어진다. 여기에서, 제 1 및 제 2 스위칭 소자(3210, 3220) 각각은 한 쌍의 스위칭 회로로 이루어지며, 스위칭 회로는 전송 게이트로 구현하는 것이 바람직하다.
보다 구체적으로, 제 1 스위칭 소자(3210)의 제 1 전송 게이트(3211)와 제 2 스위칭 소자(3220)의 제 1 전송 게이트(3221)에는 최하위 어드레스 신호가 순차적으로 입력되고(BAX0<0>, BAX0<1>), 제 1 스위칭 소자(3210)의 제 2 전송 게이트(3212)와 제 2 스위칭 소자(3220)의 제 2 전송 게이트(3222)에는 최하위 어드레스 신호의 순환 쉬프트 신호가 입력된다(BAX0<1>, BAX0<0>).
제 1 및 제 2 스위칭 소자(3210, 3220)는 최하위 어드레스 세트 제어 신호(BAX0_control)가 하이 레벨일 때, 이전에 출력된 최하위 어드레스 신호를 순환 쉬프트하여 출력하기 위하여, 예를 들어 두 비트의 최하위 어드레스 신호가 입력되면 최하위 어드레스 세트 제어 신호(BAX0_control)가 하이 레벨로 입력될 때마다 0번째 비트값과 1번째 비트값을 바꾸어 출력한다. 즉, 처음에 최하위 어드레스 신호 01이 입력된 후 최하위 어드레스 세트 제어 신호(BAX0_control)가 하이 레벨로 입력되면 10의 신호를 출력하고, 다시 최하위 어드레스 세트 제어 신호(BAX0_control)가 하이 레벨로 입력되면 01의 신호를 출력하는 것이다.
이와 같이, 최하위 어드레스 신호를 계속해서 순환 쉬프트 출력하여, 카운트-업 또는 카운트-다운이 이루어지도록 한다.
다음에, 도 5b는 1번째 어드레스 세트 선택 신호(BAX1_select)를 생성하기 위한 스위칭부로서, 1번째 어드레스 세트 제어 신호(BAX1_control)에 의해 구동되어, 입력 어드레스 신호(BAX1<0:1>)를 순차적으로 출력하거나 입력 어드레스 신호(BAX1<0:1>)의 순환 쉬프트 신호를 출력하는 제 3 및 제 4 스위칭 소자(3230, 3240)로 이루어진다. 여기에서, 제 3 및 제 4 스위칭 소자(3230, 3240) 각각은 한 쌍의 스위칭 회로로 이루어지며, 스위칭 회로는 전송 게이트로 구현하는 것이 바람직하다.
제 3 및 제 4 스위칭 소자(3230, 3240)는 1번째 어드레스 세트 제어 신호(BAX1_control)가 로우 레벨일 때, 이전에 출력된 1번째 어드레스 신호를 순차적으로 출력하고, 1번째 어드레스 세트 제어 신호(BAX1_control)가 하이 레벨일 때(즉, 0번째 어드레스 세트의 최상위 비트가 하이 레벨일 때), 이전에 출력된 1번째 어드레스 신호를 순환 쉬프트하여 출력한다.
한편, 도 5c는 최하위 어드레스 세트 및 1번째 어드레스 세트를 제외한 어드레스 세트에 대한 어드레스 세트 선택 신호(BAX23_select~BAXn-2·n-1_select)를 생성하기 위한 스위칭부로서, m-1·m번째 어드레스 세트 제어 신호(BAXm-1·m_control)에 의해 구동되어, 입력 어드레스 신호(BAXm-1·m<0:x-1>)를 순차적으로 출력하거나 입력 어드레스 신호(BAXm-1·m<0:x-1>)의 순환 쉬프트 신호를 출력하는 x개의 스위칭 소자 그룹(3250, 3260, 3270)으로 이루어진다. 여기에서, x개의 스 위칭 소자(3250, 3260, 3270) 각각은 한 쌍의 스위칭 회로로 이루어지며, 스위칭 회로는 전송 게이트로 구현하는 것이 바람직하다. 여기에서, x는 출력 어드레스 신호의 총 비트 수이다.
도 5c에서 x개 스위칭 소자(3250, 3260, 3270)의 각 제 1 전송 게이트(3251, 3261, 3271)에는 x비트의 입력 어드레스 신호(BAXm-1·m<0:x-1>)가 순차적으로 입력되고, x개 스위칭 소자(3250, 3260, 3270)의 각 제 2 전송 게이트(3252, 3262, 3272)에는 x비트의 입력 어드레스 신호(BAXm-1·m<0:x-1>)의 순환 쉬프트 신호가 순차적으로 입력되어, m-1·m번째 어드레스 세트 제어 신호(BAXm-1·m_control)가 로우 레벨인 경우 입력 어드레스 신호(BAXm-1·m<0:x-1>)가 m-1·m번째 어드레스 세트 선택 신호(BAXm-1·m_select)로서 출력되고, m-1·m번째 어드레스 센트 제어 신호(BAXm-1·m_control)이 하이 레벨인 경우 입력 어드레스 신호(BAXm-1·m<0:x-1>)의 순환 쉬프트 신호가 m-1·m번째 어드레스 세트 선택 신호(BAXm-1·m_select)로서 출력된다.
설명의 편의를 위하여, 입력 어드레스에 대한 디코더(20-1~20-k)의 출력 신호를 BAX0<0:1>, BAX1<0:1>, BAX23<0:3>이라 하고, BAX0<0:1>의 초기 디코딩 어드레스 세트가 01, BAX1<0:1>의 초기 디코딩 어드레스 세트가 01, BAX23<0:3>의 초기 디코딩 어드레스 세트가 0001인 경우 즉, 초기 디코딩 어드레스가 00010101인 경우를 가정한다.
먼저, 스위칭 제어신호 발생부(310)에서는 전원전압 신호(VDD)와 외부로부터 인가되는 인크리먼트 신호(INC)에 의해 0번째 어드레스 세트 제어 신호 (BAX0_control)를 하이 레벨로 출력한다. 또한, 0번째 어드레스 세트(01)의 최상위 비트(MSB)가 0이므로, 1번째 어드레스 세트 제어 신호(BAX1_control)는 로우 레벨이 되고, 0번째 어드레스 세트(01)와 1번째 어드레스 세트(01)의 최상위 비트(MSB)가 0이므로 23번째 어드레스 세트 제어 신호(BAX23_control) 또한 로우 레벨이 된다.
이에 따라, 도 5a에 도시한 회로로부터, 0번째 어드레스 세트 선택 신호는 10으로 출력된다. 또한, 도 5b에서 1번째 어드레스 세트 선택 신호(BAX1_select)는 01이 되고, 23번째 어드레스 세트 선택 신호(BAX23_select)는 0001이 된다. 즉, 이 상태에서 카운트된 최종 출력 신호는 00010110이 된다.
여기서, 최종 출력 신호인 00010110이 상기 초기 디코딩 어드레스인 00010101을 대체하게 된다.
다음에, 0번째 어드레스 세트가 10으로 전환되었으므로, 도 5a로부터 0번째 어드레스 세트 선택 신호(BAX0_select)는 01이 되고, 1번째 어드레스 세트 제어 신호(BAX1_control)가 하이 레벨이 되어, 도 5b로부터 1번째 어드레스 세트 선택 신호(BAX1_select)가 10이 되며, 23번째 어드레스 세트 선택 신호(BAX23_select)는 0001이 된다. 즉, 이 상태에서 카운트된 최종 출력 신호는 00011001이 되는 것이다.
그리고, 다음 상태에서 0번째 어드레스 세트 선택 신호(BAX0_select)는 다시 10으로 전환되고, 1번째 어드레스 세트 선택 신호(BAX1-select)와 23번째 어드레스 세트 선택 신호(BAX23_select)는 각각 이전 출력된 값인 10과 0001을 유지하게 되어, 카운트된 최종 출력 신호는 00011010이 된다.
이후, 0번째 어드레스 세트의 최상위 비트 및 1번째 어드레스 세트의 최상위 비트가 1이므로, 23번째 어드레스 세트 제어 신호(BAX23_control)가 하이 레벨이 되고, 카운트된 최종 출력 신호는 00100101이 된다.
도 5에 도시한 스위칭부는 카운트를 진행함에 따라 어드레스 신호를 그대로 출력하거나 순환 쉬프트하여 출력할 수 있는 모든 가능한 회로로 구현할 수 있음은 물론이며, 특히 최하위(0번째) 어드레스 세트는 카운트시마다 계속해서 순환 쉬프트하여 출력하고, 1번째 어드레스 세트부터는 이전 어드레스 세트들의 각 최상위 비트가 최초 상태로부터 모두 변환된 경우에 어드레스 신호를 순환 쉬프트하여 출력하도록 구현한다.
또한, 본 발명에서는 입력 어드레스 신호가 복수의 세트로 이루어지고, 1번째 세트 이후의 어드레스 세트가 각각 n비트로 이루어진 경우에 대하여 설명하였지만, 입력 어드레스 세트의 수 또는 어드레스 세트의 비트 수를 변경할 수 있음은 물론이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면, 하위 비트의 카운트 결과로 파생되는 캐리 신호에 의존하지 않고, 이전 어드레스 신호의 최상위 비트 상태에 따라 카운트를 수행함으로써, 어드레스 카운터의 카운트 속도를 개선할 수 있고, 비트수가 증가하여도 회로 크기를 최소화할 수 있어 반도체 메모리 장치의 전체적인 크기가 증가하는 것을 방지할 수 있다.

Claims (23)

  1. n비트의 어드레스 신호가 입력되는 어드레스 입력 경로;
    상기 어드레스 입력 경로에 연결되어 상기 디코딩된 어드레스 세트를 출력하는 복수개의 디코더;
    상기 복수 개의 디코더로부터 출력되는 어드레스 세트의 입력에 응답하여, 0번째 어드레스 세트는 순환 쉬프트하여 출력하고, 1번째 이후의 어드레스 세트는 이전 어드레스 세트들의 최상위 비트값이 모두 최초 상태로부터 변화된 경우 순환 쉬프트하여 출력하는 카운터;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  2. 제 1 항에 있어서,
    상기 카운터는 전원전압 신호, 인크리먼트 신호 및 어드레스 신호를 입력으로 하여, 0번째 어드레스 세트를 선택하기 위한 최하위 어드레스 세트 제어 신호와, 1번째 어드레스 세트를 선택하기 위한 1번째 어드레스 세트 제어 신호와, m-1·m(m은 n-1이하, 3이상의 홀수이고, n은 입력 어드레스 신호의 총 비트 수)번째 어드레스 세트의 이전 어드레스 세트들의 각 최상위 비트값에 따른 m-1·m번째 어드레스 세트 제어 신호를 출력하는 스위칭 제어 신호 발생부; 및
    상기 스위칭 제어 신호 발생부로부터 출력되는 최하위 어드레스 세트 제어신호, 1번째 어드레스 세트 제어신호, m-1·m번째 어드레스 세트 제어 신호 및 복수 의 어드레스 세트로 이루어지는 어드레스 신호를 입력받아 증가 또는 감소된 어드레스 세트 선택 신호를 출력하기 위한 스위칭부;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  3. 제 2 항에 있어서,
    상기 스위칭 제어 신호 발생부는 전원전압 신호와 인크리먼트 신호를 입력받아 0번째 어드레스 세트가 순환 쉬프트되어 출력되도록 하기 위한 최하위 어드레스 세트 제어 신호를 출력하는 제 1 논리소자;
    0번째 어드레스 세트의 최상위 비트값과 상기 인크리먼트 신호를 입력으로 하여, 1번째 어드레스 세트 제어 신호를 출력하는 제 2 논리소자; 및
    0번째부터 m-3·m-2번째 어드레스 세트의 각 최상위 비트값과 인크리먼트 신호를 입력으로 하여, m-1·m번째 어드레스 세트 제어 신호를 출력하는 제 3 논리소자;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 및 제 2 논리 소자는 앤드(AND) 게이트인 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  5. 제 2 항에 있어서,
    상기 스위칭부는 최하위 어드레스 세트 제어 신호에 의해 구동되어, 입력되는 0번째 어드레스 세트 중 어느 하나의 신호를 출력하는 제 1 스위칭 소자;
    상기 제 1 스위칭 소자에서 출력하지 않은 나머지 신호를 출력하는 제 2 스위칭 소자;
    1번째 어드레스 세트 제어 신호에 의해 구동되어, 입력되는 1번째 어드레스 세트를 순차적으로 출력하거나, 상기 1번째 어드레스 세트의 순환 쉬프트 신호를 출력하는 제 3 및 제 4 스위칭 소자; 및
    0번째 및 1번째 어드레스 세트를 제외한 어드레스 세트에 대하여 어드레스 세트 선택 신호를 출력하기 위하여, m-1·m번째 어드레스 세트 제어 신호에 의해 구동되어, 입력되는 m-1·m번째 어드레스 신호를 순차적으로 출력하거나 상기 m-1·m번째 어드레스 신호의 순환 쉬프트 신호를 출력하는 x(출력 어드레스 신호의 총 비트 수)개의 스위칭 소자 그룹;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 4 스위칭 소자 각각은 한 쌍의 스위칭 회로로 이루어지는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 한 쌍의 스위칭 회로는 제 1 및 제 2 전송 게이트인 것을 특징으로 하 는 로우 어드레스 카운팅 장치.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭 소자의 제 1 전송 게이트와 상기 제 2 스위칭 소자의 제 1 전송 게이트에는 상기 0번째 어드레스 세트가 순차적으로 입력되고, 상기 제 1 스위칭 소자의 제 2 전송 게이트와 상기 제 2 스위칭 소자의 제 2 전송 게이트에는 0번째 어드레스 신호의 순환 쉬프트 신호가 순차적으로 입력 입력되는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  9. 제 7 항에 있어서,
    상기 제 3 스위칭 소자의 제 1 전송 게이트와 상기 제 4 스위칭 소자의 제 1 전송 게이트에는 상기 1번째 어드레스 세트가 순차적으로 입력되고, 상기 제 3 스위칭 소자의 제 2 전송 게이트와 상기 제 4 스위칭 소자의 제 2 전송 게이트에는 1번째 어드레스 신호의 순환 쉬프트 신호가 순차적으로 입력 입력되는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  10. 제 5 항에 있어서,
    상기 x개의 스위칭 소자 그룹을 구성하는 스위칭 소자 각각은 한 쌍의 스위칭 회로로 이루어지는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  11. 제 10 항에 있어서,
    상기 한 쌍의 스위칭 회로는 제 1 및 제 2 전송 게이트인 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  12. 제 11 항에 있어서,
    상기 x개의 스위칭 소자 그룹 각각을 구성하는 제 1 전송 게이트에는 입력 어드레스 세트가 순차적으로 입력되고, 제 2 전송 게이트에는 입력 어드레스 세트의 순환 쉬프트 신호가 순차적으로 입력되는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  13. 복수의 로우 어드레스 세트를 입력받아 증가 또는 감소시키기 위한 로우 어드레스 카운팅 장치로서, 0번째 어드레스 세트는 순환 쉬프트하여 출력하고, 1번째 이후의 어드레스 세트는 이전 어드레스 세트들의 최상위 비트값이 모두 최초 상태로부터 변화된 경우 순환 쉬프트하여 출력하는 카운터를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  14. 제 13 항에 있어서,
    상기 카운터는 0번째 어드레스 세트를 선택하기 위한 최하위 어드레스 세트 제어 신호와, 1번째 어드레스 세트를 선택하기 위한 1번째 어드레스 세트 제어 신호와, 2번째 이후의 어드레스 세트를 선택하기 위한 제어 신호를 출력하는 스위칭 제어 신호 발생부; 및
    상기 스위칭 제어 신호 발생부로부터 출력되는 최하위 어드레스 세트 제어신호, 1번째 어드레스 세트 제어신호, 2번째 이후의 어드레스 세트 제어 신호 및 복수의 어드레스 세트로 이루어지는 어드레스 신호를 입력받아 증가 또는 감소된 어드레스 세트 선택 신호를 출력하기 위한 스위칭부;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  15. 제 14 항에 있어서,
    상기 스위칭부는 상기 각 어드레스 세트 제어 신호에 따라 각각의 어드레스 세트를 순환 쉬프트하여 출력하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  16. 복수의 어드레스 세트로 이루어지는 로우 어드레스 신호를 입력받아 증가 또는 감소시키기 위한 어드레스 카운팅 장치로서,
    전원전압 신호, 인크리먼트 신호 및 어드레스 신호를 입력으로 하여, 0번째 어드레스 세트를 선택하기 위한 최하위 어드레스 세트 제어 신호와, 1번째 어드레스 세트를 선택하기 위한 1번째 어드레스 세트 제어 신호와, m-1·m(m은 n-1이하, 3이상의 홀수이고, n은 입력 어드레스 신호의 총 비트 수)번째 어드레스 세트의 이전 어드레스 세트들의 각 최상위 비트값에 따른 m-1·m번째 어드레스 세트 제어 신호를 출력하는 스위칭 제어 신호 발생부; 및 상기 스위칭 제어 신호 발생부로부터 출력되는 최하위 어드레스 세트 제어신호, 1번째 어드레스 세트 제어신호, m-1·m 번째 어드레스 세트 제어 신호 및 복수의 어드레스 세트로 이루어지는 어드레스 신호를 입력받아 증가 또는 감소된 어드레스 세트 선택 신호를 출력하기 위한 스위칭부;를 구비하는 카운터를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  17. 제 16 항에 있어서,
    상기 스위칭 제어 신호 발생부는 전원전압 신호와 인크리먼트 신호를 입력받아 0번째 어드레스 세트가 순환 쉬프트되어 출력되도록 하기 위한 최하위 어드레스 세트 제어 신호를 출력하는 제 1 논리소자;
    0번째 어드레스 세트의 최상위 비트값과 상기 인크리먼트 신호를 입력으로 하여, 1번째 어드레스 세트 제어 신호를 출력하는 제 2 논리소자; 및
    0번째부터 m-3·m-2번째 어드레스 세트의 각 최상위 비트값과 인크리먼트 신호를 입력으로 하여, m-1·m번째 어드레스 세트 제어 신호를 출력하는 제 3 논리소자;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  18. 제 16 항에 있어서,
    상기 스위칭부는 최하위 어드레스 세트 제어 신호에 의해 구동되어, 입력되는 0번째 어드레스 세트 중 어느 하나의 신호를 출력하는 제 1 스위칭 소자;
    상기 제 1 스위칭 소자에서 출력하지 않은 나머지 신호를 출력하는 제 2 스 위칭 소자;
    1번째 어드레스 세트 제어 신호에 의해 구동되어, 입력되는 1번째 어드레스 세트를 순차적으로 출력하거나, 상기 1번째 어드레스 세트의 순환 쉬프트 신호를 출력하는 제 3 및 제 4 스위칭 소자; 및
    0번째 및 1번째 어드레스 세트를 제외한 어드레스 세트에 대하여 어드레스 세트 선택 신호를 출력하기 위하여, m-1·m번째 어드레스 세트 제어 신호에 의해 구동되어, 입력되는 m-1·m번째 어드레스 신호를 순차적으로 출력하거나 상기 m-1·m번째 어드레스 신호의 순환 쉬프트 신호를 출력하는 x(출력 어드레스 신호의 총 비트 수)개의 스위칭 소자 그룹;
    를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  19. 제 18 항에 있어서,
    상기 제 1 내지 제 4 스위칭 소자 각각은 한 쌍의 스위칭 회로를 포함하는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  20. 제 19 항에 있어서,
    상기 제 1 스위칭 소자의 제 1 스위칭 회로와 상기 제 2 스위칭 소자의 제 1 스위칭 회로에는 상기 0번째 어드레스 세트가 순차적으로 입력되고, 상기 제 1 스위칭 소자의 제 2 스위칭 회로와 상기 제 2 스위칭 소자의 제 2 스위칭 회로에는 0번째 어드레스 신호의 순환 쉬프트 신호가 순차적으로 입력 입력되는 것을 특징으 로 하는 로우 어드레스 카운팅 장치.
  21. 제 19 항에 있어서,
    상기 제 3 스위칭 소자의 제 1 스위칭 회로와 상기 제 4 스위칭 회로의 제 1 전송 게이트에는 상기 1번째 어드레스 세트가 순차적으로 입력되고, 상기 제 3 스위칭 소자의 제 2 스위칭 회로와 상기 제 4 스위칭 소자의 제 2 스위칭 회로에는 1번째 어드레스 신호의 순환 쉬프트 신호가 순차적으로 입력 입력되는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  22. 제 18 항에 있어서,
    상기 x개의 스위칭 소자 그룹을 구성하는 스위칭 소자 각각은 한 쌍의 스위칭 회로인 것을 특징으로 하는 로우 어드레스 카운팅 장치.
  23. 제 22 항에 있어서,
    상기 x개의 스위칭 소자 그룹 각각을 구성하는 제 1 스위칭 회로에는 입력 어드레스 세트가 순차적으로 입력되고, 제 2 스위칭 회로에는 입력 어드레스 세트의 순환 쉬프트 신호가 순차적으로 입력되는 것을 특징으로 하는 로우 어드레스 카운팅 장치.
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