KR100223732B1 - 리니어 버스트 시퀀스를 구현하는 카운터 회로 - Google Patents

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Abstract

본 발명은 반도체 장치에 있어서 카운터 회로를 사용하는 모든 제품의 경우에 적용할 수 있도록 2개의 카운터회로를 이용하여 2 비트 리니어 시퀀스 동작을 하도록 한 2 비트 리니어 버스트 시퀀스를 구현하는 카운터회로(2 bit linear burst sequence counter circuit)에 관한 것으로, 본 발명의 2 비트 리니어 버스트 시퀀스를 구현하는 카운터 회로는 외부로부터 입력되는 카운터 신호(cont), 클럭 신호 (clock), 어드레스 신호에 응답하여 이 신호들을 다수의 인버터에 의한 반전과 트랜지스터의 스위칭 동작에 의해 출력 신호를 출력하는 제 1 이 출력을 반전하는 것에 의해 출력되는 데이터 신호를 2비트 리니어 버스트 시퀀스신호로서 반복적으로 출력하는 카운터회로(1)(2)를 포함하는 것을 특징으로 하고, 상술한 구성에 의해 카운터 회로에서 출력되는 데이터 신호를 2 비트 리니어 버스트 시퀀스 신호로서 출력하므로서 리니어 버스트 시퀀스 동작을 구현할 수 있다.

Description

리니어 버스트 시퀀스를 구현하는 카운터 회로{A counter circuit for implementing linear burst sequence}
본 발명은 반도체 회로 기술에 관한 것으로, 특히 카운터 회로에 관한 것이며, 더 자세히는 반도체 장치에 있어 카운터 회로를 사용하는 모든 제품에 적용 가능할 수 있도록 다수개의 카운터회로를 이용하여 다비트(multi-bit) 리니어 버스트 시퀀스 동작을 하는 카운터 회로에 관한 것이다.
도1은 종래 기술의 카운터 회로를 도시한 것으로서, 종래 기술의 카운터 회로는 카운터 회로의 계수 동작을 동기시키기 위한 클럭 동기 신호(CNT_CLOCK)를 발생시키는 데, 이 클럭 동기 신호(CNT_CLOCK)가 로우(LOW) 레벨 신호(L)에서 하이(HIGH) 레벨 신호(H)로 될 때 혹은 하이 레벨 신호에서 로우레벨 신호로 될 때에 하위비트 카운터가 클럭 동기 신호(CNT_CLOCK)에 응답하여 카운터 동작하여 하이(H)→로우(L)→하이(H)→로우(L)로 제1 출력신호(OUT0)를 출력하고, 상위비트 카운터는 하위비트 카운터에서 출력되는 출력 신호에 대응하여 로우(L)→로우(L)→하이(H)→하이(H)→로우(L)→로우(L)→하이(H)→하이(H)를 제2 출력신호(OUT1)로서 출력하는 동작을 반복적으로 계수동작을 하도록 구성되어 있다.
이러한 종래의 카운터 회로는 리니어 버스트 동작을 위해, 리니어 버스트 시퀀스 동작에서 기초 신호가 되는 입력신호(예를 들면, 주소 등)를 인가받는 부분이 없어 입력 신호에 기초한 리니어 버스트 시퀀스 동작에 따른 출력신호를 만들어 낼 수가 없기 때문에 리니어 버스트 시퀀스 동작을 사용하는 디바이스에 사용할 수 없는 문제점이 있다.
본 발명은 리니어 버스트 시퀀스 동작을 하는 디바이스에서 안정적인 계수동작을 수행할 수 있도록 하는 리니어 버스트 시퀀스 동작을 위한 카운터 회로를 제공하는 데 그 목적이 있다.
도 1은 종래의 카운터 회로의 블록 구성도.
도 2는 본 발명의 일 실시예에 따른 2비트 리니어 버스트 시퀀스를 구현하는 카운터 회로를 도시한 로직 회로도.
도 3은 도 2의 2비트 리니어 버스트 시퀀스를 구현하는 카운터 회로의 각 영역 별 신호에 대한 타이밍을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
CLOCK : 클럭 펄스 신호
CONT : 카운터 인에이블 신호
NAND11, NAND21 : 부정논리곱 게이트
TRANS11∼TRANS14, TRANS21∼TRANS24 : 트랜스미션게이트
A0 : 하위 입력신호
A1 : 상위 입력신호
DO0 : 제1 데이터 신호
DO1 : 제2 데이터 신호
INV11∼INV14, INV21∼INV24 : 인버터
상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력되는 클럭 신호 및 카운팅 제어신호에 응답하여, 제1 내지 제N 비트를 갖는 기초입력신호 중 최하위 제1 비트 데이터를 입력받아 계수한 후 제1 데이터 신호 및 제1 상위 제어신호를 출력하는 하위 카운팅 수단과, 상기 최하위 제1 비트의 다음 연속되는 제2비트 내지 제N 비트를 각각 입력받아 계수한 후, 제2 데이터 신호 및 제2 상위 제어신호를 각각 출력하는 다수의 상위 카운팅 수단을 포함하여 이루어지고, 상기 각 상위 카운팅 수단이 상기 입력되는 비트의 이전 비트의 상기 상위 카운팅 수단으로부터 출력되는 상기 상위 제어신호 및 상기 카운팅 제어신호에 응답하여 계수하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 2비트 리니어 버스트 시퀀스를 구현한 카운터 회로로서, 하위비트 및 상위비트를 각각 카운팅하는 제1 하위비트 카운터 회로(1)와 제2 상위비트 카운터 회로(2)로 구성된다.
제1 하위비트 카운터 회로(1)는 외부에서 인가되는 클럭 펄스 신호(CLOCK) 및 카운터 인에이블 신호(CONT)를 입력받아 조합하여 계수 동작을 제어하는 제1 제어부(10), 제1 제어부(10)의 제어에 대응하여 외부로부터 계수동작을 할 하위 입력신호(A0)를 입력받는 제1 데이터 입력부(11), 및 제1 제어부(10)의 제어에 대응하여 제1 데이터 입력부(11)로부터 입력되는 데이터를 계수하여 제1 데이터 신호(DO0)와 상위비트 계수를 제어하는 제1 상위 제어신호(INP0)를 출력하는 제1 출력부(12)로 이루어진다. 제1 데이터 입력부(11)는 제1 제어부(10)로부터 카운터 인에이블 신호(CONT)를 게이트 입력으로 받는 제1 트랜스미션 게이트(TRANS11) 및 제2 트랜스미션 게이트(TRANS12)로 구성되고, 제1 제어부(10)는 클럭 펄스 신호(CLOCK) 및 카운터 인에이블 신호(CONT)를 부정논리곱하는 부정논리곱게이트(NAND11)로 구성된다. 그리고, 제1 출력부(12)는 제1 제어부(10)로부터 출력되는 신호를 게이트 입력으로 받아 제1 데이터 입력부(11)로부터 출력된 데이터를 통과시키는 제3 트랜스미션게이트(TRANS13), 제1 데이터 입력부(11)로부터 출력된 데이터를 래치하는 제1 래치(LATCH11), 제1 제어부(10)로부터 출력되는 신호를 게이트 입력으로 받아 제1 래치(LATCH11)로부터 출력된 신호를 통과시키는 제4 트랜스미션게이트(TRANS14) 및 제4 트랜스미션게이트(TRANS14)로부터 출력된 신호를 래치하는 제2 래치(LATCH12)로 구성된다.
제2 상위비트 카운터 회로(2)는 제1 하위비트 카운터 회로(1)로부터 출력되어 입력되는 제1 상위 제어신호(INP0) 및 외부에서 인가되는 카운터 인에이블 신호(CONT)를 입력받아 조합하여 계수 동작을 제어하는 제2 제어부(10'), 제2 제어부(10')의 제어에 대응하여 외부로부터 계수동작을 할 상위 입력신호(A1)를 입력받는 제2 데이터 입력부(11'), 및 제2 제어부(10')의 제어에 대응하여 제2 데이터 입력부(11')로부터 입력된 데이터를 계수하여 제2 데이터 신호(DO1)와 제2 상위 제어신호(INP1)를 출력하는 제2 출력부(12')로 구성되며, 각 구성 요소의 내부 구조는 상술한 제1 하위비트 카운터 회로(1)와 동일하게 구성된다.
외부에서 인가되는 카운터 인에이블 신호(CONT)가 제1 하위비트 카운터 회로(1) 및 제2 상위비트 카운터 회로(2)를 제어하는 신호로서, 하이레벨 신호가 입력되는 경우에, 입력된 하이 신호가 제1 인버터(INV 11) 및 제5 인버터(INV 21)를 거쳐서 반전되고, 이 반전된 신호인 로우 레벨 신호가 제1 데이터 입력부(11) 및 제2 데이터 입력부(11')로 입력되어 제1 트랜스미션 게이트(TRANS11) 및 제5 트랜스미션 게이트(TRANS21)와, 제2 트랜스미션 게이트(TRANS12) 및 제6 트랜스미션 게이트(TRANS22)의 게이트 단자에 입력되어 이들 트랜스미션 게이트(제1,제5,제2 및 제6 트랜스미션 게이트)를 턴-온(turn-on)시킨다. 또한, 제1 부정논리곱게이트(NAND11) 및 제2 부정논리곱게이트(NAND21)의 입력신호(A)로 로우레벨이 입력되어 제1 부정논리곱게이트(NAND11) 및 제2 부정논리곱게이트(NAND21)의 출력은 부정논리곱에 의해 하이레벨 신호로 되어 제3 트랜스미션게이트(TRANS13) 및 제7 트랜스미션게이트(TRANS23)와, 제4 트랜스미션게이트(TRANS14) 및 제8 트랜스미션 게이트(TRANS24)의 게이트 단자에 입력됨으로써 이들 트랜스미션 게이트(제3,제7,제4 및 제8 트랜스미션 게이트)를 턴-오프(turn-off)시킨다. 이 때 외부에서 인가되는 하위 입력신호(A0) 및 상위 입력신호(A1)가 로우레벨신호로 입력되면 제1 트랜스미션게이트(TRANS11)와 제2 트랜스미션게이트(TRANS12)가 턴-온되어 제1 하위비트 카운터 회로(1)에서 출력되는 INP0과 데이터 버스 선상으로 출력되는 제1 데이터 신호(DO0) 및 제5 트랜스미션게이트(TRANS21)와 제6 트랜스미션게이트(TRANS22)가 턴-온되어 제2 상위비트 카운터 회로(2)에서 출력되는 INP1과 데이터 버스 선상으로 출력되는 제2 데이터 신호(DO1)는 입력 신호를 그대로 출력으로 받아 모두 로우레벨신호를 출력하게 된다.
외부에서 인가되는 카운터 인에이블 신호(CONT)에 로우 레벨 신호가 인가되는 경우, 제1 인버터(INV11) 및 제5 인버터(INV21)를 거쳐서 반전되고, 이 반전된 신호인 하이레벨 신호가 제1 트랜스미션게이트(TRANS11) 및 제5 트랜스미션게이트(TRANS21)와 제2 트랜스미션게이트(TRANS12) 및 제6 트랜스미션게이트(TRANS22)의 게이트 단자에 입력되어 이들 트랜스미션 게이트(제1,제5,제2 및 제6 트랜스미션게이트)를 턴-오프시킨다. 그리고, 제1 부정논리곱게이트(NAND11) 및 제2 부정논리곱게이트(NAND21)의 입력신호(A)로 하이레벨 신호가 입력되어 다른 한쪽 입력신호(B), 즉 외부에서 인가되어 계수 클럭을 동기시키는 클럭 펄스 신호(CLOCK)에 따라 제1 부정논리곱게이트(NAND11) 및 제2 부정논리곱게이트(NAND21)의 출력이 결정된다. 여기서, 제1 부정논리곱게이트(NAND11)의 입력신호(B)는 외부에서 인가되는 일정한 주기를 가지는 클럭 펄스 신호(CLOCK)의 반전된 것이다.
도 3은 하위 입력신호(A0)가 하이레벨신호로서 입력되고, 상위 입력신호(A1)가 로우레벨신호로 입력될 때의 동작 타이밍도를 도시한 것이다.
외부에서 입력되는 카운터 인에이블 신호(CONT)가 하이레벨신호로서 입력되면, 제1 트랜스미션게이트(TRANS11) 및 제5 트랜스미션게이트(TRANS21)와, 제2 트랜스미션게이트(TRANS12) 및 제6 트랜스미션게이트(TRANS22)는 턴-온되고, 제3 트랜스미션게이트(TRANS13) 및 제7 트랜스미션게이트(TRANS23)는 턴-오프되고, 제4 트랜스미션게이트(TRANS14) 및 제8 트랜스미션게이트(TRANS24)는 턴-온되어 INP0은 상위 입력신호와 같이 로우레벨신호로 출력된다.
구간1(R1)은 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 하이레벨 신호이고, 카운터 회로를 제어하는 카운터 인에이블 신호(CONT)가 로우레벨신호인 경우로서, 제1 트랜스미션게이트(TRANS11) 및 제5 트랜스미션게이트(TRANS21)와, 제2 트랜스미션게이트(TRANS12) 및 제6 트랜스미션게이트(TRANS22)가 턴-오프되어 INP0과 INP1은 그 이전 상태의 값, 즉 INP0은 하이레벨 신호, INP1은 로우레벨신호를 그대로 유지하며, 또한 데이터 선상으로 출력되는 제1 데이터 신호(DO0)와 제2 데이터 신호(DO1)도 그 값 그대로 유지된다. 이 때 INP0이 하이레벨 신호이므로 N11 노드에서는 로우레벨신호가 입력되고, N11 노드에서 출력되는 로우레벨신호에 의해 제7 트랜스미션게이트(TRANS23)는 턴-온되고, 제8 트랜스미션게이트(TRANS24)는 턴-오프되므로 제2 데이터 신호(DO1)의 로우레벨신호가 N12 노드에 입력된다.
구간2(R2)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 하이레벨신호에서 로우레벨신호로 되고, 카운터 인에이블 신호(CONT)가 로우레벨신호인 경우로서, 제4 트랜스미션게이트(TRANS14)는 턴-오프되고 제3 트랜스미션게이트(TRANS13)는 턴-온되어 제1 데이터 신호(DO0)의 그 이전 값인 하이레벨신호가 NO2노드에 입력된다. 이 때 INP0은 계속 하이레벨 신호를 유지하며, 제2 상위비트 카운터회로(2)는 변화가 없다. 제1 데이터 신호(DO0)는 하이레벨신호로, 제2 데이터 신호(DO1)는 로우레벨신호로 그 이전 값을 계속 유지한다.
구간3(R3)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 로우레벨신호에서 하이레벨신호로 되고, 카운터 인에이블 신호(CONT)가 계속 로우레벨신호를 유지하는 경우로서, 제3 트랜스미션게이트(TRANS13)는 턴-오프되고, 제4 트랜스미션게이트(TRANS14)는 턴-온되어 INP0은 반전된 NO2 노드의 값을 받아 로우레벨신호를 출력하고, 제1 데이터 신호(DO0) 또한 로우레벨신호로 된다. INP0이 로우레벨신호이므로 N11 노드에서는 하이레벨신호가 입력되고, 이 노드에서 출력되는 하이레벨신호에 의해 제7 트랜스미션게이트(TRANS23)는 턴-오프되고, 제8 트랜스미션게이트(TRANS24)는 턴-온되어 반전된 N12 노드의 값을 받아 하이레벨신호를 출력하고, 제2 데이터 신호(DO1)도 하이레벨신호로 된다.
구간4(R4)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 하이레벨신호에서 로우레벨신호로 되고, 카운터 인에이블 신호(CONT)가 계속해서 로우레벨신호를 유지하는 경우로서, 제4 트랜스미션게이트(TRANS14)는 턴-오프되고, 제3 트랜스미션게이트(TRANS13)는 턴-온되어 제1 데이터 신호(DO0)의 그 이전 값인 로우레벨신호가 NO2에 입력된다. 이 때, INP0은 계속 로우레벨신호를 유지하여 제2 상위비트 카운터회로(2)는 변화가 없으며, 제1 데이터 신호(DO0)는 로우레벨신호로, 제2 데이터 신호(DO1)는 하이레벨신호로 그 이전 값을 계속 유지한다.
구간5(R5)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 로우레벨신호에서 하이레벨신호로 되고, 카운터 회로를 제어하는 카운터 인에이블 신호(CONT)가 계속해서 로우레벨신호로 유지되는 경우로서, 제3 트랜스미션게이트(TRANS13)는 턴-오프되고, 제4 트랜스미션게이트(TRANS14)는 턴-온되어 반전된 NO2 노드의 값을 받아 하이레벨신호를 출력하고, 제1 데이터 신호(DO0) 또한 하이레벨신호로 된다. INP0이 하이레벨신호이므로 N11 노드는 로우레벨이 되고, 이 노드에서 출력되는 로우레벨신호에 의해 제7 트랜스미션게이트(TRANS23)는 턴-온되고, 제8 트랜스미션게이트(TRANS24)는 턴-오프되어 N12 노드에는 제2 데이터 신호(DO1)의 그 이전 값인 하이레벨신호가 입력되며, INP1 및 제2 데이터신호(DO1)는 그 이전의 하이레벨신호 값을 그대로 유지한다.
구간6(R6)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 하이레벨신호에서 로우레벨신호로 되고, 카운터 인에이블 신호(CONT)가 로우레벨신호를 유지하는 경우로서, 제4 트랜스미션게이트(TRANS14)는 턴-오프되고 제3 트랜스미션게이트(TRANS13)는 턴-온되어 제1 데이터 신호(DO0)의 그 이전 값인 하이레벨신호가 NO2노드에 입력된다. 이 때 INP0은 계속 하이레벨신호를 유지하여 제2 상위비트 카운터회로(2)는 변화가 없다. 제1 데이터 신호(DO0)는 하이레벨신호로, 제2 데이터 신호(DO1)는 하이레벨신호로 그 이전 값을 계속 유지한다.
구간7(R7)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 로우레벨신호에서 하이레벨신호로 되고, 카운터 인에이블 신호(CONT)가 계속 로우레벨신호를 유지하는 경우로서, 제3 트랜스미션게이트(TRANS13)는 턴-오프되고, 제4 트랜스미션게이트(TRANS14)는 턴-온되어 INP0은 반전된 NO2 노드의 값을 받아 로우레벨신호를 출력하고, 제1 데이터 신호(DO0) 또한 로우레벨신호로 된다. 이때, INP0이 로우레벨신호이므로 N11 노드는 하이레벨신호로 되어 제7 트랜스미션게이트(TRANS23)는 턴-오프되고, 제8 트랜스미션게이트(TRANS24)는 턴-온되어 반전된 N12 노드의 값을 받아 로우레벨신호를 출력하고, 제2 데이터 신호(DO1)도 로우레벨신호로 출력된다.
구간8(R8)에 있어서, 클럭 펄스 신호(CLOCK)가 하이레벨신호에서 로우레벨신호로 되고, 카운터 인에이블 신호(CONT)가 로우레벨신호를 계속해서 유지하고 있는 경우로서, 제3 트랜스미션게이트(TRANS13)는 턴-온되고, 제4 트랜스미션게이트(TRANS14)는 턴-오프되어 제1 데이터 신호(DO0)의 그 이전 값인 로우레벨신호가 NO2 노드에 입력된다. INP0은 계속 로우레벨신호를 유지하여 제2 상위비트 카운터 회로(2)는 변화가 없으며, 제1 데이터 신호(DO0)는 로우레벨신호로, 제2 데이터신호(DO1)는 로우레벨신호로 그 이전 값을 그대로 유지한다.
구간9(R9)에 있어서, 외부에서 인가되는 클럭 펄스 신호(CLOCK)가 로우레벨신호에서 하이레벨신호로 되고 카운터 인에이블 신호(CONT)가 로우레벨신호를 유지하는 경우로서, 제3 트랜스미션게이트(TRANS13)는 턴-오프되고, 제4 트랜스미션게이트(TRANS14)는 턴-온되어 INP0은 반전된 NO2노드의 값을 받아 하이레벨신호를 출력하고, 제1 데이터 신호(DO0) 또한 하이레벨신호로 출력된다. INP0이 하이레벨신호이므로 N11 노드에는 로우레벨신호가 입력되고, 이 N11 노드에서 출력되는 로우레벨신호에 의해 제7 트랜스미션게이트(TRANS23)는 턴-온되고 제8 트랜스미션게이트(TRANS24)는 턴-오프되어 제2 데이터 신호(DO1)의 로우레벨신호가 N12 노드에 입력된다.
이러한 구간1(R1)에서 구간9(R9)까지의 동작이 계수할 입력신호로부터 클럭 펄스 신호와 카운터회로의 계수를 제어하는 카운터 인에이블 신호에 대응하여 계수한 데이터 신호를 연속 출력하도록 이루어지며, 각 과정을 아래 표1로 정리하였다.
A0=LOW A0=HIGH A0=LOW A0=HIGH
A1=LOW A1=LOW A1=HIGH A1=HIGH
DO1 DO0 DO1 DO0 DO1 DO0 DO1 DO0
사이클 1 0 0 0 1 1 0 1 1
사이클 2 0 1 1 0 1 1 0 0
사이클 3 1 0 1 1 0 0 0 1
사이클 4 1 1 0 0 0 1 1 0
전술한 바와 같이 구성된 리니어 버스트 시퀀스 카운터 회로는 클럭 펄스 신호가 로우레벨신호에서 하이레벨신호로 타이밍신호가 바뀔 때 하위비트 카운터 회로(1)에서 출력되는 INP0과 제1 데이터 신호를 변하게 하고, 상위비트 카운터회로(2)의 입력 측에 인가되는 제1 출력신호가 하이레벨신호가 로우레벨신호로 바뀔 때 상위비트 카운터 회로에서 출력되는 INP1과 제2 데이터 신호가 변하게되는 2비트 계수동작을 반복적으로 수행하도록 구성되어져 하위비트 및 상위비트 카운터 회로에서 제1 데이터 신호와 제2 데이터 신호를 출력함으로써 리니어 버스트 시퀀스 동작을 수행할 수 있다.
또한, 본 발명은 상술한 2비트 리니어 버스트 시퀀스 카운터 회로에 상위비트 카운터 회로를 추가 구성하여, 다수의 비트로 확장한 다비트 리니어 버스트 시퀀스 카운터 회로를 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 리니어 버스트 시퀀스 동작을 하는 디바이스에서 안정적인 계수동작을 수행할 수 있고, 또한 본 카운트 회로를 적용하여 디바이스의 신뢰도 및 안정성을 확보하는 효과가 있다.

Claims (9)

  1. (정정) 외부로부터 입력되는 클럭 신호 및 카운팅 제어신호에 응답하여, 제1 내지 제N 비트를 갖는 기초입력신호 중 최하위 제1 비트 데이터를 입력받아 계수한 후 제1 데이터 신호 및 제1 상위 제어신호를 출력하는 하위 카운팅 수단과,
    상기 최하위 제1 비트의 다음 연속되는 제2비트 내지 제N 비트를 각각 입력받아 계수한 후, 제2 데이터 신호 및 제2 상위 제어신호를 각각 출력하는 다수의 상위 카운팅 수단을 포함하여 이루어지고,
    상기 각 상위 카운팅 수단이 상기 입력되는 비트의 이전 비트의 상기 상위 카운팅 수단으로부터 출력되는 상기 상위 제어신호 및 상기 카운팅 제어신호에 응답하여 계수하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  2. (정정) 제 1 항에 있어서, 상기 하위 카운팅 수단이,
    상기 클럭 신호 및 상기 카운팅 제어신호를 입력받아 계수 동작을 제어하는 제1 제어신호 및 제2 제어신호를 출력하는 제1 제어수단;
    상기 제1 제어신호에 응답하여 상기 최하위비트 데이터를 입력받는 제1 데이터 입력수단; 및
    상기 제2 제어신호에 응답하여 상기 제1 데이터 입력수단으로부터 입력된 상기 최하위비트 데이터를 계수하여 상기 제1 데이터 신호 및 상위비트 계수를 제어하기 위한 상기 제1 상위 제어신호를 출력하는 제1 출력수단을 포함하여 이루어진 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  3. (정정) 제 2 항에 있어서, 상기 제1 제어수단이,
    상기 클럭 신호 및 상기 카운팅 제어신호를 입력받아 부정논리곱하여 상기 제2 제어신호를 출력하는 제1 부정논리곱수단을 포함하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  4. (정정) 제 2 항에 있어서, 상기 제1 데이터 입력수단이,
    상기 제1 제어신호에 응답하여 상기 최하위비트를 상기 제1 출력수단으로 출력하는 제1 스위칭수단 및 제2 스위칭수단을 포함하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  5. (신설) 제 2 항에 있어서, 상기 제1 출력수단이,
    상기 제2 제어신호에 응답하여 상기 제1 데이터 입력수단으로부터 출력된 데이터를 출력하는 제3 스위칭수단;
    상기 제1 데이터 입력수단으로부터 출력된 데이터를 저장하는 제1 저장수단;
    상기 제2 제어신호에 응답하여 상기 제1 저장수단으로부터 출력되는 신호를 출력하는 제4 스위칭수단; 및
    상기 제4 스위칭수단으로부터 출력되는 데이터를 저장하는 제2 저장수단을 포함하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  6. (신설) 제 1 항에 있어서, 상기 각각의 상위 카운팅 수단이,
    상기 제1 상위 제어신호 및 상기 카운팅 제어신호를 입력받아 계수 동작을 제어하는 제3 제어신호 및 제4 제어신호를 출력하는 제2 제어수단;
    상기 제3 제어신호에 응답하여 상기 해당비트 데이터를 입력받는 제2 데이터 입력수단; 및
    상기 제4 제어신호에 응답하여 상기 제2 데이터 입력수단으로부터 입력된 상기 해당비트를 계수하여 상기 제2 데이터 신호 및 상위비트 계수를 제어하기 위한 상기 제2 상위 제어신호를 출력하는 제2 출력수단을 포함하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  7. (신설) 제 6 항에 있어서, 상기 제2 제어수단이,
    상기 제1 상위 제어신호 및 상기 카운터 제어신호를 입력받아 부정논리곱하여 상기 제3 제어신호를 출력하는 제2 부정논리곱수단을 포함하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  8. (신설) 제 6 항에 있어서, 상기 제2 데이터 입력수단이,
    상기 제3 제어신호에 응답하여 상기 해당비트 데이터를 상기 제2 출력수단으로 출력하는 제5 스위칭수단 및 제6 스위칭수단을 포함하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
  9. (신설) 제 6 항에 있어서, 상기 제2 출력수단이,
    상기 제4 제어신호에 응답하여 상기 제2 데이터 입력수단으로부터 출력된 데이터를 출력하는 제7 스위칭수단;
    상기 제2 데이터 입력수단으로부터 출력된 데이터를 저장하는 제3 저장수단;
    상기 제4 제어신호에 응답하여 상기 제3 저장수단으로부터 출력되는 신호를 출력하는 제8 스위칭수단; 및
    상기 제8 스위칭수단으로부터 출력된 데이터를 저장하는 제4 저장수단을 포함하는 것을 특징으로 하는 리니어 버스트 시퀀스를 구현하는 카운터 회로.
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