JP2000091907A

JP2000091907A - 高速カウンタ回路

Info

Publication number: JP2000091907A
Application number: JP10258370A
Authority: JP
Inventors: Yuko Yagi; 優子八木
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1998-09-11
Filing date: 1998-09-11
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】本発明は、クロック信号又はキャリー信号の伝
搬速度を最小限止どめて、ビット数の増加による速度性
能の制限を解消して速度性能を向上する。【解決手段】全体のビット幅を所定のビットｎ毎に分割
して割り当てられた複数のｎビットカウンタ２０−１〜
２０−ｍを設け、かつ信号発生器２１にこれらｎビット
カウンタ２０−１〜２０−ｍに与えるクロック信号又は
キャリー信号のパターンを予め記憶し、ｎビットカウン
タ２０−１〜２０−ｍに与えるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば同期信号や
メモリアドレスの発生などに適用されるもので、カウン
ト数が多く高速性が要求されるカウンタに係わり、クロ
ック信号又はキャリー信号の伝搬遅延を最小限に止どめ
て動作速度性能を向上させた高速カウンタ回路に関す
る。

【０００２】

【従来の技術】例えばパルスやクロックの計数、同期信
号の発生などに使用するカウンタは、カウントするビッ
ト数分のキャリー信号を連鎖的に接続して、多ビットに
構成している。

【０００３】このようなカウンタでは、下位ビットで発
生したキャリー信号が上位ビットへ伝搬されるまでにキ
ャリー信号が通過したゲート及び配線の分だけ時間がか
かる。例えば、最も時間のかかる例としては、カウンタ
値が最大値を示しており、その次のタイミングでカウン
ト値が再び「０」になる場合、最下位ビットで発生した
キャリー信号は、次のクロック信号の立ち上がりまでに
最上位ビットまで伝搬しなければならない。

【０００４】しかしながら、このキャリー信号の伝搬の
途中で、次のクロック信号の立ち上がりが入力されてし
まうと、キャリー信号が最上位ビットまで未達というこ
とになり、出力は「０」にはならず、誤動作ということ
になる。このような現象は、ビット数が多くなればなる
ほどより顕著に現れる。

【０００５】具体的に例を挙げて説明すると、上記のよ
うな高速カウンタ回路として例えば特開平８−３３９６
５８号公報、特開平９−１０７２８４号公報に記載され
ている技術がある。図６は前者（特開平８−３３９６５
８号公報）の高速カウンタ回路の構成図であって、入力
ライン１からのクロック信号をイネーブルにする複数の
ＡＮＤゲートＧＡ１〜ＧＡ１０と、これらＡＮＤゲート
ＧＡ１〜ＧＡ１０の出力に応じてカウント動作を行う第
１〜第６の複数のビットカウンタ、例えば第１〜第６の
ビットカウンタ２〜７とから構成されている。これらビ
ットカウンタ２〜７は、クロック信号が供給されると、
自己の出力を反転する１ビットカウンタである。

【０００６】このような回路構成であれば、クロック信
号は、第１〜第６のビットカウンタ２〜７の直前段にて
各ＡＮＤゲートＧＡ１〜ＧＡ１０によりそれぞれのビッ
トカウンタ２〜７の動作に適するようにイネーブル信号
に制御される。

【０００７】例えば、第３のビットカウンタ４の直前の
ＡＮＤゲートＧＡ４には、第１のビットカウンタ２と第
２のビットカウンタ３との各出力端子が接続され、これ
らビットカウンタ２、３の出力が共にハイレベル（Ｈレ
ベル）のときのみイネーブルとなりクロックを第３のビ
ットカウンタ４に出力する論理となっている。

【０００８】このようにイネーブル信号は、第１〜第６
のビットカウンタ２〜７の出力を組み合わせたもので、
下位から上位になるに連れて複数のＡＮＤゲートＧＡ１
〜ＧＡ１０を通過することにより得られる。

【０００９】しかるに、クロック信号が第１〜第６のビ
ットカウンタ２〜７に対して、それぞれ１つのＡＮＤゲ
ートＧＡ１〜ＧＡ１０という平等の遅延時間を持つの
で、第１〜第６のビットカウンタ２〜７のカウンタ出力
の足並みが揃い、キャリー信号による遅延差は出力され
ず、クロック信号からカウント値の発生時点までの遅延
時間を最小化するものとなっている。

【００１０】一方、図７は後者（特開平９−１０７２８
４号公報）の高速カウンタ回路の構成図であって、図８
に示すＲＣＲＧｎのビットカウンタモジュール１０−１
〜１０−６を組み合わせた構成となっている。このうち
各ビットカウンタモジュール１０−１〜１０−６は、マ
ルチプレクサ１１及びフリップフロップ１２からなって
いる。

【００１１】このような構成であれば、各ビットカウン
タモジュール１０−１〜１０−６は、自己の出力の正転
信号、反転信号をマルチプレクサ１１に戻し、選択信号
によりマルチプレクサ１１の出力を切り換えてフリップ
フロップ１２によりラッチする。ここで、選択信号は、
外部からの入力信号に各ビットカウンタモジュール１０
−１〜１０−６から出力された信号を適宜組み合わせて
生成される。

【００１２】しかして、かかる後者の技術も前者と同様
に、クロック信号の立ち上がりに応答する各ビットのキ
ャリー信号による遅延差が出力されず、同期したカウン
タ出力が得られる。

【００１３】

【発明が解決しようとする課題】しかしながら、前者の
高速カウンタ回路では、クロック信号のイネーブル信号
を生成する際に、複数のＡＮＤゲートＧＡ１〜ＧＡ１０
を通過しなくてはならないので、第１〜第６のビットカ
ウンタ２〜７のクロック周期内に最上位のクロックイネ
ーブル信号が生成されないと、第１〜第６のビットカウ
ンタ２〜７が誤動作を始める。これは、第１〜第６のビ
ットカウンタ２〜７のビット数が多くなるほど悪条件に
なって誤動作しやすくなる。又、多ビットカウンタにな
ると、ＡＮＤゲートＧＡ１〜ＧＡ１０が増加し、回路構
成が複雑になり、しかも配線の増加による動作の遅延に
より必ずしも意図したカウンタ動作が保証されるとは限
らない。

【００１４】一方、後者の高速カウンタ回路では、前述
したように下位カウンタの出力が上位カウンタの論理に
影響を与えているので、ビット数が増加すると回路構成
が複雑化し、配線の増加による動作の遅延の影響が大き
くなり、上位ビットへの伝搬に時間がかかり、カウンタ
動作の高速性能が制限される。

【００１５】さらに、配線の増加による動作の遅延を最
小にするために、より高速なデバイスを選択すると、コ
ストが増加するなどの問題がある。そこで本発明は、ク
ロック信号又はキャリー信号の伝搬速度を最小限止どめ
て、ビット数の増加による速度性能の制限を解消して速
度性能を向上できる高速カウンタ回路を提供することを
目的とする。

【００１６】

【課題を解決するための手段】請求項１によれば、全体
のビット幅を所定のビット毎に分割して割り当てられた
複数のビットカウンタと、これらビットカウンタに与え
るクロック信号又はキャリー信号のパターンが予め記憶
され、基準クロックに従ってパターンに従ったクロック
信号又はキャリー信号を各ビットカウンタに与える信号
発生手段と、各ビットカウンタの各カウンタ出力をラッ
チするラッチ回路と、を備え、各ビットカウンタは独立
に動作する各ビットカウンタ間にはキャリー信号による
連鎖的接続がない高速カウンタ回路である。

【００１７】請求項２によれば、請求項１記載の高速カ
ウンタ回路において、信号発生手段は、全体のビット幅
を所定のビット毎に割り当てられた最下位のビットカウ
ンタから最上位のビットカウンタに与えるクロック信号
又はキャリー信号のパターンが予め記憶されている。

【００１８】

【発明の実施の形態】(1) 以下、本発明の第１の実施の
形態について図面を参照して説明する。図１は高速カウ
ンタ回路の構成図である。この高速カウンタ回路は、複
数のｎビットカウンタ２０−１〜２０−ｍと、信号発生
器２１と、ラッチ回路２２とから構成されている。この
うち複数のｎビットカウンタ２０−１〜２０−ｍは、こ
の高速カウンタ回路全体のビット幅ｎ＊ｍを所定のビッ
トｎ毎に分割して割り当てられて信号発生器２１からの
クロック信号又はキャリー信号をカウントするものであ
る。

【００１９】信号発生器２１は、これらｎビットカウン
タ２０−１〜２０−ｍに与えるクロック信号又はキャリ
ー信号のパターンが予め記憶され、基準クロック（Cloc
k ）に従ってパターンに従ったクロック信号又はキャリ
ー信号を各ｎビットカウンタ２０−１〜２０−ｍに与え
る機能を有するものである。

【００２０】ラッチ回路２２は、これらｎビットカウン
タ２０−１〜２０−ｍの各カウンタ出力をラッチする機
能を有するものである。このような構成の高速カウンタ
回路は、上記の如くｎビットカウンタ２０−１〜２０−
ｍがｍ個設けられているので、全体としては上述の如く
ｎ＊ｍビット幅のカウンタとして動作する。なお、カウ
ンタのビット幅は、必ずしもｎで割り切れる必要はな
く、割り切れない場合には最上位のｎビットカウンタ２
０−ｍのみがｎ以下のビットカウンタとなる。

【００２１】上記信号発生器２１には、各ｎビットカウ
ンタ２０−１〜２０−ｍに与えるクロック信号又はキャ
リー信号のパターンが予め記憶されているが、このパタ
ーンは次のように設定されている。

【００２２】すなわち、各ｎビットカウンタ２０−１〜
２０−ｍに与える各クロックを説明すると、最下位のｎ
ビットカウンタ２０−１には、カウンタ全体を動作させ
るべき速度のクロック信号を与える。つまり、このクロ
ック信号の１サイクルがｎビットカウンタ２０−１の１
カウントになる。

【００２３】第２番目のｎビットカウンタ２０−２は、
最下位のｎビットカウンタ２０−１が上限に達したとき
に１つカウントする、つまり２のｎ乗に１回カウントを
行えばよいので、このｎビットカウンタ２０−２には、
最下位のｎビットカウンタ２０−１に与えたクロックの
周期を１とすると、２のｎ乗倍の周期のクロックを与え
る。

【００２４】第３番目のｎビットカウンタ２０−３に
は、下位に２ｎビットの各ｎビットカウンタ２０−１、
２０−２があるので、これらのｎビットカウンタ２０−
１、２０−２が上限に達したときに１カウントするよう
にすると、最下位のｎビットカウンタ２０−１に与えた
クロック信号の周期に対して、２の２ｎ乗の周期のクロ
ックを与えるものとなる。

【００２５】このように上位のｎビットカウンタに行く
に連れて、与えるクロックの周期がｎにより決まり、第
ｍ番目のｎビットカウンタ２０−ｍには、その下位に
（ｍ−１）ｎビットのｎビットカウンタがあるので、１
カウントの周期は、最下位のｎビットカウンタ２０−１
に与えたクロックに対して２の（ｍ−１）ｎ乗の周期の
クロックを与えることになる。

【００２６】従って、上記信号発生器２１は、ｎビット
カウンタがｍ個の場合（但し、第ｍ番目のｎビットカウ
ンタはｎ以下であればよい）、上記した各ｎビットカウ
ンタ２０−１〜２０−ｍに与える各クロック信号のパタ
ーンを記憶し、その各クロック信号を発生するものとな
っている。

【００２７】具体的に信号発生器２１は、図２に示すよ
うにＦＩＦＯ２１ａ等のメモリにより構成されている。
このＦＩＦＯ２１ａは、書き込み専用ポートと読み出し
専用ポートとを備えており、書き込みクロック、読み出
しクロックにより連続してそのデータを書き込み又は読
み出しする機能を有している。

【００２８】このＦＩＦＯ２１ａの容量は、ｎビットカ
ウンタがｍ個の場合、ｍ行＊｛２＊（２の（ｍ−１）ｎ
乗）｝列となる。詳述すると、先ず、行について説明す
ると、クロック又はキャリー信号は、各ｎビットカウン
タ２０−１〜２０−ｍに個々の信号を与えるので、ｎビ
ットカウンタの数だけ必要になる。つまり、この場合、
ＦＩＦＯ２１ａにはｍ行が必要となる。

【００２９】又、列について説明すると、ＦＩＦＯ２１
ａの２セル（１セルはＨレベル、１セルはＬレベル）を
クロックの１サイクルとしてカウンタで計数する１カウ
ントすると、第ｍ番目のｎビットカウンタ２０−ｍに与
える信号の周期は、１カウントの（２の（ｍ−１）ｎ
乗）倍でなければならない。つまり、１カウントは２セ
ルであるので、第ｍ番目のカウンタに与える信号に必要
なセル数は｛２＊（２の（ｍ−１）ｎ乗）｝個となる。

【００３０】従って、上記のＦＩＦＯ２１ａの容量、ｍ
行＊｛２＊（２の（ｍ−１）ｎ乗）｝列が導き出され
る。又、このＦＩＦＯ２１ａには、上記の如く最下位の
ｎビットカウンタ２０−１から第ｍ番目のｎビットカウ
ンタ２０−ｍに与えるそれぞれのクロック信号（又はキ
ャリー信号）パターンが予め書き込まれ、基準クロック
（clock ）を読みだしクロック信号として与えられる。

【００３１】基準クロック（clock)の周期は、最下位の
ｎビットカウンタ２０−１に与えるクロック周期の１／
２が望ましく、ＦＩＦＯ２１ａに「１」と「０」のパタ
ーンを交互に書き込んでおくことにより、読み出し時に
は、基準クロック（clock)が２分周されたクロックが発
生するものとなっている。

【００３２】２番目のカウンタ２０−２に与えるクロッ
ク信号のパターンには、クロック信号の２のｎ乗倍の周
期になるように、又は第ｍ番目のｎビットカウンタ２０
−ｍに与えるクロック信号のパターンには、クロック信
号の２の（ｍ−１）ｎ乗倍の周期になるように、それぞ
れ「１」、「０」のパターンが書き込まれている。

【００３３】次に上記の如く構成された高速カウンタ回
路の作用について説明する。カウンタ動作時、信号発生
器２１（ＦＩＦＯ２１ａ）は、外部からの基準クロック
（clock)に従い、各行を同時に読み出すことにより、各
クロックの立上がり、立ち下がりが同時に変化する同期
クロックが得られる。このＦＩＦＯ２１ａは最後まで読
み出した後、再び先頭に戻り、カウンタがカウント動作
を停止するまで読み出し続ける。

【００３４】各ｎビットカウンタ２０−１〜２０−ｍ
は、信号発生器２１からのクロック信号を受けて、カウ
ント動作を行う。最下位のｎビットカウンタ２０−１
に、クロック信号が２のｎ乗回入力され、この最下位の
ｎビットカウンタ２０−１のカウント値が上限に達する
と、次のクロック信号の立上がりと同時に、第２番目の
ｎビットカウンタ２０−２のクロック信号を立上げる。

【００３５】それぞれのクロック信号の立ち上がりによ
り、最下位のｎビットカウンタ２０−１のカウント値は
「０」にリセットされ、第２番目のｎビットカウンタ２
０−２のカウント値は「１」となる。

【００３６】さらに、このサイクルを２のｎ乗回繰り返
すと、最下位のｎビットカウンタ２０−１と第２番目の
ｎビットカウンタ２０−２の出力値が上限に達し、次の
クロック信号の立ち上がり時には、第２番目と第３番目
のクロック信号も立ち上がる。

【００３７】これらの立ち上がりにより最下位と第２番
目のｎビットカウンタ２０−１，２０−２の各カウント
値は「０」にリセットされ、第３番目のｎビットカウン
ト２０−３のカウント値が「１」になる。

【００３８】このように上位カウンタはこれらのサイク
ルの繰り返しにより、カウント動作を行い、最下位のｎ
ビットカウンタ２０−１から第（ｍ−１）番目のｎビッ
トカウンタ（図示せず）の出力値が上限に達した場合、
最下位のｎビットカウンタ２０−１から第ｍ番目のｎビ
ットカウンタ２０−ｍに対して、同時にクロック信号の
立ち上がりが入力され、これにより、最下位のｎビット
カウンタ２０−１から第（ｍ−１）番目のｎビットカウ
ンタまでの出力はすべて「０」にリセットされ、第ｍ番
目のカウンタ２０−ｍのカウント値が１つ計数される。

【００３９】ｍ個のカウンタには、それぞれ内部キャリ
ー信号の遅延により出力のばらつきが生じるが、これを
後段に設けられたラッチ回路２２により吸収する。この
ように各ｎビットカウンタ２０−１〜２０−ｍに与える
クロック信号の周期をｎにより決定し、その立ち上がり
（又は立ち下がり）の同期をとることにより、最下位の
ｎビットカウンタ２０−１から上位のｎビットカウンタ
２０−ｍへキャリー信号を伝搬することなくカウント動
作が行われる。

【００４０】このように上記第１の実施の形態において
は、全体のビット幅を所定のビットｎ毎に分割して割り
当てられた複数のｎビットカウンタ２０−１〜２０−ｍ
を設け、かつ信号発生器２１にこれらｎビットカウンタ
２０−１〜２０−ｍに与えるクロック信号又はキャリー
信号のパターンを予め記憶し、ｎビットカウンタ２０−
１〜２０−ｍに与えるようにしたので、クロック信号又
はキャリーの伝搬はｎビットカウンタ２０−１〜２０−
ｍ内で発生するのみで、カウントビット幅がどんな値で
あっても、常にｎに対しては一定である。

【００４１】従って、ｎを決定し、ｎビットカウンタ２
０−１〜２０−ｍ内のキャリー伝搬遅延を満たす動作速
度が最高動作速度となり、カウンタ全体のビット数が増
加しても、ｎが一定であれば、動作速度も変わらず、最
上位ビットまでキャリーを伝搬する従来のカウンタに比
べて優れた速度性能を持つことができる。

【００４２】ここで、ｎについて説明すると、ビット幅
に分割するｎは、ハードウェアの条件により決定する。
例えば、最高動作速度を重要視する回路であれば、ｎビ
ットカウンタ２０−１〜２０−ｍ内のキャリー伝搬遅延
を最小にするために、ｎをより小さくする。極論とし
て、ｎ＝１とすると、１ビットカウンタに信号発生器２
１よりクロック信号をそれぞれ発生させ与える。しか
し、これはクロック信号をＦＩＦＯ２１ａで発生させる
時点において、ＦＩＦＯ２１ａそのものがカウント動作
をしていることになる。又、ＦＩＦＯ２１ａの容量等に
制限がある場合、若しくは、求める動作速度が充分得ら
れる場合には、性能面、コスト面から適切なｎを決定す
ることが好ましい。 (2) 次に、本発明の第２の実施の形態について説明す
る。

【００４３】例えば、顕微鏡システムなどの装置では、
カウンタ回路は様々なところに使用される。例えば、Ｉ
／Ｏ装置を駆動するためにその波形を予めメモリに書き
込んでおき、駆動時に連続して読み出す場合、或いは取
り込んだ画像データをメモリに書き込み又は読み出した
りする場合、これらのメモリアドレスを発生させるため
には、高速で多ビットのカウンタが必要である。又、画
像用同期信号のような周期の長い矩形波を発生させる場
合にも、同様に高速で多ビットのカウンタが必要であ
る。これらを踏まえ、具体的に数値を当てはめた高速カ
ウンタ回路の構成を図３に示す。

【００４４】この高速カウンタ回路は、１２ビットカウ
ンタの例を示している。この高速カウンタ回路は、１２
ビットを４ビット毎にブロック分けしたカウンタ３０−
１〜３０−３と、１２ビットのラッチ回路３１と、各カ
ウンタ３０−１〜３０−３の各クロックパターンを書き
込んだＦＩＦＯ３２とから構成されている。

【００４５】カウンタ３０−１は、最下位カウンタで、
カウンタ３０−３が最上位カウンタであり、入力される
クロックの立ち上がりによりカウントアップする。これ
らカウンタ３０−１〜３０−３は、リセット端子、クリ
ア端子、クロック端子、ロード端子、データ入力端子、
データ出力端子、イネーブル端子等を有する汎用的なカ
ウンタであり、図３にはクロック端子とデータ出力端子
のみ記載している。

【００４６】ＦＩＦＯ３２は、各カウンタ３０−１〜３
０−３に供給する３種類のクロックパターンを書き込め
る容量を持ち、基準クロック（ＳＣＬＫ）の入力によ
り、３種類のクロックパターンを同時に読み出す機能を
有している。

【００４７】又、カウンタ３０−１〜３０−３の後段に
あるラッチ回路３１は、１２ビット幅のラッチで、クロ
ックの立ち上がりによりその入力データを出力端子に反
映するものとなっている。このラッチ回路３１に入力さ
れるクロックは、最下位のカウンタ３０−１に供給する
クロックと同じクロックを用いる。

【００４８】上記の如く構成された高速カウンタ回路の
作用について説明する。ＦＩＦＯ３２には予め、各カウ
ンタ３０−１〜３０−３に供給する各クロックパターン
が書き込まれており、基準クロックＳＣＬＫにより同時
に且つ連続して読み出される。

【００４９】カウンタ３０−１のクロック信号は、最下
位カウンタのため最も早く、１クロックが１カウントに
相当する。カウンタ３０−２のクロック信号は、下位に
３ビットのカウンタ３０−１があるので、カウンタ３０
−１のクロック信号の１６倍の周期をもつクロック信号
となる。同様にカウンタ３０−３のクロック信号は、カ
ウンタ３０−１のクロック信号の２５６倍の周期をもつ
クロックとなる。

【００５０】ここで、ＦＩＦＯ３２から読み出され、カ
ウンタ３０−１及びラッチ回路３１に供給されるクロッ
クをクロックＣ１、カウンタ３０−２に供給されるクロ
ックをクロックＣ２、カウンタ３０−３に供給されるク
ロックをクロックＣ３とする。

【００５１】これらカウンタ３０−１〜３０−３は、各
クロックＣ１，Ｃ２，Ｃ３に基づき、各々独立してカウ
ント動作を行う。これらカウンタ３０−１〜３０−３の
出力は、それぞれのカウンタ内部のキャリー遅延により
若干の時間差を生じる。そのため、各カウンタ３０−１
〜３０−３の後段に設けられたラッチ回路３１によりそ
のばらつきが吸収される。

【００５２】ここで、ＦＩＦＯ３２のデータ書き込み例
を図４を参照して説明する。このＦＩＦＯ３２の容量
は、前記計算式より、３行＊５１２セルと求められる。
クロックＣ１のパターンには５１２セルの１セル目に１
を入力し、その後は「０」と「１」を交互に書き込んで
いく。クロックＣ２のパターンには、クロックＣ１の１
６倍の周期を持たすために、クロックＣ１のサイクルを
１サイクルとして「０」，「１」のパターンを書き込
む。

【００５３】同様にクロックＣ３には、クロックＣ２の
１６サイクルを１サイクルとして「０」，「１」のパタ
ーンを書き込む。このパターンを読み出すことにより、
クロックＣ１の１６サイクル毎にクロックＣ２が１サイ
クル発生し、クロックＣ２の１６サイクル毎にクロック
Ｃ３が１サイクル発生する。

【００５４】これらクロックＣ１〜Ｃ３とも、最後尾ま
で読み出した後は再び先頭に戻って繰り返し読み出しを
行うことにより、絶えず各カウンタ３０−１〜３０−３
に対してクロックＣ１〜Ｃ３を供給する。

【００５５】但し、ＦＩＦＯ３２より読み出しが開始さ
れた直後のクロック信号のレベルはクロックＣ１〜Ｃ３
ともすべて「１」であるため、カウンタ３０−１〜３０
−３がこの立ち上がりを検出しないよう、初期状態にお
いてプルアップなど、レベルをＨに保つことが必要であ
る。

【００５６】各カウンタ３０−１〜３０−３は、それぞ
れＦＩＦＯ３２より読み出されたクロックＣ１〜Ｃ３を
受け、その立ち上がりエッジに応答してカウントアップ
動作を行う。

【００５７】カウンタ３０−１のカウント値が上限に達
すると、キャリー信号を伝搬しない代わりに、カウンタ
３０−１とカウント３０−２のクロック（それぞれクロ
ックＣ１、クロックＣ２）の立ち上がりが同時に１つ入
力され、これによりカウンタ３０−１はリセットされ、
カウンタ３０−２は１つカウントアップを行い、あたか
もキャリーが伝搬したのと同様の動作を行う。

【００５８】カウンタ３０−２のカウント値が上限に達
し、なおかつカウンタ３０−１のカウント値も上限に達
すると、各カウンタ３０−１〜３０−３のクロックの立
ち上がりが同時に入力され、カウンタ３０−１，３０−
２はリセット、カウンタ３０−３は１つカウントアップ
を行う。

【００５９】この動作を繰り返すことで、キャリーを最
上位まで伝搬させることなく、従来のカウンタと同様の
動作をさせることができる。このように上記第２の実施
の形態によれば、最下位カウンタ３０−１の動作速度さ
え保証できれば、それがカウンタ全体の動作速度とな
り、しかも、最下位カウンタ３０−１は４ビットなの
で、キャリーの伝搬も４回しかなく非常に高速で動作す
ることが可能である。これは、カウンタ３０−１〜３０
−３のビット幅が増加しても変わることなく、その速度
性能を維持する。

【００６０】なお、上述の第２の実施の形態は、カウン
トを「０」から開始する場合を述べたが、ロード端子を
使用して、ある任意の値からカウントを始めることも可
能である。

【００６１】又、イネーブル端子がある場合には、ＦＩ
ＦＯ３２の基準クロックＳＣＬＫにもイネーブルの論理
を追加し、カウンタ３０−１〜３０−３がディセーブル
のときはＦＩＦＯ３２の読み出しを一時停止すること
で、容易に変更できる。

【００６２】従って、キャリー信号の伝搬を分割したカ
ウンタ３０−１〜３０−３内に収めることにより、伝搬
遅延を最小限にとどめることができ、速度性能を向上さ
せることができる。また、カウンタ３０−１〜３０−３
のビット幅が増加しても、この速度性能は維持すること
ができ、従来のように、ビット幅によって動作速度が制
限されるという現象を解消できる。

【００６３】又、高速であるために、より高分解能な信
号発生も可能である。さらに最下位カウンタ３０−１の
動作速度のみ保証すれば良いので新規設計や設計変更が
容易で、配線遅延の影響も受けにくい。 (3) 次に、本発明の第３の実施の形態について説明す
る。

【００６４】図５は高速カウンタ回路の構成図である。
この高速カウンタは、上記第１の実施の形態のｎを１と
したものである。ｎ＝１とすると、分割したカウンタは
１ビットカウンタとなり、上記信号発生器（ＦＩＦＯ含
む）２１によりクロック信号をそれぞれ発生させ与える
が、これはクロック信号を発生させる時点において、信
号発生器２１そのものがカウント動作をしていることに
なる。そのためメモリアドレスなどのカウント幅がすで
にわかっており、絶えず単純にカウントすればよい場合
などには、非常に簡単な構成で容易に実現することがで
きる。

【００６５】又、デコードする値が決まっている場合、
デコード信号も信号発生器２１内のＦＩＦＯに書き込ん
でおくことで、回路をより簡易にすることができる。し
かるに、本発明の高速カウンタ回路は、カウントパター
ンを書き込むＦＩＦＯ４０と、その読み出しを制御する
読み出し制御部４１とから構成されている。

【００６６】ＦＩＦＯ４０は、書き込み専用ポートと読
み出し専用ポート及びリセット端子を備えており、書き
込みクロック、読み出しクロックにより連続してそのデ
ータを書き込む、又は読み出す機能を有している。

【００６７】このＦＩＦＯ４０の容量は、行数としてカ
ウンタのビット幅以上を備え、セル数としてはカウンタ
値の最大数以上備えているという条件を満たすものとす
る。従って、１２ビットのカウンタを構成しようとする
と、ＦＩＦＯ４０の容量は、１２行＊４０９６セル、つ
まり、６ＫＢの容量があれば良い。

【００６８】読み出し制御部４１は、ＦＩＦＯ４０に対
し、読み出しクロック信号を生成、出力し、ＦＩＦＯ４
０はこの読み出しクロック信号の立ち上がりに応答し
て、各行の同じセルを同時に出力するものとなってい
る。

【００６９】なお、カウントパターンの書き込みは、初
期の時点で完了しているものとし、書き込み制御部は図
示していない。次に上記の如く構成された高速カウンタ
の作用について説明する。

【００７０】通常のカウンタ動作を行う場合、例えば、
「０」からカウントを開始し、カウント値の上限に達し
たら再び「０」に戻り、クロック信号が供給されている
間はカウント動作を続けるような場合について説明す
る。

【００７１】１２ビットのカウンタで、ＦＩＦＯ４０の
各行がそれぞれ１ビット分のパターンとなっている。こ
のうち行１はカウンタ値のＢｉｔ０に相当し、行２はＢ
ｉｔ１に、行３はＢｉｔ２に、行１２はＢｉｔ１１にそ
れぞれ相当する。行１は最下位ビットのため、クロック
信号の立ち上がりが入力される毎にレベルが反転する。
これにより、行１にはパターンが「０」から始まるよう
にして、「０」と「１」とを交互に書き込む。行２に
は、行１の２倍の周期でレベルが反転するので、「０」
と「１」とを２つずつ交互に書き込む。

【００７２】このように行１２まで、予めカウントパタ
ーンを書き込んでおき、これらパターンが読み出し制御
部４１から供給されるクロック信号の立ち上がりにより
読み出す。

【００７３】１回目のクロック信号の立ち上がりが入力
されると、各行の１セル目がＦＩＦＯ４０の出力端子に
出力され、カウント値は「０」を示す。次のクロックの
立ち上がりが入力されると、各行の２セル目が出力さ
れ、カウント値は「１」を示す。この動作を繰り返し、
最後尾のセルが出力されると、カウント値は最大値の
「４０９５」を示す。

【００７４】ＦＩＦＯ４０は、次のクロックの立ち上が
りが入力されると、再びセル「１」が読み出されるので
出力は「０」となり、あたかも、カウント値の桁がＢｉ
ｔ１２（図示せず）に上がり、Ｂｉｔ０からＢｉｔ１１
は「０」にリセットされたのと同様の動作をする。

【００７５】読み出し制御部４１は、ＦＩＦＯ４０に供
給するクロック信号を生成するが、イネーブル信号等も
発生することにより、カウント動作を一時停止すること
も可能である。例えば、カウント動作を停止したいとき
は、ディセーブル信号によりクロック信号の供給を停止
すれば、ＦＩＦＯ４０からはデータが読み出されなくな
り、出力値はその値を保持する。

【００７６】再び、カウント動作を始めるときは、ディ
セーブルを解いてクロック信号を供給すれば、ＦＩＦＯ
４０は停止したセルから再び読み出しを開始するので、
出力値は保持した値からカウントアップされる。

【００７７】なお、ＦＩＦＯ４０に設けられているリセ
ット端子に対して読み出し制御部４１からリセット信号
を送出すると、ＦＩＦＯ４０のリセットを行うことも可
能である。

【００７８】このカウンタの最高動作速度は、ＦＩＦＯ
４０の出力遅延によってのみ決定されるので、ビット数
やキャリー信号などの影響を受けず、同期のとれた高速
カウンタが得られる。

【００７９】このように第３の実施の形態によれば、任
意のカウントパターンを書き込むことによって、任意の
カウンタが構成可能であり、又、キャリーの伝搬遅延が
ないのでビット数にかかわらず、高速でかつ同期のとれ
たカウンタ動作が行える。

【００８０】なお、上記第３の実施の形態は、単純なカ
ウント動作を行う例を示したが、この他にも変形例とし
て、ある値でデコードを行う場合などに有用である。例
えば、ＦＩＦＯ４０に１ビット分のパターンを付加しそ
れをデコード信号パターンとする。カウントパターンを
書き込むのと同時に、デコードする値のセルにおいてデ
コード信号パターンには、「１」を書き込んでおく。こ
うすることによってＦＩＦＯ４０から直接クロック信号
をカウントしたデコード信号が得られ、ＦＩＦＯ４０か
ら出力されたカウンタ値を後段にてデコードする必要が
なく、回路が簡易になり、又デコード値を変更する最に
は、デコード信号パターンを書き換えるだけで、容易に
変更できる。

【００８１】この他にも、ＦＩＦＯ４０に書き込むカウ
ントパターンを変更することによって、偶数カウンタや
奇数カウンタ、あるいは、ある一定の値で飛び越すカウ
ンタなど、様々なカウンタに変形可能である。

【００８２】

【発明の効果】以上詳記したように本発明の請求項１、
２によれば、クロック信号又はキャリー信号の伝搬速度
を最小限止どめて、ビット数の増加による速度性能の制
限を解消して速度性能を向上できる高速カウンタ回路を
提供できる。

【図面の簡単な説明】

【図１】本発明に係わる高速カウンタ回路の第１の実施
の形態を示す構成図。

【図２】同高速カウンタ回路における信号発生器の作用
を示す模式図。

【図３】本発明に係わる高速カウンタ回路の第２の実施
の形態を示す構成図。

【図４】同高速カウンタ回路における信号発生器から発
生する各クロック信号を示す模式図。

【図５】本発明に係わる高速カウンタ回路の第３の実施
の形態を示す構成図。

【図６】従来の高速カウンタ回路の構成図。

【図７】従来の高速カウンタ回路の構成図。

【図８】同回路におけるビットカウンタモジュールの構
成図。

【符号の説明】

２０−１〜２０−ｍ：ｎビットカウンタ、２１：信号発生器、２２：ラッチ回路、３０−１〜３０−３：カウンタ、３１：ラッチ回路、３２：ＦＩＦＯ、４０：ＦＩＦＯ、４１：読み出し制御部。

Claims

【特許請求の範囲】

【請求項１】全体のビット幅を所定のビット毎に分割
して割り当てられた複数のビットカウンタと、これらビットカウンタに与えるクロック信号又はキャリ
ー信号のパターンが予め記憶され、基準クロックに従っ
て前記パターンに従った前記クロック信号又は前記キャ
リー信号を前記各ビットカウンタに与える信号発生手段
と、前記各ビットカウンタの各カウンタ出力をラッチするラ
ッチ回路と、を具備し、前記各ビットカウンタは独立に
動作する前記各ビットカウンタ間にはキャリー信号によ
る連鎖的接続がないことを特徴とする高速カウンタ回
路。
【請求項２】前記信号発生手段は、全体のビット幅を
所定のビット毎に割り当てられた最下位の前記ビットカ
ウンタから最上位の前記ビットカウンタに与えるクロッ
ク信号又はキャリー信号のパターンが予め記憶されてい
ることを特徴とする請求項１記載の高速カウンタ回路。