KR20010062206A - 논리회로 - Google Patents

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KR20010062206A
KR20010062206A KR1020000074141A KR20000074141A KR20010062206A KR 20010062206 A KR20010062206 A KR 20010062206A KR 1020000074141 A KR1020000074141 A KR 1020000074141A KR 20000074141 A KR20000074141 A KR 20000074141A KR 20010062206 A KR20010062206 A KR 20010062206A
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명에 따른 논리회로에는 짝수개의 입력 비트선, 제1 래치회로군 치 제2 래치회로군이 제공되어 있다. 상기 제1 래치회로군은 상기 짝수개의 입력 비트선을 각각 전파하는 다수의 신호 비트를 제1 타이밍에서 동시에 래치하는 다수의 래치회로를 포함한다. 상기 제2 래치회로군은 상기 짝수개의 입력 비트선을 각각 전파하는 다수의 신호 비트를 제2 타이밍에서 동시에 래치하는 다수의 래치회로를 포함한다. 상기 짝수개의 입력 비트선 중 절반을 전파하는 신호를 래치하는 다수의 래치회로의 출력단은 제1 노드에 와이어드-OR로 되어 있다. 상기 짝수개의 입력 비트선 중 나머지 절반을 전파하는 신호를 래치하는 다수의 래치회로의 출력단은 제2 노드에 와이어드-OR로 되어 있다. 상기 제1 및 제2 노드는 제3 노드에 와이어드-OR로 되어 있다.

Description

논리회로{LOGICAL CIRCUIT}
본 발명은 메모리 셀 어레이 등으로부터 동시에 판독된 다수의 신호 비트를 직렬화하여 출력하는 논리회로에 관한 것으로서, 특히, 동작 제어에 필요한 제어신호의 타이밍 마진이 확대되는 논리회로에 관한 것이다.
하나의 입력된 어드레스에 기초하여 다수의 메모리 셀의 어드레스를 동시에 지정하는 방법이 있다. 입력된 어드레스에 기초하여 다음에 선택되는 어드레스가 결정되는 버스트 렝쓰(burst length)라 불리우는 메모리의 사양이 있고, 전술한 지정방법은 상기 버스트 렝쓰에 의해 가능해진다. 동시에 지정된 다수의 어드레스에 저장된 데이터로부터 데이터는 직렬로 버스트 출력된다. 또한, 카스 레이턴시 규격(CAS latency standard)에 의해 어드레스 입력으로부터 데이터 비트의 외부로의 출력의 시작까지의 시간이 규정되어 있다.
도 1은 종래의 논리회로의 구성을 도시하는 블록도이다. 상기 종래의 논리회로는 메모리 셀 어레이로부터 동시에 어드레스가 지정된 4비트의 신호(버스트 렝쓰: 4)가 병렬로 입력되어 직렬로 버스트 출력되는 회로이다.
도 1에 도시된 바와 같이, 종래의 논리회로에는 메모리 셀 어레이에 접속된 4개의 입력 비트선(BL1 내지 BL4)이 제공되어 있다. 입력 비트선(BL1)에는 래치회로(L1 및 L5)가 접속되고, 입력 비트선(BL2)에는 래치회로(L2 및 L6)가 접속되고, 입력 비트선(BL3)에는 래치회로(L3 및 L7)가 접속 되고, 입력 비트선(BL4)에는 래치회로(L4 및 L8)가 접속되어 있다. 래치회로(L1 내지 L4)로서 제1 래치회로군이 구성되고, 래치회로(L5 내지 L8)로서 제2 래치회로군이 구성되어 있다.
래치회로(L1 및 L5)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW1 및 SW5)가 각각 제공되어 있다. 상기 스위치(SW1 및 SW5)는 제어신호(t1및 t2)에 의해 각각 제어된다. 래치회로(L3 및 L7)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW3 및 SW7)가 각각 제공되어 있다. 스위치(SW3 및 SW7)는 제어신호(t1및 t2)에 의해 각각 제어된다.
래치회로(L2 및 L6)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW2 및 SW6)가 각각 제공되어 있다. 상기 스위치(SW2 및 SW6)는 제어신호(t1및 t2)에 의해 각각 제어된다. 또한, 래치회로(L4 및 L8)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW4 및 SW8)가 각각 제공되어 있다. 스위치(SW4 및 SW8)는 제어신호(t1및 t2)에 의해 각각 제어된다.
래치회로(L1 내지 L8)의 출력단은 노드(N1)에 공통 접속되어 있고, 상기 노드(N1)와 래치회로(L1 내지 L8)의 출력단 사이에는 스위치(SW11 내지 SW18)가 각각 제공되어 있다. 스위치(SW11 내지 SW18)는 제어신호(tA내지 tH)에 의해 각각 제어된다.
또한, 상기 노드(N1)가 접속된 출력회로(101)가 제공되어 있다. 상기 출력회로(101) 내에는 노드(N1)에 일단이 접속된 스위치(SW21)가 제공되어 있다. 스위치(SW21)는 제어신호(tZ)에 의해 제어된다. 스위치(SW21)의 타단은 출력단자(OUT)에 접속되어 있다.
전술한 바와 같은 구성으로 된 종래의 논리회로의 동작에 관한 설명이 주어질 것이다. 도 2는 종래의 논리회로의 동작을 도시하는 타이밍차트이다.
종래의 논리회로는 외부클록(CLK)에 동기하여 동작한다. 외부클록(CLK)의 1주기는 예컨대 10n초이다. CAS 레이턴시(CL)는 2이며 어드레스가 메모리 셀 어레이에 입력되고 나서 2클록 후에 그 어드레스에 저장된 데이터 비트가 출력된다.
4비트의 데이터가 동시에 메모리로부터 판독되는 경우에, 4비트의 데이터가 병렬로 입력 비트선(BL1 내지 BL4)에 전파된다. 상기 데이터 비트는 D1, D2, D3및 D4로 표시된다. 그 후, 차례로 판독되는 데이터 비트는 D5, D6, D7, D8, …, Dn으로 표시된다. 그 후, 제어신호(t1)가 상승하고 스위치(SW1 내지 SW4)가 온 상태로 변한다. 그 결과, 제1 래치회로군을 구성하는 래치회로(L1 내지 L4)에 데이터 비트(D1내지 D4)가 래치된다.
그 후, 1클록마다 제어신호(t2및 t1)가 교대로 상승하고, 데이터 비트(D5내지 D8)가 각각 제2 래치회로군을 구성하는 래치회로(L5 내지 L8)에 래치되고, 데이터 비트(D1내지 D4)가 각각 래치회로(L1 내지 L4)에 래치되고, 메모리 셀 어레이로부터 판독된 데이터는 4비트씩 래치회로군에 교대로 래치된다.
한편, 래치회로(L1 내지 L8)의 출력측상에서는 제어신호(tA, tB, tC, tD, tE, tF, tG및 tH)가 외부클록(CLK)의 1/4클록마다 차례로 상승한다. 제어신호(tZ)는 모든 제어신호(tA내지 tH)의 상승과 동기하여 액티브된다. 주목할 점은 제어신호(tA)는 데이터 비트(D9)가 래치되는 타이밍보다 1클록 빠르게 액티브된다는 점이다. 만일 제어신호(tA)가 상기 보다도 느린 타이밍에서 액티브되면, 데이터 비트(D9내지 D12)가 래치되는 타이밍에서 적어도 데이터 비트(D4)는 출력되지 않기 때문에 데이터는 파괴될 것이다.
상기와 같이, 메모리 셀 어레이로부터 동시에 판독된 4비트의 데이터가 직렬화되어 출력된다.
그러나, 전술한 종래의 논리회로에서 제어신호(tZ)가 모든 제어신호(tA내지 tH)의 상승과 동기하여 액티브하게 되므로, 제어신호의 1주기의 길이는 도 2에 도시된 바와 같이 외부클록(CLK)의 1주기 길이의 1/4배가 된다. 외부클록(CLK)의 1주기의 길이가 10n초이면, 제어신호(tZ)의 1주기 길이는 2.5n초로서 극히 짧다. 듀티비가 50%라고 하면, 그 상승 및 하강의 제어는 1.25n초 마다 행해져야 한다. 따라서, 타이밍 마진은 지극히 좁아 그 제어가 곤란하다고 하는 문제점이 있다. 또한, 제어신호(tA내지 tH)에 관해서, 제어신호(tZ)만큼은 아니더라도 2.5n초 마다 상승 및 하강의 제어를 할 필요가 있기 때문에 그 타이밍 마진 또한 좁다.
전술한 바와 같이, 다수의 데이터 비트를 동시에 판독하고 직렬화하여 출력하기위해 데이터를 래치하는 래치회로는 동시에 판독된 데이터 비트수와 적어도 동일할 것이 요구된다. CAS 레이턴시 규격에 의해 데이터 비트의 출력이 지연되거나 데이터의 보존기간을 길게 설정할 수 없는 경우에 래치회로에서 모든 데이터가 출력되기 전에 다음번 새로운 데이터가 메모리 셀 어레이로부터 도달하면 이미 래치된 데이터가 파괴되게 된다. 상기왁 같은 것을 방지하기 위해서 래치회로의 수를 늘리는 것도 가능하지만, 버스트 렝쓰가 길게 될 수록 또한 동작이 고속화 될 수록 메모리 셀 어레이로부터의 동시 판독의 수를 증가하여야 하기 때문에, 그에 따르는 래치수의 증가는 지극히 크게 되어 면적의 감소 및 저코스트 등의 관점에서는 바람직하지 않다. 따라서, 새로운 데이터가 메모리 셀 어레이로부터 도달하기 이전에, 래치된 모든 데이터를 고속으로 동작하는 제어신호(tZ)를 사용하여 출력해야 한다. 그러나, 전술한 바와 같이, 제어신호(tZ)의 타이밍 마진은 지극히 좁고 그 상승 및 하강의 제어가 곤란하다고 하는 문제점이 있다.
본 발명의 목적은 고속동작하에서도 제어신호에 넓은 타이밍 마진을 확보할 수 있고 동작 정밀도를 향상시킬 수 있는 논리회로를 제공함에 있다.
본 발명에 따른 논리회로는 짝수개의 입력 비트선과, 상기 짝수개의 입력 비트선을 각각 전파하는 다수의 신호 비트를 제1 타이밍에서 동시에 래치하는 다수의 래치회로로 이루어지는 제1 래치회로군과, 상기 짝수개의 입력 비트선을 각각 전파하는 다수의 신호 비트를 제2 타이밍에서 동시에 래치하는 다수의 래치회로로 이루어지는 제2 래치회로군과, 상기 짝수개의 입력 비트선 중 절반분의 입력 비트선을 전파하는 신호를 래치하는 복부개의 상기 래치회로의 출력단이 와이어드-OR로 된 제1 노드와, 상기 짝수개의 입력 비트선중 나머지 절반분의 입력 비트선을 전파하는 신호를 래치하는 다수의 상기 래치회로의 출력단이 와이어드-OR로 된 제2 노드와, 상기 제1 및 제2 노드가 와이어드-OR로 된 제3 노드와, 다음 신호 비트를 래치하기 전까지 상기 제1 및 제2 래치회로군에 대하여 한쪽의 래치회로군에 래치된 신호 비트를 상기 제1 노드에 차례로 출력한 후에 다른쪽의 래치회로군에 래치된 신호 비트를 상기 제2의 노드에 차례로 출력시키는 제1 제어수단과, 상기 제1 및 제2 노드에 차례로 출력된 신호 비트를 상기 양 노드로부터 교대로 상기 제3 노드에 출력하는 제2 제어수단을 갖는 것을 특징으로 한다.
본 발명에 있어서, 다수의 래치회로의 출력단이 제1 및 제2 노드에 절반분씩 접속되고 제2 제어수단에 의해 제1 및 제2 노드에 차례로 출력된 신호 비트가 양 노드로부터 교대로 제3 노드에 출력된다. 그 결과, 다수의 래치회로에 래치된 신호 비트가 제3 노드로부터 직렬화 되어 출력된다. 상기의 경우에, 제2 제어수단은 제1 및 제2 노드와 제3 노드의 도통을 교대로 전환만 하면 되기 때문에, 전환을 위한 제어신호는 신호 비트가 출력될 때마다 상승될 필요는 없다. 따라서, 제어신호의 타이밍 마진을 넓게 확보할 수 있다. 또한, 출력단이 제1 노드에 접속되는 래치회로와 출력단이 제2 노드에 접속되는 래치회로는 각각의 노드에 동시에 접속하게 되고, 양쪽의 래치회로 모두에 래치된 데이터는 제2 제어수단에 의해 제3 노드로부터 출력되지 않는다. 따라서, 제1 제어수단에서, 제어신호에 대한 넓은 타이밍 마진이 확보될 수 있다.
도 1은 종래의 논리회로의 구성을 도시하는 블록도.
도 2는 종래의 논리회로의 동작을 도시하는 타이밍차트.
도 3은 본 발명의 제1 실시예에 따른 논리회로의 구성을 도시하는 블록도.
도 4는 본 발명의 제1 실시예에 따른 논리회로의 동작을 도시하는 타이밍차트.
도 5는 출력회로의 변형예를 도시하는 회로도.
도 6은 멀티플렉서의 예를 도시하는 회로도.
도 7은 본 발명의 제2 실시예에 따른 논리회로의 구성을 도시하는 블록도.
도 8은 본 발명의 제2 실시예에 따른 논리회로의 동작을 도시하는 타이밍차트.
이하, 도면을 참조하여 본 발명에 따른 양호한 실시예가 구체적으로 기술될 것이다. 제1 실시예는 메모리 셀 어레이로부터 동시에 어드레스가 지정된 2비트의 신호(버스트 렝쓰: 2)를 병렬로 입력하여 직렬로 버스트 출력하는 회로이다. 도 3은 본 발명의 제1 실시예에 따른 논리회로의 구성을 도시하는 블록도이다.
도 3에 도시된 바와 같이, 제1 실시예에는 메모리 셀 어레이에 접속된 2개의 입력 비트선(BL1 및 BL2)이 제공되어 있다. 입력 비트선(BL1)에는 래치회로(L1 및 L3)가 접속되고, 입력 비트선(BL2)에는 래치회로(L2 및 L4)가 접속되어 있다. 래치회로(L1 및 L2)로서 제1 래치회로군이 구성되고, 래치회로(L3 및 L4)로서 제2 래치회로군이 구성되어 있다. 각 래치회로는 예컨대 한쪽의 출력이 다른쪽의 입력에 접속되고 다른쪽의 출력이 한쪽의 입력에 접속된 2개의 인버터로서 구성되어 있지만 본 발명은 상기와 같은 구성에 한정되는 것이 아니다.
래치회로(L1 및 L3)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW1 및 SW3)가 각각 제공되어 있다. 스위치(SW1 및 SW3)는 제어신호(t1및 t2)에 의해 각각 제어된다. 또한, 래치회로(L1 및 L3)의 출력단은 제1 노드(N1)에 와이어드-OR로 되어 있고, 노드(N1)와 래치회로(L1 및 L3)의 출력단 사이에 스위치(SW11 및 SW13)가 각각 제공되어 있다. 스위치(SW11 및 SW13)는 제어신호(tA및 tC)에 의해 각각 제어된다.
래치회로(L2 및 L4)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW2 및 SW4)가 각각 제공되어 있다. 스위치(SW2 및 SW4)는 제어신호(t1및 t2)에 의해 각각제어된다. 또한, 래치회로(L2 및 L4)의 출력단은 제2 노드(N2)에 와이어드-OR로 되어 있고, 노드(N2)와 래치회로(L2 및 L4)의 출력단 사이에 스위치(SW12 및 SW14)가 각각 제공되어 있다. 스위치(SW12 및 SW14)는 제어신호(tB및 tD)에 의해 각각 제어된다. 제어신호(t1및 t2)의 주기는 외부클록(CLK)의 2클록분에 상응한다.
또한, 노드(N1 및 N2)가 접속된 출력회로(1)가 제공되어 있다. 출력회로(1)에서 노드(N1 및 N2)는 제3 노드(N3)에 와이어드-OR로 되어 있고, 상기 노드(N3)와 노드(N1 및 N2) 사이에 스위치(SW21 및 SW22)가 각각 제공되어 있다. 스위치(SW21 및 SW22)는 제어신호(tx 및 ty)에 의해 각각 제어된다. 그리고, 노드(N3)가 출력단자(OUT)에 접속되어 있다. 제어신호(tx및 ty)의 1주기의 길이는 외부클록(CLK)의 1클록분에 상응한다. 따라서, 1클록이 10n초인 경우에 제어신호(tx및 ty)의 1주기의 길이 또한 30n초가 된다. 따라서, 제어신호(tx및 ty)의 듀티비를 50%이라고 하면 5n초 마다 상승 및 하강이 제어되면 양호하다. 각각의 스위치는 예컨대 P채널 트랜지스터로서 구성되어 있다.
다음의 기술은 전술한 바와 같이 구성된 제1 실시예의 동작에 관하여 이루어 질 것이다. 도 4는 본 발명의 제1 실시예에 따른 논리회로의 동작을 도시하는 타이밍차트이다.
제1 실시예에 따른 논리회로는 외부클록(CLK)에 동기하여 동작한다. 외부클록(CLK)의 1주기는 예컨대 10n초이다. 또한, CAS 레이턴시(CL)는 예컨대 2이고 어드레스가 메모리 셀 어레이에 입력되고 나서 2클록 후에 그 어드레스에 저장된 데이터 비트가 출력된다.
2비트의 신호 비트(데이터)가 동시에 메모리 셀 어레이로부터 판독되면 2비트의 데이터가 병렬로 입력 비트선(BL1 및 BL2)내에서 전파한다. 이하, 상기와 같은 데이터를 D1및 D2로 표시한다. 그 후, 차례로 판독되는 데이터를 D3, D4, D5, D6, …, Dn으로 표시한다. 그 후, 제어신호(t1)가 상승하고 스위치(SW1 및 SW2)가 온 상태로 된다. 그 결과, 제1 래치회로군을 구성하는 래치회로(L1 및 L2)에 데이터 비트(D1및 D2)가 각각 래치된다.
그 후, 1클록마다 제어신호(t2 및 t1)가 교대로 상승하고 데이터 비트(D3 및 D4)가 제2 래치회로군을 각각 구성하는 래치회로(L3 및 L4)에 래치되고 데이터 비트(D5및 D6)가 래치회로(L1 및 L2)에 각각 래치되고 2비트씩 다른 래치회로군에 교대로 래치된다.
한편, 래치회로(L1 내지 L4)의 출력측상에서는 제어신호(tA, tB, tC및 tD)가 외부클록(CLK)의 반클록마다 차례로 상승한다. 또한, 제어신호(tx)는 제어신호(tA및 tC)의 타이밍과 동일한 타이밍으로 활성화되고, 제어신호(ty)는 제어신호(tB및 tD)의 타이밍과 동일한 타이밍으로 활성화된다.
상기와 같이, 본 실시예에 따르면, 출력회로(1)에서의 제어신호(tx및 ty)의1주기의 길이를 외부클록(CLK)의 1클록분에 상응하게 해도 병렬로 입력된 2비트의 데이터를 차례로 직렬로 출력할 수 있다. 따라서, 제어신호(tx및 ty)의 상승 및 하강의 제어가 용이하게 되고 넓은 마진을 확보할 수 있다. 예컨대, 1클록이 10n초이면 제어신호(tx및 ty)의 상승 및 하강의 제어를 5n초 마다 할 수 있다.
또한, 도 4에 도시하는 동작에서는 제어신호(tA, tB, tC및 tD)가 하이로 된 기간이 반클록분으로 되어 있지만, 상기 기간을 1클록분으로 하고 그들의 듀티비를 50%로 하여도 양호하다. 그 이유는 예컨대 제어신호(tA및 tB)의 양 신호가 하이로 되어 있다고 할 지라도 제어신호(tx및 ty)가 배타적으로 전환되므로 래치회로(L1 및 L2) 출력단이 동시에 출력단자(OUT)까지 도통하지 않기 때문이다. 상기와 같이 제어신호(tA, tB, tC및 tD)의 듀티비를 50%로 함으로써 이들의 상승 및 하강의 마진이 보다 넓게 된다. 예컨대, 1클록이 10n초이면 제어신호(tA, tB, tC및 tD)의 상승 및 하강의 제어를 10n초 마다 할 수 있다.
제1 실시예에서, 데이터가 래치회로(L1 내지 L4)에 래치된 기간이 약 2클록으로 설정되고 래치회로가 4개 제공되어 있지만, 데이터가 래치된 기간이 보다 길게 설정된 경우에는 보다 많은 래치회로가 필요하게 된다. 그 이유는 이미 래치된 데이터가 출력되어 있지 않은 상태에서 다음 데이터가 입력되면 데이터가 그 충돌에 의해 파괴되기 때문이다.
제1 실시예에서, 제어신호(tx및 ty)가 별개의 신호로 되어 있지만 이들을 하나의 신호로 생성하여도 좋다. 도 5는 출력회로의 변형예를 도시하는 회로도이다. 변형예의 출력회로(2)에는 인버터(IV1)가 제공되어 있고, 스위치(SW21)가 제어신호(tx)와 마찬가지로 변화되는 제어신호(tx1)에 의해 제어되고, 스위치(SW22)는 제어신호(tx1)를 인버터(IV1)가 반전하여 생성된 제어신호에 의해 제어된다. 이와 같이 구성된 출력회로(2)를 사용하여도 전술한 실시예와 같은 동작이 행해진다.
제1 실시예에 따른 논리회로와 메모리 사이에는 판독되어진 데이터를 어느 입력 비트선(BL1 및 BL2)이 자리올림하는데 사용되어야 하는가를 선택하는 멀티플렉서가 제공되어 있다. 상기 멀티플렉서는 후술하는 표 1 내지 3에 도시된 바와 같은 순차 판독과 인터리브(interleave) 판독의 전환에 사용된다. 도 6은 멀티플렉서의 예를 도시하는 회로도이다. 입력 비트선(BL1 및 BL2)에 메모리의 2개의 출력 비트선(BL11 및 BL12)이 스위치(SW31 및 SW32)를 경유하여 각각 접속되어 있다. 출력 비트선(BL11 및 BL12)은 스위치(SW31 및 SW32)의 바로 앞에서 분기하고 그 앞은 각각 입력 비트선(BL2 및 BL1)에 접속되어 있다. 즉, 이들의 분기된 신호선은 교차되어 있다. 그리고, 출력 비트선(BL11 및 BL12)으로부터 분기된 2개의 신호선에는 스위치(SW33 및 SW34)가 각각 제공되어 있다. 스위치(SW31 내지 SW34)는 예컨대 트랜스퍼를 형성하는 트랜지스터이다. 스위치(SW31 및 SW32)는 최초에 지정된 어드레스의 LSB(Least Significant Bit)를 포함하는 하위 비트에 상응하는 제어신호(Y)에 의해 제어된다. 한편, 스위치(SW33 및 SW34)는 제어신호(Y)를 인버터(IV2)에 의해 반전한 제어신호에 의해 제어된다.
상기와 같이 구성된 멀티플렉서에서, 동시에 판독되는 2비트중 최초에 지정된 어드레스의 LSB를 포함하는 하위 비트에 따라 한 쌍의 스위치(SW31 및 SW32) 또는 한 쌍의 스위치(SW33 및 SW34) 만이 온 상태로 변한다. 따라서, 출력 비트선(BL11 및 BL12)을 전파하는 신호가 그대로 입력 비트선(BL1 및 BL2)상에 올라가는지 또는 그들이 위치를 바꾸어 입력 비트선(BL2 및 BL1)에 각각 올라가는지가 선택된다. 즉, 판독된 데이터가 한 쌍의 래치회로(L1 및 L3) 또는 한 쌍의 래치회로(L2 및 L4) 중 어느 하나의 래치회로에 래치되는지가 상기 멀티플렉서에 의해 선택된다.
본 발명의 제2 실시예에 관한 설명이 이루어 질것이다. 제2 실시예는 메모리 셀 어레이로부터 동시에 어드레스가 지정된 4비트의 신호 비트(버스트 렝쓰 : 4)를 병렬로 입력하여 직렬로 버스트 출력하는 회로이다. 도 7은 본 발명의 제2 실시예에 따른 논리회로의 구성를 도시하는 블록도이다.
도 7에 도시된 바와 같이, 제2 실시예에는 메모리 셀 어레이에 접속된 4개의 입력 비트선(BL1 내지 BL4)이 제공되어 있다. 입력 비트선(BL1)에는 래치회로(L1 및 L5)가 접속되고, 입력 비트선(BL2)에는 래치회로(L2 및 L6)가 접속되고, 입력 비트선(BL3)에는 래치회로(L3 및 L7)가 접속되고, 입력 비트선(BL4)에는 래치회로(L4 및 L8)가 접속되어 있다. 래치회로(L1 내지 L4)로부터 제1 래치회로군이 구성되고 래치회로(L5 내지 L8)로부터 제2 래치회로군이 구성된다.
래치회로(L1 및 L5)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW1 및 SW5)가 각각 제공되어 있다. 스위치(SW1 및 SW5)는 제어신호(t1 및 t2)에 의해 각각 제어된다. 또한, 래치회로(L3 및 L7)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW3 및 SW7)가 각각 제공되어 있다. 스위치(SW3 및 SW7)는 제어신호(t1및 t2)에 의해 각각 제어된다. 또한, 래치회로(L1, L3, L 5 및 L7)의 출력단은 제1 노드(N1)에 와이어드-OR로 되어 있고, 노드(N1)과 래치회로(L1, L3, L 5 및 L7)의 출력단 사이에는 스위치(SW11, SW13, SW15 및 SW17)가 각각 제공되어 있다. 스위치(SW11, SW13, SW15 및 SW17)는 제어신호(tA, tC, tE및 tG)에 의해 각각 제어된다.
래치회로(L2 및 L6)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW2 및 SW6)가 각각 제공되어 있다. 스위치(SW2 및 SW6)는 제어신호(t1및 t2)에 의해 각각 제어된다. 또한, 래치회로(L4 및 L8)의 입력단과 그들의 공통 접속점 사이에는 스위치(SW4 및 SW8)가 각각 제공되어 있다. 스위치(SW4 및 SW8)는 제어신호(t1및 t2)에 의해 각각 제어된다. 또한, 래치회로(L2, L4, L6 및 L8)의 출력단은 제2 노드(N2)에 와이어드-OR로 되어 있고, 노드(N2)와 래치회로(L2, L4, L6 및 L8)의 출력단 사이에는 스위치(SW12, SW14, SW16 및 SW18)가 각각 제공되어 있다. 스위치(SW12, SW14, SW16 및 SW18)는 제어신호(tB, tD, tF및 tH)에 의해 각각 제어된다.
제1 실시예와 유사하게, 노드(N1 및 N2)가 접속된 출력회로(1)가 제공되어 있다. 출력회로(1)에서 노드(N1 및 N2)는 제3 노드(N3)에 와이어드-OR로 되어 있고, 상기 노드(N3)와 노드(N1 및 N2) 사이에는 스위치(SW21 및 SW22)가 각각 제공되어 있다. 스위치(SW21 및 SW22)는 제어신호(tx및 ty)에 의해 각각 제어된다. 노드(N3)는 출력단자(OUT)에 접속되어 있다.
각각의 스위치는 예컨대 P채널 트랜지스터로 구성되어 있다.
다음음 설명은 전술한 바와 같이 구성된 제2 실시예의 동작에 관하여 이루어 질 것이다. 도 8은 본 발명의 제2 실시예에 따른 논리회로의 동작를 도시하는 타이밍차트이다.
상기 제2 실시예의 논리회로는 외부클록(CLK)에 동기하여 동작한다. 외부클록(CLK)의 1주기는 예컨대 10n초이다. 또한, CAS 레이턴시(CL)는 예컨대 2이고 어드레스가 메모리 셀 어레이에 입력되고 나서 2클록 후에 그 어드레스에 저장된 데이터 비트가 출력된다.
4비트의 신호 비트(데이터)가 동시에 메모리 셀 어레이로부터 판독되면 4비트의 데이터가 병렬로 입력 비트선(BL1 내지 BL4)을 전파한다. 이들의 데이터를 D1, D2, D3및 D4로 표시한다. 그 후, 차례로 판독되는 데이터를 D5, D6, D7, D8, …, Dn으로 표시한다. 그 후, 제어신호(t1)가 상승하고 스위치(SW1 내지 SW4)가 온 상태로 변한다. 그 결과, 제1 래치회로군을 구성하는 래치회로(L1 내지 L4)에 데이터 비트(D1내지 D4)가 각각 래치된다.
그 후, 1클록마다 제어신호(t2및 t1)가 교대로 상승하고, 데이터(D5내지D8)가 제2 래치회로군을 구성하는 래치회로(L5 내지 L8)에 각각 래치되고 데이터(D9및 D12)가 래치회로(L1 내지 L4)에 각각 래치되고 메모리로부터 판독된 데이터는 4비트씩 다른 래치회로군에 교대로 래치된다.
한편, 래치회로(L1 내지 L8)의 출력측상에서, 제어신호(tA, tB, tC, tD, tE, tF, tG및 tH)가 외부클록(CLK)의 1/4클록마다 차례로 상승한다. 제어신호(tx)는 제어신호(tA, tC, tE및 tG)의 타이밍과 같은 타이밍에서 활성화되고, 제어신호(ty)는 제어신호(tB, tD, tF및 tH)의 타이밍과 같은 타이밍에서 상승한다. 주목할 점은 제어신호(tA)는 데이터(D9)가 래치되는 타이밍보다 1클록 이상 빨리 상승한다는 점이다. 만일 이것보다 느린 타이밍에서 제어신호(tA)가 상승한 경우, 데이터(D9내지 D12)가 래치되는 타이밍에서 적어도 데이터(D4)가 출력되지 않기 때문에 상기 데이터가 파괴된다.
상기와 같이, 본 실시예에 따르면, 출력회로(1)에 있어서의 제어신호(tx및 ty)의 1주기의 길이를 외부클록(CLK)의 반클록분에 대응되게 하더라도 병렬로 입력된 4비트의 데이터를 차례로 직렬로 출력할 수 있다. 따라서, 제어신호(tx및 ty)의 상승 및 하강의 제어가 용이하게 되고 넓은 마진을 확보할 수 있다. 예컨대, 1클록이 10n초인 경우에는 상승 및 하강의 제어를 2,5n초 마다 할 수 있다.
또한, 도 8에 도시된 동작에서, 제어신호(tA내지 tH)가 하이로 되어있는 기간이 1/4클록분으로 되어 있지만 상기의 기간을 1/2클록분으로 하고 그들의 듀티비를 50%로 하여도 양호하다. 그 이유는 예컨대 제어신호(tA및 tB)의 양 신호가 하이로 되어 있더라도 제어신호(tx및 ty)가 배타적으로 전환하므로, 래치회로(L1 및 L2)의 출력단이 동시에 출력단자(OUT)까지 도통하는 일이 없기 때문이다. 상기와 같이 제어신호(tA내지 tH)의 듀티비를 50%로 함으로써 이들의 상승 및 하강의 마진이보다 넓게 된다. 예컨대, 1클록이 10n초인 경우에는 상승 및 하강의 제어를 5n초 마다 할 수 있다.
제2 실시예에서, 데이터가 래치회로(L1 내지 L8)에 래치되어 있는 기간이 약 2클록으로 설정되고 래치회로가 8개 제공되어 있지만, 데이터가 래치되어 있는 기간이 보다 길게 설정된 경우에는 제1 실시예와 같이 보다 많은 래치회로가 필요하게 된다.
제2 실시예에서, 제어신호(tx및 ty)가 별개의 신호로 되어 있지만 이들을 하나의 신호로부터 생성하여도 양호하다. 또한, 메모리와 제2 실시예의 논리회로 사이에는 판독된 데이터를 입력 비트선(BL1 내지 BL4) 중 어느쪽에 올려야 하는지를 선택하는 멀티플렉서가 제공되어 있다.
제1 및 제2 실시예는 각각 동시에 판독된 2비트 및 4비트의 데이터를 직렬화하여 출력하지만, 본 발명은 동시에 판독되어진 8비트, 16비트, …의 데이터를 직렬화하여 출력하는 것에 적용될 수 있다.
제1 및 제2 실시예에서, 복수의 래치회로는 2개의 래치회로군으로 나누어져 있지만 4개의 래치회로군 등으로 나우어도 양호하다. 외부클록의 주파수가 높은 경우에 출력회로의 구성은 복잡하게 되겠지만 제어신호 각각의 마진이 래치회로를 많은 군에 정의하도록 확도된다는 점에서는 유효하다.
또한, 제1 및 제2 실시예에서, 래치회로의 출력단에 접속된 스위치의 제어신호와 출력회로에서의 제어신호가 동기하는 것으로 설명되었지만, 실제로는 적지 않게 신호의 전파에 지연이 생기기 때문에 출력회로에서의 제어신호의 지연을 고려하여 설계하는 것이 바람직하다.
일반적으로, 메모리의 동시 판독에는 순차 판독이라는 것과 인터리브 판독이라는 것이 있다. 하기의 표 1 내지 표 3에 각각의 판독방법에서의 판독 순서를 도시한다. 또한, 표1 내지 표 3에 있어서, 시작 어드레스는 2진법으로 도시되고 판독의 순서는 10진법으로 도시된다.
시작 어드레스 순차 판독 인터리브 판독
0 0,1 0,1
1 1,0 1,0
시작 어드레스 순차 판독 인터리브 판독
00 0,1,2,3 0,1,2,3
01 1,2,3,0 1,0,3,2
10 2,3,0,1 2,3,0,1
11 3,0,1,2 3,2,1,0
시작 어드레스 순차 판독 인터리브 판독
000 0,1,2,3,4,5,6,7 0,1,2,3,4,5,6,7
001 1,2,3,4,5,6,7,0 1,0,3,2,5,4,7,6
010 2,3,4,5,6,7,0,1 2,3,0,1,6,7,5,4
011 3,4,5,6,7,0,1,2 3,2,1,0,7,6,5,4
100 4,5,6,7,0,1,2,3 4,5,6,7,0,1,2,3
101 5,6,7,0,1,2,3,4 5,4,7,6,1,0,3,2
110 6,7,0,1,2,3,4,5 6,7,4,5,2,3,0,1
111 7,0,1,2,3,4,5,6 7,6,5,4,3,2,1,0
본 발명은 두개의 판독방법 모두에 대해서 적용될 수 있다.
본 발명에 있어서, 다수의 래치회로의 출력단이 제1 및 제2 노드에 절반분씩 접속되고 제2 제어수단에 의해 제1 및 제2 노드에 차례로 출력된 신호 비트가 양 노드로부터 교대로 제3 노드에 출력된다. 그 결과, 다수의 래치회로에 래치된 신호 비트가 제3 노드로부터 직렬화 되어 출력된다. 상기의 경우에, 제2 제어수단은 제1 및 제2 노드와 제3 노드의 도통을 교대로 전환만 하면 되기 때문에, 전환을 위한 제어신호는 신호 비트가 출력될 때마다 상승될 필요는 없다. 따라서, 제어신호의 타이밍 마진을 넓게 확보할 수 있다. 또한, 출력단이 제1 노드에 접속되는 래치회로와 출력단이 제2 노드에 접속되는 래치회로는 각각의 노드에 동시에 접속하게 되고, 양쪽의 래치회로 모두에 래치된 데이터는 제2 제어수단에 의해 제3 노드로부터 출력되지 않는다. 따라서, 제1 제어수단에서, 제어신호에 대한 넓은 타이밍 마진이 확보될 수 있다.

Claims (12)

  1. 짝수개의 입력 비트선과,
    상기 짝수개의 입력 비트선을 각각 전파(propagating)하는 다수의 신호 비트를 제1 타이밍에서 동시에 래치하는 다수의 래치회로를 포함하는 제1 래치회로군과,
    상기 짝수개의 입력 비트선을 각각 전파하는 다수의 신호 비트를 제2 타이밍에서 동시에 래치하는 다수의 래치회로를 포함하는 제2 래치회로군과,
    상기 짝수개의 입력 비트선 중 절반을 전파하는 신호 비트를 래치하는 다수의 상기 래치회로의 출력단이 와이어드-OR로 된 제1 노드와,
    상기 짝수개의 입력 비트선중 나머지 절반을 전파하는 신호 비트를 래치하는 다수의 상기 래치회로의 출력단이 와이어드-OR로 된 제2 노드와,
    상기 제1 및 제2 노드가 와이어드-OR로 된 제3 노드와,
    다음 신호 비트를 래치하기 전에, 상기 제1 및 제2 래치회로군 중의 하나의 래치회로군에 래치된 신호 비트를 상기 제1 노드에 차례로 출력하고 그 후 다른 래치회로군에 래치된 신호 비트를 상기 제2 노드에 차례로 출력하는 제1 제어 시스템과,
    상기 제1 및 제2 노드에 차례로 입력된 신호 비트를 상기 제1 및 제2 노드로부터 상기 제3 노드에 교대로 출력하는 제2 제어 시스템을 포함하는 것을 특징으로 하는 논리회로.
  2. 제 1항에 있어서,
    상기 제1 제어 시스템은 상기 짝수개의 입력 비트선 중 상기 절반을 전파하는 신호 비트를 래치하는 상기 다수의 래치회로의 출력단과 상기 제1 노드 사이에 각각 제공된 다수의 제1 전환소자와,
    상기 짝수개의 입력 비트선 중 상기 나머지 절반을 전파하는 신호 비트를 래치하는 상기 다수의 래치회로의 출력단과 상기 제2 노드 사이에 각각 제공된 다수의 제2 전환소자를 포함하는 것을 특징으로 하는 논리회로.
  3. 제 1항에 있어서,
    상기 제2 제어 시스템은 상기 제1 노드와 상기 제3 노드 사이의 접속/비접속 및 상기 제2 노드와 상기 제3 노드 사이의 접속/비접속을 배타적으로 제어하는 것을 특징으로 하는 논리회로.
  4. 제 2항에 있어서,
    상기 제2 제어 시스템은 상기 제1 노드와 상기 제3 노드 사이의 접속/비접속 및 상기 제2 노드와 상기 제3 노드 사이의 접속/비접속을 배타적으로 제어하는 것을 특징으로 하는 논리회로.
  5. 제 3항에 있어서,
    상기 제2 제어 시스템은 주기적으로 변하는 펄스신호의 상승 및 하강의 양 에지에 동기하여 상기 접속/비접속을 제어하는 것을 특징으로 하는 논리회로.
  6. 제 4항에 있어서,
    상기 제2 제어 시스템은 주기적으로 변하는 펄스신호의 상승 및 하강의 양 에지에 동기하여 상기 접속/비접속을 제어하는 것을 특징으로 하는 논리회로.
  7. 제 1항에 있어서,
    상기 짝수개의 입력 비트선은 상기 제1 및 제2 래치회로군과 메모리 셀 어레이 사이에 제공되며 상기 메모리 셀 어레이에서의 어드레스와 관련하여 상기 신호 비트가 출력되는 입력 비트선을 선택하는 멀티플렉서에 접속되고, 상기 신호 비트는 복수의 비트 각각에 대해 상기 메모리 셀 어레이로부터 동시에 판독되는 것을 특징으로 하는 논리회로.
  8. 제 2항에 있어서,
    상기 짝수개의 입력 비트선은 상기 제1 및 제2 래치회로군과 메모리 셀 어레이 사이에 제공되며 상기 메모리 셀 어레이에서의 어드레스와 관련하여 상기 신호 비트가 출력되는 입력 비트선을 선택하는 멀티플렉서에 접속되고, 상기 신호 비트는 복수의 비트 각각에 대해 상기 메모리 셀 어레이로부터 동시에 판독되는 것을 특징으로 하는 논리회로.
  9. 제 3항에 있어서,
    상기 짝수개의 입력 비트선은 상기 제1 및 제2 래치회로군과 메모리 셀 어레이 사이에 제공되며 상기 메모리 셀 어레이에서의 어드레스와 관련하여 상기 신호 비트가 출력되는 입력 비트선을 선택하는 멀티플렉서에 접속되고, 상기 신호 비트는 복수의 비트 각각에 대해 상기 메모리 셀 어레이로부터 동시에 판독되는 것을 특징으로 하는 논리회로.
  10. 제 4항에 있어서,
    상기 짝수개의 입력 비트선은 상기 제1 및 제2 래치회로군과 메모리 셀 어레이 사이에 제공되며 상기 메모리 셀 어레이에서의 어드레스와 관련하여 상기 신호 비트가 출력되는 입력 비트선을 선택하는 멀티플렉서에 접속되고, 상기 신호 비트는 복수의 비트 각각에 대해 상기 메모리 셀 어레이로부터 동시에 판독되는 것을 특징으로 하는 논리회로.
  11. 제 5항에 있어서,
    상기 짝수개의 입력 비트선은 상기 제1 및 제2 래치회로군과 메모리 셀 어레이 사이에 제공되며 상기 메모리 셀 어레이에서의 어드레스와 관련하여 상기 신호 비트가 출력되는 입력 비트선을 선택하는 멀티플렉서에 접속되고, 상기 신호 비트는 복수의 비트 각각에 대해 상기 메모리 셀 어레이로부터 동시에 판독되는 것을특징으로 하는 논리회로.
  12. 제 6항에 있어서,
    상기 짝수개의 입력 비트선은 상기 제1 및 제2 래치회로군과 메모리 셀 어레이 사이에 제공되며 상기 메모리 셀 어레이에서의 어드레스와 관련하여 상기 신호 비트가 출력되는 입력 비트선을 선택하는 멀티플렉서에 접속되고, 상기 신호 비트는 복수의 비트 각각에 대해 상기 메모리 셀 어레이로부터 동시에 판독되는 것을 특징으로 하는 논리회로.
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