JP2007018692A - データ入力及びデータ出力制御装置及び方法 - Google Patents

Abstract

【課題】 １クロックサイクル内にｍ＝２^ｎ＋ｋビットのデータ転送を行う。
【解決手段】 本発明は、ｍ＝２^ｎ＋ｋビット（ここで、ｍ、ｎ、及びｋは整数）で構成される複数個のライトまたはリードデータが外部クロック信号の１クロックサイクル内にアクセスすることのできるデータ入力及びデータ出力制御装置とデータ入力及び出力制御方法を提供する。
【選択図】 図５

Description

本発明は、データ入力及びデータ出力制御装置及び方法（Ｄａｔａ ｉｎｐｕｔ ａｎｄ ｄａｔａ ｏｕｔｐｕｔ ｃｏｎｔｒｏｌ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ）に関するものである。

図１Ａは、従来のメモリシステムの例を示す図である。図示したように、従来のメモリシステムはメモリコントローラ１００及びメモリモジュール２００を含む。メモリモジュール２００は複数個のメモリ装置２００−１、２００−２、・・・、２００−ｘを含み、複数個のメモリ装置２００−１、２００−２、・・・、２００−ｘはＤＲＡＭで実現することができる。

メモリコントローラ１００は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及び／または１つ以上のデータ信号ＤＡＴＡをメモリモジュール２００に出力することができる。命令信号ＣＯＭは、ローアドレスストローブ信号ＲＡＳＢ、コラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、及びチップ選択信号ＣＳＢを含んでもよい。

メモリモジュール２００は、１つ以上のデータ信号ＤＡＴＡをメモリコントローラ１００に出力することができる。図１Ａに示す例において、１つ以上のデータ信号ＤＡＴＡは［１：２^ｎ］ＤＡＴＡ１１ないし［１：２^ｎ］ＤＡＴＡｘｊで示される２^ｎビットの直列ストリームとして構成することができる。図１Ａに示すように、メモリ装置２００−１は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡ１１〜ＤＡＴＡ１ｊを受信することができる。同様に、メモリ装置２００−２は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡ２１〜ＤＡＴＡ２ｊを受信することができ、メモリ装置２００−ｘは、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡｘ１〜ＤＡＴＡｘｊを受信することができる。

図示したように、図１Ａの従来のメモリシステムにおいて、各メモリ装置２００−１、２００−２、・・・、２００−ｘは、外部クロック信号ＥＣＬＫの１クロックサイクルの間に２^ｎビットからなる出力ＤＡＴＡを受信したり出力することができる。

図１Ｂは、従来のメモリ装置の例を示す図であり、例として、図１Ａのメモリ装置２００−１及び関連制御ロジッグを示す図である。図示したように、関連制御ロジッグは、アドレスバッファＡＤＤ ＢＵＦ１０、命令語デコーダＣＯＭ ＤＥＣ１２、１つ以上の直並列変換器１４−１〜１４−ｊ（このｊは、図１Ａにおけるｊに対応する）、１つ以上の並直列変換器１６−１〜１６−ｊ、メモリセルアレイ１８、ローデコーダ２０、コラムデコーダ２２、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）２４、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６で構成されている。

アドレスバッファＡＤＤ ＢＵＦ１０はアクティブ命令信号ＡＣＴに応答して外部入力アドレスＡＤＤを受信してローアドレスデコーダ２０に供給されるローアドレスＲＡを発生する。すなわち、アドレスバッファＡＤＤ ＢＵＦ１０は複数個のアドレスバッファ回路を具備し、複数個のアドレスバッファ回路のそれぞれは１つの外部アドレス信号を受信し、１つのローアドレス信号ＲＡを発生する。よって、メモリ装置２００−１がメモリコントローラ１００から１２個のアドレス信号ＡＤＤを受信したら、アドレスバッファ１０は１２個のアドレス信号を受信して１２個のローアドレスＲＡを発生する１２個のアドレスバッファ回路で構成される。

ローデコーダ２０は、所望するワードライン（図示せず）がメモリセルアレイ１８内で選択できるようにするために複数個のローアドレスバッファから発生される複数個のローアドレスに対応するメインワードラインイネーブル信号ＭＷＥを活性化することができる。アドレスバッファＡＤＤ ＢＵＦ１０は、複数個のアドレス信号のための複数個のアドレスバッファ回路を具備することができ、また１つ以上の命令信号ＣＯＭからデコードされたリード命令ＲＥ、またはライト命令ＷＥに応答してコラムデコーダ２２に供給する複数個のコラムアドレスＣＡを発生することができる。

コラムデコーダ２２は、複数個のコラムアドレスＣＡを受信して対応するコラム選択ラインＣＳＬを活性化することができる。メモリセルアレイ１８の複数個のビットラインは、複数個のデータが選択されたメモリセルにライトされたり選択されたメモリセルからリードされたりするようにするために選択されたＣＳＬに応答して、選択されてもよい。

上述のように、命令語デコーダ１２は、複数個の外部命令信号ＣＯＭ、例えば、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどを受信した後にアクティブ命令ＡＣＴ、リード命令ＲＥ及びライト命令ＷＥを発生することができる。

直並列変換器１４−１〜１４−ｊのそれぞれは、ライト命令信号ＷＥ及び複数個の制御信号Ｐ１〜Ｐ（２^ｎ）に応答して２^ｎビットデータからなった直列データＤＡＴＡを受信し、２^ｎデータバスラインを介して２^ｎビット並列データをメモリセルアレイ１８に同時に出力することができる。もしデータ入力／データ出力ピンＤＱがｊ個であれば、直並列変換器の数もｊ個である。さらに、直並列変換器１４−１〜１４−ｊのそれぞれは、２^ｎデータバスラインを介してメモリセルアレイ１８に結合していてもよい。

並直列変換器１６−１〜１６−ｊのそれぞれは、リード命令信号ＲＥ及び複数個の制御信号Ｐ１〜Ｐ（２^ｎ）に応答してメモリセルアレイ１８から並列で２^ｎビットデータを受信し、２^ｎビット直列データを出力する。データ入力／出力ピンＤＱがｊ個であれば、並直列変換器の数もｊ個である。

ＰＬＬ２４は、外部クロック信号ＥＣＬＫを受信し外部クロック信号ＥＣＬＫに同期した内部クロック信号ＣＬＫ１を受信するロッキング動作を遂行することができる。ロッキング動作が終了した後、ＰＬＬ２４は複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを制御信号発生回路ＣＳＧ Ｃｋｔ．２６に出力する。制御信号発生回路ＣＳＧ Ｃｋｔ．２６は複数個の制御信号Ｐ１〜Ｐ（２^ｎ）を発生することができる。

上述のような従来のデータアクセス技術の短所は、単に２^ｎビットのデータをアクセスすることが可能で、例えば、外部クロック信号ＥＣＬＫの１クロックサイクルの間に２ビット、４ビット、８ビットなどをアクセスすることが可能である。

図２Ａは、従来のＰＬＬ及び制御信号発生回路の動作を示す図であり、例えば、図１ＢのＰＬＬ２４及び制御信号発生回路ＣＳＧ Ｃｋｔ．２６を示す。図示したように、内部クロック信号ＣＬＫ１は外部クロック信号ＥＣＬＫにロックキングすることができる。ＰＬＬは、外部クロック信号ＥＣＬＫにおける周波数の２倍の周波数を有する２個（または２個以上）の内部クロックＣＬＫ１／ＣＬＫ２を発生することができる。ＣＬＫ１とＣＬＫ２との位相差は１８０度とすることができる。制御信号発生回路ＣＳＧ Ｃｋｔ．２６は、２個の内部クロックＣＬＫ１〜ＣＬＫ２と外部クロック信号ＥＣＬＫとの多様な組み合わせを用いて４個の制御信号Ｐ１〜Ｐ４を生成することができる。よって、４個のデータＤ１〜Ｄ４は、外部クロック信号ＥＣＬＫの１クロックサイクルの間に、４個の制御信号Ｐ１〜Ｐ４に応答して、直並列変換器または並直列変換器を介してライトされたりリードされたりされ得る。このようなメモリ装置をクォッドデータレートＱＤＲで動作するものとすることができる。

図２Ｂは、従来のＰＬＬ及び制御信号発生回路、例えば、図１ＢのＰＬＬ２４及び制御信号発生回路ＣＳＧ Ｃｋｔ．の他の動作を示す図である。図示したように、内部クロック信号ＣＬＫ１は外部クロック信号ＥＣＬＫに同期させることができる。ＰＬＬ２４は、外部クロック信号ＥＣＬＫと同じ周波数を有する４個の内部クロックＣＬＫ１〜ＣＬＫ４を発生することができる。隣接したクロック間の位相差は９０度とすることができる。制御信号発生回路ＣＳＧ Ｃｋｔ．２６は、４個の内部クロックＣＬＫ１〜ＣＬＫ４と外部クロック信号ＥＣＬＫとの多様な組み合わせを用いて４個の制御信号Ｐ１〜Ｐ４を発生して、外部クロック信号ＥＣＬＫの１クロックサイクルの間にメモリ装置から４個のデータＤ１〜Ｄ４をアクセスする。このようなメモリ装置をクォッドデータレートＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）で動作するものとすることができる。

図３は、従来のＰＬＬ及び制御信号発生回路、例えば、図１ＢのＰＬＬ２４及び制御信号発生回路ＣＳＧ Ｃｋｔ．２６のさらに他の動作を示す図である。図示したように、内部クロック信号ＣＬＫ１は外部クロック信号ＥＣＬＫに同期することができる。ＰＬＬ２４は、外部クロック信号ＥＣＬＫにおける周波数の２倍の周波数を有する４個の内部クロックＣＬＫ１〜ＣＬＫ４を発生することができる。隣接した二つのクロック間の位相差は９０度とすることができる。制御信号発生回路ＣＳＧ Ｃｋｔ．２６は、４個の内部クロックＣＬＫ１〜ＣＬＫ４と外部クロック信号ＥＣＬＫとの多様な組み合わせを用いて８個の制御信号Ｐ１〜Ｐ８を発生する。よって、８個のデータＤ１〜Ｄ８は、外部クロック信号ＥＣＬＫの１クロックサイクルの間に、８個の制御信号Ｐ１〜Ｐ８に応答して、直並列変換器または並直列変換器を介してライトされたりリードされたりされ得る。このようなメモリ装置をオクタルデータレートＯＤＲ（Ｏｃｔａｌ Ｄａｔａ Ｒａｔｅ）で動作するものとすることができる。

上述のような従来のデータアクセス技術の短所は、外部クロック信号の１クロックサイクルの間に２^ｎビットのデータ（例えば、２ビット、４ビット、８ビットなど）しかアクセス（リード又はライト）するようにできない点である。

これにより、従来の半導体装置において、エラー訂正コーディングＥＣＣ、循環リダンダンシーコーディングＣＲＣ、またはデータマスキングＤＭのためのデータビットを受信及び／または出力するための別のピンまたはパッドを含むようにした場合に、チップ面積が増大することがあり、製造コストが増加することがある。

本発明の実施形態は、データ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、直並列変換器、直列ビットストリームを並列ビットストリームに変換する方法、並直列変換器、並列ビットストリームを直列ビットストリームに変換する方法、制御信号発生器回路、制御信号を発生する方法、メモリ装置、メモリセルアレイにデータをライトしてメモリセルアレイからデータをリードする方法、メモリシステム、及びメモリ装置にデータをライトしてメモリ装置からデータをリードする方法を提供することにある。

本発明の実施形態は、１クロックサイクル内に多くのデータを入力及び／または出力することができるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、同一バスにさらなるデータを入力及び／または出力することができるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、さらなるデータがメモリ制御器からメモリで及び／またはメモリからメモリ制御器に伝送されることができるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、さらなるデータがエラー訂正データ、例えば、ＣＲＣまたはパリティチェックデータであるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、さらなるデータがマスクデータであるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、さらなるデータがメモリ制御器またはメモリ状態情報、例えば、温度情報であるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、さらなるデータがダミーデータであるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、ｍ＝（２^ｎ＋ｋ）ビット（ｍ、ｎ、ｋは整数）で構成される複数個のライトまたはリードデータが外部クロック信号の１クロックサイクル内にアクセスすることができるデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態は、小さなチップ面積及び／または低製造コストのデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を提供することにある。

本発明の実施形態において、直並列変換器はｍ−１個の制御信号のそれぞれに応答してｍ（ｍは３以上の整数）ビットの直列ビットストリームのうち１ビットからｍ−１ビットまでを順次に受信するｍ−１個のレジスタを具備し、前記ｍ−１個のレジスタのそれぞれは前記ｍビットの直列ビットストリームのうち１ビットからｍ−１ビットまでをｍ−１個の第１レジスタアレイの出力として保存して出力し、前記ｍ−１個の第１レジスタアレイの出力のそれぞれは外部クロック信号の１サイクルの間に出力されるｍ−１個のレジスタの第１レジスタアレイ、及びｍ−１個の第１レジスタアレイの出力を順次に受信するｍ個のレジスタを具備し、前記ｍ個のレジスタのそれぞれはｍ番目の制御信号に応答して１ビットからｍビットまでをｍ個の第２レジスタアレイ出力として同時に保存して出力し、前記ｍ個の第２レジスタアレイ出力のすべてが前記外部クロック信号の１クロックサイクルの間に出力されるｍ個のレジスタの第２レジスタアレイを具備して、前記ｍビットの直列ビットストリームを並列ｍビットストリームに変換し、前記ｍビットは２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含むことを特徴とする。

本発明の実施形態において、直並列変換方法はｍ−１個の制御信号のそれぞれに応答してｍ（ｍは３以上の整数）ビットの直列ビットストリームの１ビットからｍ−１ビットまでを順次に受信し、前記ｍビットの直列ビットストリームの１ビットからｍ−１ビットまでを保存して出力し、前記ｍ−１個の第１出力のそれぞれを外部クロック信号の１サイクルの間に出力し、前記ｍ−１個の第１出力と前記ｍ番目のビットを順次に受信し、ｍ番目の制御信号に応答して１ビットからｍビットまでをｍ個の第２出力として保存して出力し、前記ｍ個の第２出力のすべてを前記外部クロック信号の１サイクルの間に出力し、前記ｍビットの直列ビットストリームを並列ｍビットストリームに変換し、前記ｍビットは２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含むことを特徴とする。

本発明の実施形態において、並直列変換器はｍ（ｍは３以上の整数）ビットの並列ビットストリームの１ビットからｍビットまでを同時にそれぞれ受信するｎ個のロジッグゲートを具備し、前記ｍ個のロジッグゲートのそれぞれはｍ個の制御信号のそれぞれに応答してｍビットの直列ビットストリームの１ビットからｍビットまでをｍ個のロジッグゲートアレイ出力として順次に出力し、前記ｍ個のロジッグゲートアレイ出力のすべてを外部クロック信号の１サイクルの間に出力するｍ個のロジッグゲートのロジッグゲートアレイ、及び前記ｍ個のロジッグゲートアレイ出力を順次に受信し、１ビットからｍビットまでをｍビットの直列ビットストリームとして出力し、１ビットからｍビットまでのすべてを前記外部クロック信号の１サイクルの間に出力するロジッグゲートを具備し、前記ｍビットの並列ビットストリームをｍビットの直列ビットストリームに変換し、前記ｍビットは２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含むことを特徴とする。

本発明の実施形態において、並直列変換方法はｍ（ｍは３以上の整数）ビットの並列ビットストリームの１ビットからｍビットまでを同時に受信し、ｍビットの直列ビットストリームの１ビットからｍビットまでをｍ個の制御信号のそれぞれに応答してｍ個の第１出力として順次に出力し、前記ｍ個の第１出力のすべてを外部クロック信号の１サイクルの間に出力し、前記ｍ個の第１出力を順次に受信し、１ビットからｍビットまでをｍビットの直列ビットストリームとして出力し、１ビットからｍビットまでのすべてを前記外部クロック信号の１サイクルの間に出力して、前記ｍビットが並列ビットストリームを前記ｍビットの直列ビットストリームに変換し、前記ｍビットは２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含むことを特徴とする。

本発明の実施形態において、制御信号発生器は少なくとも２個の内部クロック信号を受信し、ｐ個の制御信号（ｐは３以上の整数）を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋはデータビット（ｋは１以上の整数）の数であり、前記ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生するロジッグ回路を具備することを特徴とする。

本発明の実施形態において、メモリ装置はメモリセルアレイ、少なくとも２個の内部クロック信号を受信し、ｐ個の制御信号（ｐは３以上の整数）を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋはデータビット（ｋは１以上の整数）の数であり、前記ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生する制御信号発生器回路、ｍ（ｍは３以上の整数）ビットの直列ビットストリームを順次に受信し、前記ｍビットの直列ビットストリームをｐ個の制御信号のそれぞれに応答して並列ビットストリームに変換し、前記並列ビットストリームのすべてを前記外部クロック信号の１サイクル間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイに用いられることができる少なくとも１つの直並列変換器、及び前記メモリセルアレイからリードされる少なくとも並列２^ｎビットストリームを受信し、前記並列２^ｎビットストリームを前記２^ｎ個の制御信号のそれぞれに応答して直列ビットストリームに変換し、前記直列ビットストリームのすべてを前記外部クロック信号の１サイクルの間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイからリードできる少なくとも１つの並直列変換器を具備することを特徴とする。

本発明の実施形態において、メモリセルアレイにデータをライトし、前記メモリセルアレイからデータをリードする方法は少なくとも２個の内部クロック信号を受信し、ｐ（ｐは３以上の整数）個の制御信号を発生し、ｐ＝２^ｎ＋ｋで、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋ（ｋは１以上の整数）はデータビットの数であり、ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生し、ｍ（ｍは３以上の整数）ビットの直列ビットストリームを順次に受信し、前記ｍビットの直列ビットストリームを前記ｐ個の制御信号のそれぞれに応答して並列ビットストリームに変換し、前記並列ビットストリームのすべてのビットを前記外部クロック信号の１サイクルの間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイに用いられることができ、前記メモリセルアレイからリードされる少なくとも並列２^ｎビットストリームを受信し、前記並列２^ｎビットストリームを前記２^ｎ個の制御信号のそれぞれに応答して直列ビットストリームに変換し、前記直列ビットストリームはすべてのビットを前記外部クロック信号の１クロックサイクルの間に出力し、少なくとも前記２^ｎビットデータは前記メモリセルアレイからリードできることを特徴とする。

本発明の実施形態において、メモリシステムは複数個のメモリ装置を具備し、前記複数個のメモリ装置のそれぞれはメモリセルアレイ、少なくとも２個の内部クロック信号を受信し、ｐ（ｐは３以上の整数）個の制御信号を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋ（ｋは１以上の整数）はデータビットの数であり、ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生する制御信号発生器回路、ｍ（ｍは３以上の整数）ビットの直列ビットストリームを順次に受信し、前記ｍビットの直列ビットストリームを前記ｐ個の制御信号のそれぞれに応答して並列ビットストリームに変換し、前記並列ビットストリームのすべてのビットを前記外部クロック信号の１サイクルの間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイに用いられることができる少なくとも１つの直並列変換器、及び前記メモリセルアレイからリードされる少なくとも並列２^ｎビットストリームを受信し、前記並列２^ｎビットストリームを前記２^ｎ個の制御信号のそれぞれに応答して直列ビットストリームに変換し、前記直列ビットストリームはすべてのビットを前記外部クロック信号の１クロックサイクルの間に出力し、少なくとも前記２^ｎビットデータは前記メモリセルアレイからリードできる少なくとも１つの並直列変換器を具備するメモリモジュール、及び前記外部クロック信号を前記制御信号発生器回路に供給される少なくとも２個の内部クロック信号を発生する前記複数個のメモリ装置のそれぞれのＰＬＬに供給し、前記複数個のメモリ装置から前記少なくとも２^ｎ個のデータビットをリードし、前記複数個のメモリ装置に前記少なくとも２^ｎ個のデータビットをライトするための命令信号及びアドレス信号を供給するメモリコントローラを具備することを特徴とする。

本発明の一実施形態は、内部で発生するクロック信号の数と利用されるインバータ回路の数、及び発生する制御信号の数との間で一対一の対応関係となり、本発明の他の実施形態において発生する内部クロック信号の数、利用されるインバータ回路の数、発生する制御信号の数との間で一対一の対応関係とならない。本発明のある実施形態では、発生する制御信号の数が発生する内部クロック信号の数よりも大きい。

本発明の実施形態によれば、外部クロック信号の１サイクル内に２^ｎビットのデータだけでなく、ｍ＝２^ｎ＋ｋビットのデータをアクセス（リード又はライト）することができる。

以下、添付した図面を参照にして本発明のデータ入力及びデータ出力制御装置とデータ入力及びデータ出力制御方法を説明する。

図４は、本発明の実施形態に係るメモリシステムを示す図であり、図示したように、メモリシステムはメモリコントローラ１００’及び複数個のメモリ装置２００−１’、２００−２’、・・・、２００−ｘ’がモジュールボード上に装着されるメモリモジュール２００’を具備することができる。図示したように、メモリコントローラ１００’とメモリモジュール２００’は、１つ以上のデータ信号ＤＡＴＡを交換する。図４に示す例で、１つ以上のデータ信号ＤＡＴＡは［１：ｍ］ＤＡＴＡ１１〜［１：ｍ］ＤＡＴＡｘｊで示されたｍビットの直列ビットストリームを含んでもよい。ｍについては次に詳細に説明する。

各メモリ装置２００−１’、２００−２’、・・・、２００−ｘ’は、外部クロックＥＣＬＫの１クロックサイクルの間にｍビットの直列ビットストリームからなった出力ＤＡＴＡを受信し出力することができ、ここで、ｍは２^ｎビットではなく２^ｎ＋ｋビットである。実施形態において、２^ｎ＋ｋ個のデータビットのすべては、メモリセルアレイにライトされ、メモリセルアレイからリードされることができる有効データである。

図５は、本発明の実施形態に係る関連制御ロジッグを含むメモリ装置を示す図であり、図示したように、関連制御ロジッグは１つ以上の直並列変換器１４−１’〜１４−ｊ’、１つ以上の並直列変換器１６−１’〜１６−ｊ’、メモリセルアレイ１８’、クロック発生器ＣＬＫ Ｇｅｎ．（ＰＬＬ；Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）２４’、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を具備して構成することができる。関連制御ロジッグは図１Ｂの従来のアドレスバッファＡＤＤ ＢＵＦ１０、命令デコーダＣＯＭ ＤＥＣ１２、ローデコーダ２０、及び／またはコラムデコーダ２２を含むでもよい。

各直並列変換器１４−１’〜１４−ｊ’は、ライト命令信号ＷＥ及び複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してｍビットデータからなった直列データＤＡＴＡを受信し、ｍビット並列データをｍデータバスラインによってメモリセルアレイ１８’に同時に出力することができる。また、直並列変換器１４−１’〜１４−ｊ’はｍ個のデータバスラインによってメモリセルアレイ１８’に結合することができる。

各並直列変換器１６−１’〜１６−ｊ’は、メモリセルアレイ１８’からｍビットデータを並列に受信し、リード命令信号ＲＥ及び複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してｍビット直列データを出力することができる。

クロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫに同期される内部クロック信号ＣＬＫ１を出力するためにロッキング動作を行うことができる。ロッキング動作終了後にクロック発生器ＣＬＫ Ｇｅｎ．２４’は複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを制御信号発生回路ＣＳＧ Ｃｋｔ．２６’に出力することができる。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生することができる。

図５に示すように、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生する。実施形態において、ｍ＝２^ｎ＋ｋである。結果として、本発明の実施形態において、１つ以上の直並列変換器１４−１’〜１４−ｊ’及び／または１つ以上の並直列変換器１６−１’〜１６−ｊ’は、１つ以上の制御信号Ｐ１〜Ｐ（ｍ）に応答して、外部クロック信号ＥＣＬＫの１クロックサイクルの間に、ｍ個のデータビットを並列または直列ストリームに変換することができる。

図６は、直並列変換器、例えば、本発明の実施形態に係る直並列変換器１４−１’〜１４−ｊ’を示す図である。直並列変換器１４−１’〜１４−ｊ’のそれぞれはｍ−１個のフリップフロップ（例えば、ＤフリップフロップＤＦ１１〜ＤＦ１（ｍ−１））を含む第１フリップフロップブ１６２及びｍ個のフリップフロップＤＦ２１〜ＤＦ２ｍを含む第１フリップフロップブ１６４を含むことができる。ｍ−１個のフリップフロップＤＦ１１〜ＤＦ１（ｍ−１）のそれぞれは、１つ以上の制御信号Ｐ１〜Ｐ（ｍ−１）の上昇エッジに応答して第１フリップフロップブ１６２からのｍ−１個の出力データと最終入力データを同時に保存し、すべてのデータｄｉ１〜ｄｉｍをメモリセルアレイ（例えば、メモリセルアレイ１８’）へ並列に出力する。

図７は、本発明の実施形態に係る並直列変換器、例えば、並直列変換器１６−ｊ’を示す図であり、並直列変換器１６−ｊ’は複数個のＡＮＤ回路ＡＮＤ１〜ＡＮＤｍ及びＯＲ回路４０を含む。ｍビットのデータｄｏ１〜ｄｏｍは、１つ以上の制御信号Ｐ１〜Ｐ（ｍ）の上昇エッジに応答して複数個のＡＮＤ回路ＡＮＤ１〜ＡＮＤｍを介して順次に出力する。ＯＲ回路４０は、ギャップ（ｇａｐ）なしにデータＤＡＴＡを連続的に出力するために用いられる。

図８は、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を示す図である。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’はＩ個の内部クロック信号ＣＬＫ１〜ＣＬＫＩ（ここで、Ｉは整数で、図８ではＩが５である。）、複数個のインバータ回路Ｉ１〜Ｉｘ（ここで、ｘは整数で、図８ではｘが５である。）、及び複数個のＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｍ（ここで、ｍは整数で、図８ではｍが５である。）を含むことができる。

図９Ａ及び図９Ｂは、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’のライト及びリードのタイミング図をそれぞれ示す。

図９Ａは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のライト動作を示す図である。図９Ａの例において、ライトサイクルの間にｍとＩは５である。図９Ｂは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のリード動作を示す図である。図９Ｂの例において、リードサイクルの間にｍとＩは５である。

図示したように、図９Ａ及び図９Ｂにおいて、制御信号Ｐ１はＣＬＫ１、ＣＬＫ２Ｂ（ＣＬＫ２の反転）、ＣＬＫ３Ｂ（ＣＬＫ３の反転）、及びＣＬＫ５が「ハイ」レベルにあるときに活性化され、制御信号Ｐ２はＣＬＫ１、ＣＬＫ２、ＣＬＫ３Ｂ及びＣＬＫ４Ｂ（ＣＬＫ４の反転）が「ハイ」レベルにあるときに活性化され、制御信号Ｐ３はＣＬＫ２、ＣＬＫ３、ＣＬＫ４Ｂ及びＣＬＫ５Ｂ（ＣＬＫ５の反転）が「ハイ」レベルにあるときに活性化され、制御信号Ｐ４はＣＬＫ１Ｂ（ＣＬＫ１の反転）、ＣＬＫ３、ＣＬＫ４、及びＣＬＫ５Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ５はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ４、及びＣＬＫ５が「ハイ」レベルにあるときに活性化される。

図９Ａに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫと同じ周波数を有する５（Ｉ＝５）個の内部クロックＣＬＫ１〜ＣＬＫ５を発生することができる。５個の内部クロックＣＬＫ１〜ＣＬＫ５は、外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ５間の位相差は７２度になる。Ｄ１１〜Ｄ１４からｄｉ１〜ｄｉ５までのデータライト過程は図６で説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間に５個のデータＤ１〜Ｄ５をメモリ装置でライトするために５（ｍ＝５）個の制御信号Ｐ１〜Ｐ５を発生することができる。実施形態において、ｍ＝Ｉ＝２^ｎ＋ｋであり、ここで、ｎは２で、ｋは１である。

図９Ｂに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は外部クロック信号ＥＣＬＫと同じ周波数を有する５（Ｉ＝５）個の内部クロックＣＬＫ１〜ＣＬＫ５を発生することができる。５個の内部クロックＣＬＫ１〜ＣＬＫ５は、外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ５間の位相差は７２度とすることができる。ｄｏ１からｄｏ５までのデータ伝送過程は図７で説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間にメモリ装置から５個のデータＤ１〜Ｄ５をリードするために５（ｍ＝５）個の制御信号Ｐ１〜Ｐ５を発生することができる。実施形態において、ｍ＝Ｉ＝２^ｎ＋ｋであり、ここで、ｎは２で、ｋは１である。

図１０は、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を示す図である。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’はＩ個の内部クロック信号（ここで、Ｉは整数で、図１０ではＩが６である。）、複数個のインバータ回路Ｉ１〜Ｉｘ（ここで、ｘは整数で、図１０ではｘが６である。）、及び複数個のＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｍ（ここで、ｍは整数で、図１０ではｍが６である。）を含む。

図１１Ａ及び図１１Ｂは、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’のライト及びリードのタイミング図をそれぞれ示す。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’の実施形態の動作は図１０、１１Ａ及び１１Ｂと係わって次のように説明する。

図１１Ａは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のライト動作を示す図である。図１１Ａの例において、ライトサイクルの間にｍとＩは６である。図１１Ｂは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のリード動作を示す図である。図１１Ｂの例において、リードサイクルの間にｍとＩは６である。

図示したように、図１１Ａ及び図１１Ｂにおいて、制御信号Ｐ１はＣＬＫ１、ＣＬＫ２Ｂ（ＣＬＫ２の反転）、ＣＬＫ３Ｂ（ＣＬＫ３の反転）、ＣＬＫ４Ｂ（ＣＬＫ４の反転）、ＣＬＫ５、及びＣＬＫ６が「ハイ」レベルにあるときに活性化され、制御信号Ｐ２はＣＬＫ１、ＣＬＫ２、ＣＬＫ３Ｂ、ＣＬＫ４Ｂ、ＣＬＫ５Ｂ（ＣＬＫ５の反転）、及びＣＬＫ６が「ハイ」レベルにあるときに活性化され、制御信号Ｐ３はＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４Ｂ、ＣＬＫ５Ｂ、及びＣＬＫ６Ｂ（ＣＬＫ６の反転）が「ハイ」レベルにあるときに活性化され、制御信号Ｐ４はＣＬＫ１Ｂ（ＣＬＫ１の反転）、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５Ｂ、及びＣＬＫ６Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ５はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、及びＣＬＫ６Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ６はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ、ＣＬＫ４、ＣＬＫ５及びＣＬＫ６が「ハイ」レベルにあるときに活性化される。

図１１Ａに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫと同じ周波数を有する５（Ｉ＝６）個の内部クロックＣＬＫ１〜ＣＬＫ６を発生することができる。６個の内部クロックＣＬＫ１〜ＣＬＫ６は外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ６間の位相差は６０度になる。Ｄ１１〜Ｄ１５からｄｉ１〜ｄｉ６までのデータライト過程は図６と係わって説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間に６個のデータＤ１〜Ｄ６をメモリ装置でライトするために６（ｍ＝６）個の制御信号Ｐ１〜Ｐ６を発生することができる。実施形態において、ｍ＝Ｉ＝２^ｎ＋ｋであり、ここで、ｎは２で、ｋは２である。

図１１Ｂに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫと同じ周波数を有する６（Ｉ＝６）個の内部クロックＣＬＫ１〜ＣＬＫ６を発生することができる。６個の内部クロックＣＬＫ１〜ＣＬＫ６は外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ６間の位相差は６０度とすることができる。ｄｏ１からｄｏ６までのデータ伝送過程は図７に関して説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間にメモリ装置から６個のデータＤ１〜Ｄ６をリードするために６（ｍ＝６）個の制御信号Ｐ１〜Ｐ６を発生することができる。実施形態において、ｍ＝Ｉ＝２^ｎ＋ｋであり、ここで、ｎは２で、ｋは２である。

図１２は本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を示す図である。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’はＩ個の内部クロック信号ＣＬＫ１〜ＣＬＫＩ（ここで、Ｉは整数で、図１２ではＩが９である。）、複数個のインバータ回路Ｉ１〜Ｉｘ（ここで、ｘは整数で、図１２ではｘが９である。）、及び複数個のＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｍ（ここで、ｍは整数で、図１２ではｍが９である。）を含む。

図１３Ａ及び図１３Ｂは、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’のライト及びリードのタイミング図をそれぞれ示す。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’の実施形態の動作は、図１２、１３Ａ及び１３Ｂと係わって次ように説明する。

図１３Ａは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のライト動作を示す図である。図１３Ａの例において、ライトサイクルの間にｍとＩは９である。図１３Ｂは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のリード動作を示す図である。図１１Ｂの例において、リードサイクルの間にｍとＩは９である。

図示したように、図１３Ａ及び図１３Ｂにおいて、制御信号Ｐ１はＣＬＫ１、ＣＬＫ２Ｂ（ＣＬＫ２の反転）、ＣＬＫ３Ｂ（ＣＬＫ３の反転）、ＣＬＫ４Ｂ（ＣＬＫ４の反転）、ＣＬＫ５Ｂ（ＣＬＫ５の反転）、ＣＬＫ６Ｂ（ＣＬＫ６の反転）、ＣＬＫ７、ＣＬＫ８、及びＣＬＫ９が「ハイ」レベルにあるときに活性化され、制御信号Ｐ２はＣＬＫ１、ＣＬＫ２、ＣＬＫ３Ｂ、ＣＬＫ４Ｂ、ＣＬＫ５Ｂ（ＣＬＫ５の反転）、ＣＬＫ６Ｂ、ＣＬＫ７Ｂ（ＣＬＫ７の反転）、ＣＬＫ８、ＣＬＫ９が「ハイ」レベルにあるときに活性化され、制御信号Ｐ３はＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４Ｂ、ＣＬＫ５Ｂ、ＣＬＫ６Ｂ、ＣＬＫ７Ｂ、ＣＬＫ８Ｂ（ＣＬＫ８の反転）、ＣＬＫ９が「ハイ」レベルにあるときに活性化され、制御信号Ｐ４はＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５Ｂ、ＣＬＫ６Ｂ、ＣＬＫ７Ｂ、ＣＬＫ８Ｂ及びＣＬＫ９Ｂ（ＣＬＫ９の反転）が「ハイ」レベルにあるときに活性化され、制御信号Ｐ５はＣＬＫ１Ｂ（ＣＬＫ１の反転）、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６Ｂ、ＣＬＫ７Ｂ、ＣＬＫ８Ｂ、及びＣＬＫ９Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ６はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７Ｂ、ＣＬＫ８Ｂ及びＣＬＫ９Ｂが「ハイ」レベルにあるときに活性化される。制御信号Ｐ７はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７、ＣＬＫ８Ｂ、及びＣＬＫ９Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ８はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ、ＣＬＫ４Ｂ、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７、ＣＬＫ８、及びＣＬＫ９Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ９はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ、ＣＬＫ４Ｂ、ＣＬＫ５Ｂ、ＣＬＫ６、ＣＬＫ７、ＣＬＫ８、及びＣＬＫ９が「ハイ」レベルにあるときに活性化される。

図１３Ａに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫと同じ周波数を有する９（Ｉ＝９）個の内部クロックＣＬＫ１〜ＣＬＫ９を発生することができる。９個の内部クロックＣＬＫ１〜ＣＬＫ９は外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ９間の位相差は４０度になる。Ｄ１１〜Ｄ１８からｄｉ１〜ｄｉ９までのデータライト過程は図６と係わって説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間に９個のデータＤ１〜Ｄ９をメモリ装置でライトするために９（ｍ＝９）個の制御信号Ｐ１〜Ｐ９を発生することができる。実施形態において、ｍ＝Ｉ＝２^ｎ＋ｋであり、ここで、ｎは３で、ｋは１である。

図１３Ｂに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は外部クロック信号ＥＣＬＫと同じ周波数を有する９（Ｉ＝９）個の内部クロックＣＬＫ１〜ＣＬＫ９を発生することができる。９個の内部クロックＣＬＫ１〜ＣＬＫ９は外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ９間の位相差は４０度とすることができる。ｄｏ１からｄｏ９までのデータ伝送過程は図７と係わって説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間にメモリ装置から９個のデータＤ１〜Ｄ９をリードするために９（ｍ＝９）個の制御信号Ｐ１〜Ｐ９を発生することができる。実施形態において、ｍ＝Ｉ＝２^ｎ＋ｋであり、ここで、ｎは３で、ｋは１である。

図１４は、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を示す図である。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’はＩ個の内部クロック信号（ここで、Ｉは整数で、図１４ではＩが５である。）、複数個のインバータ回路Ｉ１〜Ｉｘ（ここで、ｘは整数で、図１４ではｘが６である。）、及び複数個のＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｍ（ここで、ｍは整数で、図１４ではｍが１０である。）を含む。

図１５Ａ及び図１５Ｂは、本発明の実施形態に係る制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’のライト及びリードのタイミング図をそれぞれ示す。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’の実施形態の動作は図１４、１５Ａ及び１５Ｂと係わって次に説明する。

図１５Ａは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のライト動作を示す図である。図１５Ａの例では、ライトサイクルの間においてｍ（＝２Ｉ）は１０である。図１５Ｂは、本発明の実施形態に係る制御信号発生回路を用いるメモリ装置のリード動作を示す図である。図１５Ｂの例では、リードサイクルの間においてｍ（＝２Ｉ）は１０である。

図示したように、図１５Ａ及び図１５Ｂにおいて、制御信号Ｐ１、Ｐ６はＣＬＫ１、ＣＬＫ２Ｂ（ＣＬＫ２の反転）、ＣＬＫ３Ｂ（ＣＬＫ３の反転）、ＣＬＫ４Ｂ（ＣＬＫ４の反転）、及びＣＬＫ５Ｂ（ＣＬＫ５の反転）が「ハイ」レベルにあるときに活性化され、制御信号Ｐ２、Ｐ７はＣＬＫ１、ＣＬＫ２、ＣＬＫ３Ｂ、ＣＬＫ４Ｂ、及びＣＬＫ５Ｂ（ＣＬＫ５の反転）が「ハイ」レベルにあるときに活性化され、制御信号Ｐ３、Ｐ８はＣＬＫ１Ｂ（ＣＬＫ１の反転）、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４Ｂ、及びＣＬＫ５Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ４、Ｐ９はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３、ＣＬＫ４、及びＣＬＫ５Ｂが「ハイ」レベルにあるときに活性化され、制御信号Ｐ５、Ｐ１０はＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ、ＣＬＫ４、及びＣＬＫ５が「ハイ」レベルにあるときに活性化される。

図１５Ａに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫと同じ周波数を有する５（Ｉ＝５）個の内部クロックＣＬＫ１〜ＣＬＫ５を発生することができる。５個の内部クロックＣＬＫ１〜ＣＬＫ５は、外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に一回以上（例えば、２回）活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ９間の位相差は７２度になる。Ｄ１１〜Ｄ１１０からｄｉ１〜ｄｉ９までのデータライト過程は図６と係わって説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間に１０個のデータＤ１〜Ｄ１０をメモリ装置でライトするために１０（ｍ＝１０）個の制御信号Ｐ１〜Ｐ１０を発生することができる。実施形態において、ｍ＝２Ｉ＝２^ｎ＋ｋであり、ここで、ｎは３で、ｋは２である。

図１５Ｂに示すように、クロック発生器、例えば、図５のクロック発生器ＣＬＫ Ｇｅｎ．２４’は、外部クロック信号ＥＣＬＫと同じ周波数を有する５（Ｉ＝５）個の内部クロックＣＬＫ１〜ＣＬＫ５を発生することができる。５個の内部クロックＣＬＫ１〜ＣＬＫ５は、外部クロック信号ＥＣＬＫの１クロックサイクル内で順次に活性化される。隣接した内部クロックＣＬＫ１〜ＣＬＫ５間の位相差は７２度とすることができる。ｄｏ１からｄｏ１０までのデータ伝送過程は図７に関して説明した。

制御信号発生回路、例えば、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は、外部クロック信号ＥＣＬＫの１クロックサイクルの間にメモリ装置から１０個のデータＤ１〜Ｄ１０をリードするために１０（ｍ＝２Ｉ）個の制御信号Ｐ１〜Ｐ１０を発生することができる。実施形態において、ｍ＝２Ｉ＝２^ｎ＋ｋであり、ここで、ｎは３で、ｋは２である。

図１６は、本発明の他の実施形態に係る関連制御ロジッグを含むメモリ装置を示す図である。図５に関して上述したように、関連制御ロジッグは１つ以上の直並列変換器１４−１’〜１４−ｊ’、１つ以上の並直列変換器１６−１’〜１６−ｊ’、メモリセルアレイ１８、クロック発生器ＣＬＫ Ｇｅｎ．２４’、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を含めて構成することができる。関連制御ロジッグは、図１Ｂの従来のアドレスバッファＡＤＤ ＢＵＦ１０、命令デコーダＣＯＭ ＤＥＣ１２、ローデコーダ２０、及び／またはコラムデコーダ２２を含めて構成してもよいし、図５に示すメモリセルアレイ１８’を含んでも良い。

各直並列変換器１４−１’〜１４−ｊ’は、ライト命令信号ＷＥ及び複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してｍビットで構成された直列データＤＡＴＡを受信し、ｍ個のデータバスラインを介してｍビット並列データを出力する。さらに、直並列変換器１４−１’〜１４−ｊ’のそれぞれは２^ｎ個のデータバスラインを介してメモリセルアレイ１８に接続されていても良い。

各並直列変換器１６−１’〜１６−ｊ’は、リード命令信号ＲＥ及び複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してメモリセルアレイ１８から２^ｎビットデータを並列に受信し、ｍビット直列データを出力する。

クロック発生器ＣＬＫ Ｇｅｎ．２４’は外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫに同期される内部クロック信号ＣＬＫ１を出力するためにロッキング動作を行うことができる。ロッキング動作終了後にクロック発生器ＣＬＫ Ｇｅｎ．２４’は、複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを制御信号発生回路ＣＳＧ Ｃｋｔ．２６’に出力することができる。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生することができる。

図１６に示すように、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生する。実施形態において、ｍ＝２^ｎ＋ｋである。結果として、本発明の実施形態において、１つ以上の直並列変換器１４−１’〜１４−ｊ’及び／または１つ以上の並直列変換器１６−１’〜１６−ｊ’は、１つ以上の制御信号Ｐ１〜Ｐ（ｍ）に応答して外部クロック信号ＥＣＬＫの１クロックサイクルの間にｍ個のデータビットを並列または直列ストリームに変換することができる。実施形態において、２^ｎ個のデータビットはメモリセルアレイにライトすることができ、メモリセルアレイからリードすることができる有効データであり、ｋ個のデータビットは後述するようにチェックデータである。

図１６に示すように、本発明の他の実施形態に係る関連制御ロジッグを含むメモリ装置は、エラー検出回路３５及び／または１つ以上のエラー検出コード発生回路３４−１〜３４−ｊを含めて構成される。エラー検出回路３５は１つ以上のエラー検出器３０−１〜３０−ｊ及び／またはエラー検出信号発生回路３２を含めて構成される。

図１６に示すように、１つ以上のエラー検出器３０−１〜３０−ｊのそれぞれはｍデータバスラインを介して１つ以上の直並列変換器１４−１’〜１４−ｊ’からｍビットデータを受信する。１つ以上のエラー検出器３０−１〜３０−ｊのそれぞれはエラー検出信号ｅｄ１〜ｅｄｊを発生し、エラー検出信号発生回路３２は１つ以上のエラー検出器３０−１〜３０−ｊからのエラー検出信号ｅｄ１〜ｅｄｊを組み合わせて複合エラー検出信号ＥＤを発生する。

図１６に示すように、１つ以上のエラー検出コード発生回路（ＥＤＣ Ｇｅｎ．）３４−１〜３４−ｊのそれぞれは２^ｎ個のデータビットラインを介してメモリセルアレイ１８から２^ｎビットデータを受信する。１つ以上のエラー検出コード発生回路３４−１〜３４−ｊのそれぞれは１つ以上の並直列変換器１６−１’〜１６−ｊ’のそれぞれに伝送されるｋビット、例えば、エラー検出ビットを発生する。ここで、１つ以上のエラー検出コード発生回路３４−１〜３４−ｊからのｋエラー検出ビットはメモリセルアレイ１８からの２^ｎビットデータと結合され、直列データストリームＤＡＴＡ１〜ＤＡＴＡｊとして出力される。

上述のように、１つ以上のエラー検出器３０−１〜３０−ｊのそれぞれは１つ以上の直並列変換器１４−１’〜１４−ｊ’のそれぞれからのｍ（ｍは２^ｎ＋ｋ）ビットの並列データを受信し、エラーの発生可否を検出してエラー信号ｅｄ１〜ｅｄｊを発生する。エラー検出信号発生回路３２はすべてのエラー検出信号ｅｄ１〜ｅｄｊを受信し、エラー存在有無を判断し、複合エラー検出信号ＥＤをメモリコントローラ、例えば、図１Ａのメモリコントローラ１００に出力する。

図１７は本発明の実施形態に係るエラー検出器、例えば、エラー検出器３０−１〜３０−ｊのうちの１つを示す図である。エラー検出器３０−ｊはパリティチェック方法またはＣＲＣ方法で実現することができる。ＣＲＣ方法で実現される場合、エラー検出器３０−ｊは分配器５０及びエラー決定回路５２を含んでもよい。図示したように、分配器５０はｍビットの並列データをｋ＋１ビットのデータで分配してｋビットを出力する。ｋビットがすべて０で構成される場合、エラー検出回路５２はエラーがないものとして決定される。ｋビットがすべて０ではない場合、エラー検出回路５２はエラーがあるものとして決定される。

図１８は本発明の実施形態に係るエラー検出コード発生回路、例えば、１つ以上のエラー検出コード発生回路３４−１〜３４−ｊを示す図であり、エラー検出コード発生回路３４−ｊはメモリセルアレイ１８から出力される２^ｎビット並列データに対応するｋビットコードを並直列変換器１６−１’〜１６−ｊ’で発生する。並直列変換器１６−１’〜１６−ｊ’のそれぞれは１つ以上の制御信号Ｐ１〜Ｐ（ｍ）に応答してメモリセルアレイ１８からの２^ｎビットの並列データと１つ以上のエラー検出コード発生回路３４−１〜３４−ｊからのｋビットのデータをｍ（ｍ＝２^ｎ＋ｋ）ビットの直列データに変換する。

エラー検出コード発生回路３４−ｊは、シフトレジスタ６０と分配器６２を含む。シフトレジスタ６０は２^ｎビットのデータをｋビットほどシフトする（例えば、左にシフトする。）。そのため、ｋビットのＬＳＢは０となり、分配器６２のための２^ｎ＋ｋビットを発生する。分配器６２はｍビットのデータをｋ＋１ビットデータで分配し、ｋビットの残りを出力する。もしｋビットの残りがすべて０であるなら、エラーはない。もしｋビットの残りがすべて０でないなら、エラーはある。

図１９は、本発明の実施形態に係るさらに他の実施形態の関連制御ロジッグを含むメモリ装置を示す図である。図５と係わって上述したように、関連制御ロジッグは１つ以上の直並列変換器１４−１’〜１４−ｊ’、１つ以上の並直列変換器１６−１’〜１６−ｊ’、メモリセルアレイ１８、クロック発生器ＣＬＫ Ｇｅｎ．２４’、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を含む。関連制御ロジッグは、また図１Ｂの従来のアドレスバッファＡＤＤ ＢＵＦ１０、命令デコーダＣＯＭ ＤＥＣ１２、ローデコーダ２０、及び／またはコラムデコーダ２２を含んでもよいし、図５に示すメモリセルアレイ１８’を含んでも良い。

各直並列変換器１４−１’〜１４−ｊ’は、ライト命令信号ＷＥ及び複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してｍビットで構成された直列データＤＡＴＡを受信し、ｍ個のデータバスラインを介してｍビット並列データを出力する。さらに、直並列変換器１４−１’〜１４−ｊ’のそれぞれはｍ個のデータバスラインを介してメモリセルアレイ１８に結合することができる。

各並直列変換器１６−１’〜１６−ｊ’は、リード命令信号ＲＥ及び複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してメモリセルアレイ１８から２^ｎビットデータを並列に受信し、ｍビット直列データを出力する。

クロック発生器ＣＬＫ Ｇｅｎ．２４’は外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫに同期される内部クロック信号ＣＬＫ１を出力するためにロッキング動作を行うことができる。ロッキング動作終了後に、クロック発生器ＣＬＫ Ｇｅｎ．２４’は複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを制御信号発生回路ＣＳＧ Ｃｋｔ．２６’に出力することができる。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生することができる。

図１９に示すように、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生する。実施形態において、ｍ＝２^ｎ＋ｋである。結果として、本発明の実施形態において、１つ以上の直並列変換器１４−１’〜１４−ｊ’及び／または１つ以上の並直列変換器１６−１’〜１６−ｊ’は、１つ以上の制御信号Ｐ１〜Ｐ（ｍ）に応答して外部クロック信号ＥＣＬＫの１クロックサイクルの間にｍ個のデータビットを並列または直列ストリームに変換することができる。

図１９に示すように、本発明の他の実施形態に係る関連制御ロジッグを含むメモリ装置は、１つ以上の温度検出器発生器３８−１’〜３８−ｊ’及び／または１つ以上のデータマスキング回路４０−１’〜４０−ｊ’を含めて構成される。各データマスキング回路４０−１’〜４０−ｊ’は１つ以上のエラースイッチＳＷ１〜ＳＷ２^ｎを含めて構成される。実施形態において、２^ｎ個のデータビットはメモリセルアレイにライトされてメモリセルアレイからリードされることができる有効データである。他の実施形態において、２^ｎ個のデータビットはメモリセルアレイにライトすることができ、メモリセルアレイからリードすることができる有効データであり、ｋ個のデータビットはメモリセルアレイの状態を示すデータ、例えば、温度データである。

図１９に示すように、１つ以上のデータマスキング回路（ＤＭ Ｃｋｔ．）４０−１’〜４０−ｊ’のそれぞれは、ｍ個のデータバスラインを介して１つ以上の直並列変換器１４−１’〜１４−ｊ’からのｍビットデータの一部をマスキングする。例えば、奇数データｄｉ１、ｄｉ２、・・・がｋビット（例えば、２ビット、ｋ１＝１及びｋ２＝０）に応答してメモリセルアレイ１８に用いられることを防止することができ、一方、偶数データｄｉ２、ｄｉ４、・・・がｋビット（例えば、２ビット、ｋ１＝０、ｋ２＝１）に応答してメモリセルアレイ１８に用いられることを防止することができる。

また、ｋビットがすべて「１１」なら、ｍ個の入力データのすべてがメモリセルアレイ１８（基本的に、マスキング動作なしに）に用いられることができる。結果として、メモリ装置、例えば、上述のメモリ装置のあるものに対してはデータマスクピンまたはパッドが必要ではない。

図２０は、データマスキング回路４０−ｊ’を示す図であり、ここで、ｋは２ビットである。

ｋビットの数は可変することができ、一般的に、より多くのビットの数がさらに優れたデータマスキング分解能（ｒｅｓｏｌｕｔｉｏｎ）を提供する。例えば、ｋビットのデータは３ビットまたは４ビットからなることができ、入力データをマスキングするカバレージ（ｃｏｖｅｒａｇｅ）は２ビットより大きくなることができる。

図１９に示すように、１つ以上の温度検出発生器３８−１’〜３８−ｊ’は、１つ以上の並直列変換器１６−１’〜１６−ｊ’のそれぞれに伝送されるｋビットの温度情報を発生することができる。ここで、１つ以上の温度検出発生器３８−１’〜３８−ｊ’からのｋビットの温度情報はメモリセルアレイ１８からの２^ｎビットデータと結合され、直列データストリームＤＡＴＡ１〜ＤＡＴＡｊとして出力される。

１つ以上の温度検出発生器３８−１’〜３８−ｊ’のそれぞれは、温度センサ（図示せず）によって測定された温度に対応するｋビットデータを１つ以上の並直列変換器１６−１’〜１６−ｊ’のそれぞれに出力する。１つ以上の温度検出発生器３８−１’〜３８−ｊ’のそれぞれは、温度センサ（図示せず）によって出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器を含むことができる。

上述のように、１つ以上のデータマスキング回路４０−１’〜４０−ｊ’のそれぞれは、２^ｎ並列データのすべてをマスキングしてもよいし、または一部をマスキングしてもよいし、またはすべてをマスキングしてもよい。同様に、１つ以上の温度検出発生器３８−１’〜３８−ｊ’のそれぞれは、メモリセルアレイ１８から２^ｎビットデータと結合されることができるｋビットの温度情報を発生し、直列データストリームＤＡＴＡ１〜ＤＡＴＡｊとして出力する。温度検出発生器と温度情報とは単に１つの例であり、いかなる形態の装置からいかなる形態のデータがメモリセルアレイから２^ｎビットデータと結合されてもメモリコントローラ、例えば、図１Ａのメモリコントローラ１００に伝送されることができる。

図２１は、本発明のさらに他の実施形態に係る関連制御ロジッグを含むメモリ装置を示す図である。図５に関して説明したように、関連制御ロジッグは１つ以上の直並列変換器１４−１’〜１４−ｊ’、１つ以上の並直列変換器１６−１’〜１６−ｊ’、メモリセルアレイ１８、クロック発生器ＣＬＫ Ｇｅｎ．２４’、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６’を含めて構成される。関連制御ロジッグは図１Ｂの従来のアドレスバッファＡＤＤ ＢＵＦ１０、命令デコーダＣＯＭ ＤＥＣ１２、ローデコーダ２０、及び／またはコラムデコーダ２２また含んでもよいし、図５に示すメモリセルアレイ１８’を含んでも良い。

直並列変換器１４−１’〜１４−ｊ’のそれぞれは、ライト命令ＷＥと複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してｍビットデータからなった直列データＤＡＴＡを受信しｍ個のデータバスラインを介してｍビット並列データを出力する。さらに、直並列変換器１４−１’〜１４−ｊ’のそれぞれはｍ個のデータバスラインを介してメモリセルアレイ１８に接続されていても良い。

並直列変換器１６−１’〜１６−ｊ’のそれぞれは、リード命令ＲＥと複数個の制御信号Ｐ１〜Ｐ（ｍ）に応答してメモリセルアレイ１８から並列で２^ｎビットデータを受信し、ｍビット直列データを出力する。

クロック発生器ＣＬＫ Ｇｅｎ．２４’は外部クロック信号ＥＣＬＫを受信し、ロッキング動作を行って外部クロック信号ＥＣＬＫに同期される内部クロック信号ＣＬＫ１を出力する。ロッキング動作終了した後、クロック発生器ＣＬＫ Ｇｅｎ．２４’は制御信号発生回路ＣＳＧ Ｃｋｔ．２６’に応答して複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを出力する。制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生する。

図２１に示すように、制御信号発生回路ＣＳＧ Ｃｋｔ．２６’は複数個の制御信号Ｐ１〜Ｐ（ｍ）を発生する。実施形態において、ｍは２^ｎ＋ｋである。結果として本発明の実施形態において、１つ以上の直並列変換器１４−１’〜１４−ｊ’及び／または１つ以上の並直列変換器１６−１’〜１６−ｊ’は、また１つ以上の制御信号Ｐ１〜Ｐ（ｍ）に応答して外部クロック信号ＥＣＬＫの１クロックサイクルの間にｍ個のデータビットを並列または直列に変換する。他の実施形態において、２^ｎ個のデータビットはメモリセルアレイに用いられたりメモリセルアレイからリードされることができる有効データであり、ｋ個のデータビットはダミーデータである。

図２１に示すように、本発明のさらに他の実施形態において他の関連制御ロジッグを含むメモリ装置は、また１つ以上のダミービット発生回路（ＴＤ Ｇｅｎ．）４２−１’〜４２−ｊ’及び／または１つ以上のデータマスキング回路４０−１’〜４０−ｊ’を含めて構成することができる。各データマスキング回路４０−１’〜４０−ｊ’は、１つ以上のエラースイッチＳＷ１〜ＳＷ２^ｎをさらに含むことができる。

図２１に示すように、１つ以上のデータマスキング回路４０−１’〜４０−ｊ’のそれぞれは、ｍ個のデータバスラインを介して１つ以上の直並列変換器１４−１’〜１４−ｊ’からｍビットデータを受信する。１つ以上のデータマスキング回路４０−１’〜４０−ｊ’の例の構成及び動作は図２０に関して説明した。

１つ以上のダミービット発生回路４２−１’〜４２−ｊ’のそれぞれは、リード動作のときにｋビットのダミーデータ（例えば、０またはＶｃｃ値を有するデータを１つ以上の並直列変換器１６−１’〜１６−ｊ’に伝送する。

上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様な形態に修正及び変更させることができる。

従来のメモリシステムの例を示す図である。 従来のメモリ装置の例を示す図である。 従来のＰＬＬ及び制御信号発生回路の動作を示す図である。 従来のＰＬＬ及び制御信号発生回路の他の動作を示す図である。 従来のＰＬＬ及び制御信号発生回路のさらに他の動作を示す図である。 本発明の実施形態に係るメモリシステムを示す図である。 本発明の実施形態に係る関連制御ロジッグを含むメモリ装置を示す図である。 直並列変換器、例えば、本発明の実施形態に係る直並列変換器１４−ｊ’を示す図である。 本発明の実施形態に係る並直列変換器、例えば、並直列変換器１６−ｊ’を示す図である。 本発明の実施形態に係る制御信号発生回路を示す図である。 本発明の実施形態に係る制御信号発生回路のライトタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路のリードタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路を示す図である。 本発明の実施形態に係る制御信号発生回路のライトタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路のリードタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路を示す図である。 本発明の実施形態に係る制御信号発生回路のライトタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路のリードタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路を示す図である。 本発明の実施形態に係る制御信号発生回路のライトタイミング図を示す図である。 本発明の実施形態に係る制御信号発生回路のリードタイミング図を示す図である。 本発明の他の実施形態に係る関連制御ロジッグを含むメモリ装置を示す図である。 本発明の実施形態に係るエラー検出器を示す図である。 本発明の実施形態に係るエラー検出コード発生回路を示す図である。 本発明の実施形態に係るさらに他の実施形態の関連制御ロジッグを含むメモリ装置を示す図である。 データマスキング回路を示す図である。 本発明のさらに他の実施形態に係る関連制御ロジッグを含むメモリ装置を示す図である。

符号の説明

１０ アドレスバッファＡＤＤ ＢＵＦ
１２ 命令デコーダＣＯＭ ＤＥＣ
１４−１’〜１４−ｊ’ 直並列変換器
１６−１’〜１６−ｊ’ 並直列変換器
１８’ メモリセルアレイ
２０ ローデコーダ
２２ コラムデコーダ
２４’ クロック発生器ＣＬＫ Ｇｅｎ．
２６’ 制御信号発生回路ＣＳＧ Ｃｋｔ．
ＣＬＫ１ 内部クロック信号
ＥＣＬＫ 外部クロック信号
Ｐ１〜Ｐ（ｍ） 制御信号
ＷＥ ライト命令信号

Claims (44)

1. ｍ−１個の制御信号それぞれに応答してｍ（ｍは３以上の整数）ビットの直列ビットストリームのうち１ビットからｍ−１ビットまでを順次に受信するｍ−１個のレジスタを具備し、前記ｍ−１個のレジスタそれぞれは前記ｍビットの直列ビットストリームのうち１ビットからｍ−１ビットまでをｍ−１個の第１レジスタアレイの出力として保存して出力し、前記ｍ−１個の第１レジスタアレイの出力それぞれは外部クロック信号の１サイクルの間に出力されるｍ−１個のレジスタの第１レジスタアレイと、
   ｍ−１個の第１レジスタアレイの出力を順次に受信するｍ個のレジスタを具備し、前記ｍ個のレジスタそれぞれはｍ番目制御信号に応答して１ビットからｍビットまでをｍ個の第２レジスタアレイ出力として同時に保存して出力し、前記ｍ個の第２レジスタアレイ出力のすべてが前記外部クロック信号の１クロックサイクルの間に出力されるｍ個のレジスタの第２レジスタアレイと、
   を具備して、
   前記ｍビットの直列ビットストリームは、並列ｍビットストリームに変換され、
   前記ｍビットは、２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含む
   ことを特徴とする直並列変換器。
2. 前記第１レジスタアレイのｍ−１個のレジスタのそれぞれ、及び前記第２レジスタアレイのｍ個のレジスタのそれぞれは、フリップフロップである
   ことを特徴とする請求項１に記載の直並列変換器。
3. 前記フリップフロップは、Ｄフリップフロップである
   ことを特徴とする請求項２に記載の直並列変換器。
4. 前記２^ｎ個のデータビット及び前記ｋ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データである
   ことを特徴とする請求項１に記載の直並列変換器。
5. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
   前記ｋ個のデータビットはチェックデータである
   ことを特徴とする請求項１に記載の直並列変換器。
6. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
   前記ｋ個のデータビットはマスクデータである
   ことを特徴とする請求項１に記載の直並列変換器。
7. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
   前記ｋ個のデータビットはダミーデータである
   ことを特徴とする請求項１に記載の直並列変換器。
8. ｍ−１個の制御信号のそれぞれに応答してｍ（ｍは３以上の整数）ビットの直列ビットストリームの１ビットからｍ−１ビットまでを順次に受信し、
   前記ｍビットの直列ビットストリームの１ビットからｍ−１ビットまでを保存して出力し、前記ｍ−１個の第１出力のそれぞれを外部クロック信号の１サイクルの間に出力し、
   前記ｍ−１個の第１出力と前記ｍ番目のビットを順次に受信し、
   ｍ番目の制御信号に応答して１ビットからｍビットまでをｍ個の第２出力として保存して出力し、前記ｍ個の第２出力のすべてを前記外部クロック信号の１サイクルの間に出力し、
   前記ｍビットの直列ビットストリームを並列ｍビットストリームに変換し、前記ｍビットは２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含む
   ことを特徴とする直並列変換方法。
9. ｍ（ｍは３以上の整数）ビットの並列ビットストリームの１ビットからｍビットまでを同時にそれぞれ受信するｎ個のロジッグゲートを具備し、前記ｍ個のロジッグゲートそれぞれはｍ個の制御信号それぞれに応答してｍビットの直列ビットストリームの１ビットからｍビットまでをｍ個のロジッグゲートアレイ出力として順次に出力し、前記ｍ個のロジッグゲートアレイ出力のすべてを外部クロック信号の１サイクルの間に出力するｍ個のロジッグゲートのロジッグゲートアレイと、
   前記ｍ個のロジッグゲートアレイ出力を順次に受信し、１ビットからｍビットまでをｍビットの直列ビットストリームとして出力し、１ビットからｍビットまでのすべてを前記外部クロック信号の１サイクルの間に出力するロジッグゲートと、
   を具備して、
   前記ｍビットの並列ビットストリームは、ｍビットの直列ビットストリームに変換され、
   前記ｍビットは、２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含む
   ことを特徴とする並直列変換器。
10. 前記ｍ個のロジッグゲートは、ＡＮＤゲートであり、
    前記ロジッグゲートはＯＲゲートである
    ことを特徴とする請求項９に記載の並直列変換器。
11. 前記２^ｎ個のデータビット及び前記ｋ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データである
    ことを特徴とする請求項９に記載の並直列変換器。
12. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはチェックデータである
    ことを特徴とする請求項９に記載の並直列変換器。
13. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはマスクデータである
    ことを特徴とする請求項９に記載の並直列変換器。
14. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはダミーデータである
    ことを特徴とする請求項９に記載の直並列変換器。
15. ｍ（ｍは３以上の整数）ビットの並列ビットストリームの１ビットからｍビットまでを同時に受信し、
    ｍビットの直列ビットストリームの１ビットからｍビットまでをｍ個の制御信号それぞれに応答してｍ個の第１出力として順次に出力し、前記ｍ個の第１出力のすべてを外部クロック信号の１サイクルの間に出力し、
    前記ｍ個の第１出力を順次に受信し、１ビットからｍビットまでをｍビットの直列ビットストリームとして出力し、１ビットからｍビットまでのすべてを前記外部クロック信号の１サイクルの間に出力して、
    前記ｍビットが並列ビットストリームを前記ｍビットの直列ビットストリームに変換し、前記ｍビットは２^ｎ（ｎは１以上の整数）個のデータビット及びｋ（ｋは１以上の整数）個のデータビットを含む
    ことを特徴とする並直列変換方法。
16. 少なくとも２個の内部クロック信号を受信し、ｐ個の制御信号（ｐは３以上の整数）を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋはデータビット（ｋは１以上の整数）の数であり、前記ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生するロジッグ回路を具備する
    ことを特徴とする制御信号発生器。
17. 前記２^ｎ個のデータビット及び前記ｋ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データである
    ことを特徴とする請求項１６に記載の制御信号発生器。
18. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはチェックデータである
    ことを特徴とする請求項１６に記載の制御信号発生器。
19. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはマスクデータである
    ことを特徴とする請求項１６に記載の制御信号発生器。
20. 前記２^ｎ個のデータビットは、メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはダミーデータである
    ことを特徴とする請求項１６記載の制御信号発生器。
21. メモリセルアレイと、
    少なくとも２個の内部クロック信号を受信し、ｐ個の制御信号（ｐは３以上の整数）を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋはデータビット（ｋは１以上の整数）の数であり、前記ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生する制御信号発生器回路と、
    ｍ（ｍは３以上の整数）ビットの直列ビットストリームを順次に受信し、前記ｍビットの直列ビットストリームをｐ個の制御信号それぞれに応答して並列ビットストリームに変換し、前記並列ビットストリームのすべてを前記外部クロック信号の１サイクル間出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイに用いられることができる少なくとも１つの直並列変換器と、
    前記メモリセルアレイからリードされる少なくとも並列２^ｎビットストリームを受信し、前記並列２^ｎビットストリームを前記２^ｎ個の制御信号それぞれに応答して直列ビットストリームに変換し、前記直列ビットストリームのすべてを前記外部クロック信号の１サイクルの間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイからリードすることができる少なくとも１つの並直列変換器と、
    を具備することを特徴とするメモリ装置。
22. 前記２^ｎデータビット及び前記ｋ個のデータビットは、前記メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データである
    ことを特徴とする請求項２１に記載のメモリ装置。
23. 前記２^ｎ個のデータビットは、前記メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはチェックデータである
    ことを特徴とする請求項２１に記載のメモリ装置。
24. 前記２^ｎ個のデータビットは、前記メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはマスクデータである
    ことを特徴とする請求項２１に記載のメモリ装置。
25. 前記２^ｎ個のデータビットは、前記メモリセルアレイにライトすることができ、前記メモリセルアレイからリードすることができる有効データであり、
    前記ｋ個のデータビットはダミーデータである
    ことを特徴とする請求項２１に記載のメモリ装置。
26. 前記少なくとも１つの直並列変換器は、ライトイネーブル信号をさらに受信し、少なくとも前記２^ｎ個のデータビットを前記メモリセルアレイに用いる
    ことを特徴とする請求項２１に記載のメモリ装置。
27. 前記少なくとも１つの並直列変換器は、リードイネーブル信号をさらに受信し、少なくとも前記２^ｎ個のデータビットを前記メモリセルアレイからリードする
    ことを特徴とする請求項２１に記載のメモリ装置。
28. 前記少なくとも１つの直並列変換器は、前記ｍビットの直列ビットストリームを前記２^ｎ個のデータビットと前記ｋ個のデータビットを含む並列ｍビットストリームに変換し、
    前記並列ｍビットストリームは前記メモリセルアレイに用いられることができる
    ことを特徴とする請求項２１に記載のメモリ装置。
29. 前記少なくとも１つの並直列変換器は、前記並列ｍビットストリームを前記メモリセルアレイからリードすることができるｍビットの直列ビットストリームに変換し、
    前記ｍビットの直列ビットストリームは前記２^ｎ個のデータビットと前記ｋ個のデータビットとを含む
    ことを特徴とする請求項２８に記載のメモリ装置。
30. 前記少なくとも１つの直並列変換器は、前記ｍビットの直列ビットストリームを、前記メモリセルアレイに用いられることができる前記２^ｎ個のデータビットと前記ｋ個のデータビットを含む並列ｍビットストリームに変換する
    ことを特徴とする請求項２１に記載のメモリ装置。
31. 前記少なくとも１つの並直列変換器は、前記並列ｍビットストリームをｍビットの直列ビットストリームに変換し、
    前記２^ｎ個のデータビットは、前記メモリセルアレイからリードすることができる
    ことを特徴とする請求項３０に記載のメモリ装置。
32. 前記少なくとも１つの直並列変換器から前記並列ｍビットストリームを受信し、複合エラー検出信号を発生するエラー検出回路をさらに具備する
    ことを特徴とする請求項３０に記載のメモリ装置。
33. 前記エラー検出回路は、
    少なくとも１つの直並列変換器から並列ｍビットストリームを受信しｋビット信号を発生する分配器と、前記ｋビット信号を受信しエラー検出信号を発生するエラー決定回路とを具備する少なくとも１つのエラー検出器と、
    少なくとも１つの前記エラー決定回路から前記エラー検出信号を組み合わせ前記複合エラー検出信号を発生するエラー検出信号発生回路と、
    を具備する
    ことを特徴とする請求項３２に記載のメモリ装置。
34. 前記少なくとも１つのエラー検出器は、パリティチェックで実現することを特徴とする請求項３３記載のメモリ装置。
35. 前記少なくとも１つのエラー検出器は、循環リダンダンシーチェック（ＣＲＣ；Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）実現を実行する
    ことを特徴とする請求項３３記載のメモリ装置。
36. 前記メモリセルアレイから前記２^ｎ個のデータビットを受信し、少なくとも１つのｋビットコードを発生するエラー検出コード発生回路をさらに具備する
    ことを特徴とする請求項３２に記載のメモリ装置。
37. 前記エラー検出コード発生回路は、
    前記メモリセルアレイから前記２^ｎ個のデータビットを受信し、ｍビットを発生するシフトレジスタと、
    前記ｍビットを分配してｋビットコードを発生する分配器を具備する少なくとも１つのエラー検出コード発生器と、
    を具備する
    ことを特徴とする請求項３６に記載のメモリ装置。
38. 前記少なくとも１つの直並列変換器から前記並列ｍビットストリームを受信し、前記メモリセルアレイに用いられることができる前記２^ｎ個のデータビットを発生するデータマスキング回路をさらに具備する
    ことを特徴とする請求項３０に記載のメモリ装置。
39. 前記データマスキング回路は、
    複数個のスイッチを具備し、前記複数個のスイッチそれぞれは前記少なくとも１つの直並列変換器から前記２^ｎ個のデータビット及び前記ｋ個のデータビットを受信し、前記２^ｎ個のデータビットの少なくとも１つをマスクする
    ことを特徴とする請求項３８に記載のメモリ装置。
40. 前記ｋが増加することによってマスキング分解能(resolution)が増加する
    ことを特徴とする請求項３９記載のメモリ装置。
41. 前記メモリセルアレイに対する温度情報を受信し、前記少なくとも１つの並直列変換器にｋビットの温度情報を出力する少なくとも１つの温度検出発生器をさらに具備する
    ことを特徴とする請求項３８に記載のメモリ装置。
42. ｋ個のダミービットを発生し、前記ｋ個のダミービットを前記少なくとも１つの並直列変換器に出力する少なくとも１つのダミービット発生器をさらに具備する
    ことを特徴とする請求項３９に記載のメモリ装置。
43. 少なくとも２個の内部クロック信号を受信し、ｐ（ｐは３以上の整数）個の制御信号を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋ（ｋは１以上の整数）はデータビットの数であり、ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生し、
    ｍ（ｍは３以上の整数）ビットの直列ビットストリームを順次に受信し、前記ｍビットの直列ビットストリームを前記ｐ個の制御信号それぞれに応答して並列ビットストリームに変換し、前記並列ビットストリームのすべてのビットを前記外部クロック信号の１サイクルの間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイに用いられることができ、
    前記メモリセルアレイからリードされる少なくとも並列２^ｎビットストリームを受信し、前記並列２^ｎビットストリームを前記２^ｎ個の制御信号それぞれに応答して直列ビットストリームに変換し、前記直列ビットストリームはすべてのビットを前記外部クロック信号の１クロックサイクルの間に出力し、少なくとも前記２^ｎビットデータは前記メモリセルアレイからリードすることができる
    ことを特徴とするメモリセルアレイにデータをライトしメモリセルアレイからデータをリードする方法。
44. 複数個のメモリ装置を具備し、
    前記複数個のメモリ装置のそれぞれは、
    メモリセルアレイと、
    少なくとも２個の内部クロック信号を受信し、ｐ（ｐは３以上の整数）個の制御信号を発生し、ｐ＝２^ｎ＋ｋであり、２^ｎ（ｎは１以上の整数）はデータビットの数であり、ｋ（ｋは１以上の整数）はデータビットの数であり、ｐ個の制御信号のすべてを外部クロック信号の１クロックサイクルの間に順次に発生する制御信号発生器回路と、
    ｍ（ｍは３以上の整数）ビットの直列ビットストリームを順次に受信し、前記ｍビットの直列ビットストリームを前記ｐ個の制御信号それぞれに応答して並列ビットストリームに変換し、前記並列ビットストリームのすべてのビットを前記外部クロック信号の１サイクルの間に出力し、少なくとも前記２^ｎ個のデータビットは前記メモリセルアレイに用いられることができる少なくとも１つの直並列変換器と、
    前記メモリセルアレイからリードされる少なくとも並列２^ｎビットストリームを受信し、前記並列２^ｎビットストリームを前記２^ｎ個の制御信号それぞれに応答して直列ビットストリームに変換し、前記直列ビットストリームはすべてのビットを前記外部クロック信号の１クロックサイクルの間に出力し、少なくとも前記２^ｎビットデータは前記メモリセルアレイからリードすることができる少なくとも１つの並直列変換器を具備するメモリモジュールと、
    前記外部クロック信号を前記制御信号発生器回路に供給する少なくとも２個の内部クロック信号を発生する前記複数個のメモリ装置のそれぞれの位相同期ループに供給し、前記複数個のメモリ装置から前記少なくとも２^ｎ個のデータビットをリードし、前記複数個のメモリ装置に前記少なくとも２^ｎ個のデータビットをライトするための命令信号及びアドレス信号を供給するメモリコントローラと、
    を具備する
    ことを特徴とするメモリシステム。