JPH0528089A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528089A JPH0528089A JP3182246A JP18224691A JPH0528089A JP H0528089 A JPH0528089 A JP H0528089A JP 3182246 A JP3182246 A JP 3182246A JP 18224691 A JP18224691 A JP 18224691A JP H0528089 A JPH0528089 A JP H0528089A
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- Japan
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Abstract
(57)【要約】 （修正有）
【目的】 ピン数を増やさずに色々なモードを実現する
半導体記憶装置を提供する。 【構成】 チップセレクト信号CSが立ち下がるとメモリ
サイクルが開始し、ランダムクロックRCの１回目、２回
目、３回目の各立ち上がりに同期してタイミングジェネ
レータ１がそれぞれRAS、MAS、CASの信号を発生し、各
信号はデータ入力端子２０に入力される。RAS信号によ
り動作モード制御信号(Cont)がラッチ２に、読みだし書
き込み信号R/Wがラッチ２６に、アドレス信号入力端子
３０に入力されたロウアドレス(Row)がアドレスバッフ
ァ７に取り込まれる。MAS信号により書き込みマスクデ
ータ(mask)がマスクデータラッチ１５に取り込まれる。
CAS信号により書き込みデータ(Din)が入出力バッファ６
に、アドレス信号入力端子３０に入力されたカラムアド
レス(Column)がアドレスバッファ７に取り込まれる。
半導体記憶装置を提供する。 【構成】 チップセレクト信号CSが立ち下がるとメモリ
サイクルが開始し、ランダムクロックRCの１回目、２回
目、３回目の各立ち上がりに同期してタイミングジェネ
レータ１がそれぞれRAS、MAS、CASの信号を発生し、各
信号はデータ入力端子２０に入力される。RAS信号によ
り動作モード制御信号(Cont)がラッチ２に、読みだし書
き込み信号R/Wがラッチ２６に、アドレス信号入力端子
３０に入力されたロウアドレス(Row)がアドレスバッフ
ァ７に取り込まれる。MAS信号により書き込みマスクデ
ータ(mask)がマスクデータラッチ１５に取り込まれる。
CAS信号により書き込みデータ(Din)が入出力バッファ６
に、アドレス信号入力端子３０に入力されたカラムアド
レス(Column)がアドレスバッファ７に取り込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に、パソコンやワークステーションな
どの情報機器で、画像用のフレームメモリとして用いら
れるビデオメモリに利用すると有効である動作モード制
御に関するものである。
るものであり、特に、パソコンやワークステーションな
どの情報機器で、画像用のフレームメモリとして用いら
れるビデオメモリに利用すると有効である動作モード制
御に関するものである。
【０００２】
【従来の技術】画像データを記憶するビデオメモリは一
般にランダムポートとシリアルポートを備えたデュアル
ポート構成が用いられている。図４は汎用的な１Mのビ
デオメモリに用いられる信号名を表している。図４にお
いて、シリアルポート用としてはシリアルクロックSC、
シリアルアウトプットイネーブルSOE及びシリアルデー
タ出力SO3〜SO0を備えており、ランダムポート用として
はシリアルデータ転送コントロール及びアウトプットイ
ネーブルDT/OE、ライトパービットコントロール及びラ
イトイネーブルWB/WE、ロウアドレスストローブRAS、カ
ラムアドレスストローブCAS、アドレス信号A8〜A0、ラ
イトパービット選択データ及びデータ入出力W3/IO3〜W0
/IO0を備えている。FWEはフラシュライトイネーブル、V
ccは電源、GNDはグランドである。DT/OE,WB/WE,SOE,FW
E,RAS,CASは、ランダムポートの動作モードを制御する
制御信号で、これらの制御信号の" ０,１"の組み合わ
せによって、動作モードが決まる。
般にランダムポートとシリアルポートを備えたデュアル
ポート構成が用いられている。図４は汎用的な１Mのビ
デオメモリに用いられる信号名を表している。図４にお
いて、シリアルポート用としてはシリアルクロックSC、
シリアルアウトプットイネーブルSOE及びシリアルデー
タ出力SO3〜SO0を備えており、ランダムポート用として
はシリアルデータ転送コントロール及びアウトプットイ
ネーブルDT/OE、ライトパービットコントロール及びラ
イトイネーブルWB/WE、ロウアドレスストローブRAS、カ
ラムアドレスストローブCAS、アドレス信号A8〜A0、ラ
イトパービット選択データ及びデータ入出力W3/IO3〜W0
/IO0を備えている。FWEはフラシュライトイネーブル、V
ccは電源、GNDはグランドである。DT/OE,WB/WE,SOE,FW
E,RAS,CASは、ランダムポートの動作モードを制御する
制御信号で、これらの制御信号の" ０,１"の組み合わ
せによって、動作モードが決まる。
【０００３】図５にランダムポートにおける各信号の入
力タイミングを示す。図５において、RASの立ち下がり
時にロウアドレス(Row)を入力すると共にWB/WEとしてラ
イトパービット機能を制御する信号（モード選択）を、
DT/OEとしてシリアルデータ転送を制御する信号（デー
タ転送）を、W3/IO3〜W0/IO0としてライトパービット機
能使用時のビットマスクデータ（ビット選択）を入力す
る。CASの立ち下がり時にカラムアドレス(Column)を入
力すると共に、WB/WEとして書き込み信号（ライトイネ
ーブル）を、W3/IO3〜W0/IO0として入力データ(data)を
入力する。フラシュライト時には、RAS信号立ち下がり
時にFWEとしてフラシュライト制御信号（フラッシュラ
イト）を入力する。このように、RAS,CASでタイミング
を、WB/WE,DT/OE,FWEの信号により動作モードを制御し
ている。
力タイミングを示す。図５において、RASの立ち下がり
時にロウアドレス(Row)を入力すると共にWB/WEとしてラ
イトパービット機能を制御する信号（モード選択）を、
DT/OEとしてシリアルデータ転送を制御する信号（デー
タ転送）を、W3/IO3〜W0/IO0としてライトパービット機
能使用時のビットマスクデータ（ビット選択）を入力す
る。CASの立ち下がり時にカラムアドレス(Column)を入
力すると共に、WB/WEとして書き込み信号（ライトイネ
ーブル）を、W3/IO3〜W0/IO0として入力データ(data)を
入力する。フラシュライト時には、RAS信号立ち下がり
時にFWEとしてフラシュライト制御信号（フラッシュラ
イト）を入力する。このように、RAS,CASでタイミング
を、WB/WE,DT/OE,FWEの信号により動作モードを制御し
ている。
【０００４】
【発明が解決しようとする課題】集積回路技術の進歩に
ともない１チップに集積可能な素子数が増大した場合
に、ビデオメモリにおいては、記憶容量の増加だけでは
なく、画像用フレームメモリの性能向上の見地から新た
な機能の追加が望まれている。例えば、シリアルレジス
タを２分割し、シリアルデータ転送を２回に分けて行う
スプリットデータ転送機能や、新たなシリアルポートを
追加したトリプルポート機能はすでにビデオメモリに取
り込まれつつある。これらの新たな機能を追加すること
は動作モードの追加であり、これにともなって動作モー
ド制御信号も増加する。また、記憶容量の増加にともな
ってアドレスビット幅も増加し、性能向上の点からデー
タビット幅も増加の方向にある。このように大容量多機
能のビデオメモリは、アドレス信号、データ、及び動作
モード制御信号が増加し、そのピン数は膨大となり、所
望のパッケージに収まらなくなる。
ともない１チップに集積可能な素子数が増大した場合
に、ビデオメモリにおいては、記憶容量の増加だけでは
なく、画像用フレームメモリの性能向上の見地から新た
な機能の追加が望まれている。例えば、シリアルレジス
タを２分割し、シリアルデータ転送を２回に分けて行う
スプリットデータ転送機能や、新たなシリアルポートを
追加したトリプルポート機能はすでにビデオメモリに取
り込まれつつある。これらの新たな機能を追加すること
は動作モードの追加であり、これにともなって動作モー
ド制御信号も増加する。また、記憶容量の増加にともな
ってアドレスビット幅も増加し、性能向上の点からデー
タビット幅も増加の方向にある。このように大容量多機
能のビデオメモリは、アドレス信号、データ、及び動作
モード制御信号が増加し、そのピン数は膨大となり、所
望のパッケージに収まらなくなる。
【０００５】本発明は、上記問題点に対してなされたも
ので、少ない信号で多くの動作モードを実現する半導体
記憶装置を提供することを目的とする。
ので、少ない信号で多くの動作モードを実現する半導体
記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は前記課題を解決
するため、１サイクル内に３種類以上のタイミングを制
御する信号を入力する手段と、入出力データあるいはア
ドレス信号と動作モード制御信号を同一端子より入力す
る手段と、前記動作モード制御信号を保持する手段と、
前記動作モード制御信号を保持する手段の出力により内
部の動作を制御する手段とを備えた構成とするものであ
る。
するため、１サイクル内に３種類以上のタイミングを制
御する信号を入力する手段と、入出力データあるいはア
ドレス信号と動作モード制御信号を同一端子より入力す
る手段と、前記動作モード制御信号を保持する手段と、
前記動作モード制御信号を保持する手段の出力により内
部の動作を制御する手段とを備えた構成とするものであ
る。
【０００７】
【作用】本発明は、動作モード制御信号を、入出力デー
タあるいはアドレスバス信号と同一の端子から入力する
ことが出来るので、多機能なメモリを少ないピン数で実
現することが出来る。
タあるいはアドレスバス信号と同一の端子から入力する
ことが出来るので、多機能なメモリを少ないピン数で実
現することが出来る。
【０００８】
【実施例】図１は本発明の半導体記憶装置を用いたデュ
アルポート構成のビデオメモリの構成例を示す図、図２
は本発明のメモリの入出力信号名を示す図、図３はラン
ダムポートにおける各信号の入力と内部信号のタイミン
グを示す図である。
アルポート構成のビデオメモリの構成例を示す図、図２
は本発明のメモリの入出力信号名を示す図、図３はラン
ダムポートにおける各信号の入力と内部信号のタイミン
グを示す図である。
【０００９】図２に示す入出力信号においてシリアルポ
ート用としてはシリアルクロックSC、シリアルデータ出
力SO3〜SO0、シリルアウトップトイネーブルSOEを備え
ており、ランダムポート用としてはランダムクロックR
C、チップセレクトCS、読みだし書き込み信号R/W、アド
レス信号A8〜A0、データ入出力IO3〜IO0を備えている。
Vccは電源、GNDはグランドである。ランダムクロックRC
はランダムポートのタイミングを制御する信号であり、
図３に示すように連続したクロックである。チップセレ
クト信号CSは、サイクルの開始を示す信号であり、図３
に示すように、サイクルの開始に立ち下がり、次のサイ
クル開始までの間に立ち上がる。
ート用としてはシリアルクロックSC、シリアルデータ出
力SO3〜SO0、シリルアウトップトイネーブルSOEを備え
ており、ランダムポート用としてはランダムクロックR
C、チップセレクトCS、読みだし書き込み信号R/W、アド
レス信号A8〜A0、データ入出力IO3〜IO0を備えている。
Vccは電源、GNDはグランドである。ランダムクロックRC
はランダムポートのタイミングを制御する信号であり、
図３に示すように連続したクロックである。チップセレ
クト信号CSは、サイクルの開始を示す信号であり、図３
に示すように、サイクルの開始に立ち下がり、次のサイ
クル開始までの間に立ち上がる。
【００１０】図１に示す本発明のメモリ構成例におい
て、２１,２２は１サイクル間に３種類以上のタイミン
グを制御する信号であるランダムクロックRCとチップセ
レクトCSの入力手段としてのRC,CS入力端子、１はラン
ダムクロックRCとチップセレクト信号CSから内部のタイ
ミングを発生するタイミングジェネレータ、２０はメモ
リセル１０に対する書き込み又は読みだしデータと動作
モード制御信号を同一端子より入出力する手段としての
データ入出力端子、２は動作モード信号を保持する手段
としてのラッチ、３は動作モード信号をデコードするデ
コーダ、２５は読みだし書き込み信号R/W入力端子、２
６は読みだし書き込み信号R/Wを保持するラッチ、４は
書き込み動作のタイミングを作るライトクロックジェネ
レータ、５はシリアルデータ転送をコントロールする転
送コントロール信号発生回路、１５はマスクデータを保
持するラッチ、６はデータの入出力バッファ、３０はア
ドレス信号入力端子、７はアドレスバッファ、８はコラ
ムデコーダ、１０はメモリセル、１１はロウデコーダ、
１２はシリアルデータを記憶するシリアルデータレジス
タ、２３はシリアルクロックSC入力端子、１４はシリア
ル出力用のバッファ、２７はシリアルアウトプットイネ
ーブルSOE入力端子、２９はシリアルデータ出力端子、
２８はフラッシュライトをコントロールするフラッシュ
ライトコントロール信号発生回路である。
て、２１,２２は１サイクル間に３種類以上のタイミン
グを制御する信号であるランダムクロックRCとチップセ
レクトCSの入力手段としてのRC,CS入力端子、１はラン
ダムクロックRCとチップセレクト信号CSから内部のタイ
ミングを発生するタイミングジェネレータ、２０はメモ
リセル１０に対する書き込み又は読みだしデータと動作
モード制御信号を同一端子より入出力する手段としての
データ入出力端子、２は動作モード信号を保持する手段
としてのラッチ、３は動作モード信号をデコードするデ
コーダ、２５は読みだし書き込み信号R/W入力端子、２
６は読みだし書き込み信号R/Wを保持するラッチ、４は
書き込み動作のタイミングを作るライトクロックジェネ
レータ、５はシリアルデータ転送をコントロールする転
送コントロール信号発生回路、１５はマスクデータを保
持するラッチ、６はデータの入出力バッファ、３０はア
ドレス信号入力端子、７はアドレスバッファ、８はコラ
ムデコーダ、１０はメモリセル、１１はロウデコーダ、
１２はシリアルデータを記憶するシリアルデータレジス
タ、２３はシリアルクロックSC入力端子、１４はシリア
ル出力用のバッファ、２７はシリアルアウトプットイネ
ーブルSOE入力端子、２９はシリアルデータ出力端子、
２８はフラッシュライトをコントロールするフラッシュ
ライトコントロール信号発生回路である。
【００１１】上記構成の動作について、図３に示すタイ
ミング図に従って説明する。タイミングジェネレータ１
にランダムクロックRC及びチップセレクト信号CSが入力
されており、チップセレクト信号CSが立ち下がることに
よりメモリサイクルが開始される。チップセレクト信号
CSが立ち下がった後のランダムクロックRCの最初の立ち
上がり（図３の(1)）に同期してタイミングジェネレー
タ１がRAS信号を発生し、このRAS信号によりデータ入出
力端子２０に入力された動作モード制御信号(Cont)がラ
ッチ２に、読みだし書き込み信号R/Wがラッチ２６に取
り込まれると共に、アドレス信号入力端子３０に入力さ
れたロウアドレス(Row)がアドレスバッファ７に取り込
まれる。動作モード制御信号(Cont)はデコーダ３でデコ
ードされ、動作モードに応じて内部のブロックを制御す
る。
ミング図に従って説明する。タイミングジェネレータ１
にランダムクロックRC及びチップセレクト信号CSが入力
されており、チップセレクト信号CSが立ち下がることに
よりメモリサイクルが開始される。チップセレクト信号
CSが立ち下がった後のランダムクロックRCの最初の立ち
上がり（図３の(1)）に同期してタイミングジェネレー
タ１がRAS信号を発生し、このRAS信号によりデータ入出
力端子２０に入力された動作モード制御信号(Cont)がラ
ッチ２に、読みだし書き込み信号R/Wがラッチ２６に取
り込まれると共に、アドレス信号入力端子３０に入力さ
れたロウアドレス(Row)がアドレスバッファ７に取り込
まれる。動作モード制御信号(Cont)はデコーダ３でデコ
ードされ、動作モードに応じて内部のブロックを制御す
る。
【００１２】ランダムクロックRCの２回目の立ち上がり
（図３の(2)）に同期してタイミングジェネレータ１がM
AS信号を発生し、このMAS信号によりデータ入出力端子
２０に入力された書き込みマスクデータ(mask)がマスク
データラッチ１５に取り込まれる。ランダムクロックRC
の３回目の立ち上がり（図３の(3)）でタイミングジェ
ネレータ１がCAS信号を発生し、このCAS信号により、デ
ータ入出力端子２０に入力された書き込みデータ(Din)
が入出力バッファ６に取り込まれるとともに、アドレス
信号入力端子３０に入力されたカラムアドレス(Column)
がアドレスバッファ７に取り込まれる。ライトクロック
ジェネレータ４はデコーダ３の出力がメモリセル１０に
対する書き込みモードの時にメモリセル１０に対する書
き込み信号を発生する。転送コントロール５はデコーダ
３の出力がシリアルデータ転送モードの時にメモリセル
１０からシリアルデータレジスタ１２へのデータ転送を
制御する。フラッシュライトコントロール２８はデコー
ダ３の出力がフラッシュライトモードの時にフラッシュ
ライト動作制御を行う。
（図３の(2)）に同期してタイミングジェネレータ１がM
AS信号を発生し、このMAS信号によりデータ入出力端子
２０に入力された書き込みマスクデータ(mask)がマスク
データラッチ１５に取り込まれる。ランダムクロックRC
の３回目の立ち上がり（図３の(3)）でタイミングジェ
ネレータ１がCAS信号を発生し、このCAS信号により、デ
ータ入出力端子２０に入力された書き込みデータ(Din)
が入出力バッファ６に取り込まれるとともに、アドレス
信号入力端子３０に入力されたカラムアドレス(Column)
がアドレスバッファ７に取り込まれる。ライトクロック
ジェネレータ４はデコーダ３の出力がメモリセル１０に
対する書き込みモードの時にメモリセル１０に対する書
き込み信号を発生する。転送コントロール５はデコーダ
３の出力がシリアルデータ転送モードの時にメモリセル
１０からシリアルデータレジスタ１２へのデータ転送を
制御する。フラッシュライトコントロール２８はデコー
ダ３の出力がフラッシュライトモードの時にフラッシュ
ライト動作制御を行う。
【００１３】以上のように本実施例によれば、動作モー
ドを制御する動作モード制御信号を入出力データと同一
の入出力端子から入力し、デコーダによって内部ブロッ
クを制御しているので、動作モード制御用信号端子の数
を減少させることができる。
ドを制御する動作モード制御信号を入出力データと同一
の入出力端子から入力し、デコーダによって内部ブロッ
クを制御しているので、動作モード制御用信号端子の数
を減少させることができる。
【００１４】なお、図においては動作モード制御信号(C
ont)を入出力データと同一の端子より入力する構成につ
いて説明したが、図３からも明らかなように、動作モー
ド制御信号(Cont)をアドレス信号と同一の端子より書き
込みマスク(mask)と同一のタイミングで入力する構成と
しても同様の動作を実現できる。また、ランダムクロッ
クRCとチップセレクト信号CSを入力し、タイミングジェ
ネレータにより内部信号RAS,CAS,MASを発生する構成に
ついて説明したが、このRAS,CAS,MAS信号を直接入力端
子より入力する構成においても同様の動作を実現できる
ことは言うまでもない。
ont)を入出力データと同一の端子より入力する構成につ
いて説明したが、図３からも明らかなように、動作モー
ド制御信号(Cont)をアドレス信号と同一の端子より書き
込みマスク(mask)と同一のタイミングで入力する構成と
しても同様の動作を実現できる。また、ランダムクロッ
クRCとチップセレクト信号CSを入力し、タイミングジェ
ネレータにより内部信号RAS,CAS,MASを発生する構成に
ついて説明したが、このRAS,CAS,MAS信号を直接入力端
子より入力する構成においても同様の動作を実現できる
ことは言うまでもない。
【００１５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、入出力データあるいはアドレス信号と動作モ
ード制御信号を同一の端子から入力できるので、動作モ
ード制御用信号端子数を減少でき、動作モードを多く必
要とする多機能のメモリを少ないピン数のパッケージで
実現できる。また、従来のメモリに適応する場合にはピ
ン数を削減することが出来、より小さなパッケージに収
めることが出来る。画像用フレームメモリにおいては、
大容量のメモリを必要とし、多数のメモリチップを実装
することになるので、パッケージサイズを小さくするこ
とはシステム規模を縮小できるので、本発明は極めて有
効である。
によれば、入出力データあるいはアドレス信号と動作モ
ード制御信号を同一の端子から入力できるので、動作モ
ード制御用信号端子数を減少でき、動作モードを多く必
要とする多機能のメモリを少ないピン数のパッケージで
実現できる。また、従来のメモリに適応する場合にはピ
ン数を削減することが出来、より小さなパッケージに収
めることが出来る。画像用フレームメモリにおいては、
大容量のメモリを必要とし、多数のメモリチップを実装
することになるので、パッケージサイズを小さくするこ
とはシステム規模を縮小できるので、本発明は極めて有
効である。
【図１】本発明の半導体記憶装置を用いたデュアルポー
ト構成のビデオメモリの構成例を示す図
ト構成のビデオメモリの構成例を示す図
【図２】本発明のメモリの入出力信号名を示す図
【図３】本発明のランダムポートにおける各信号の入力
と内部信号のタイミングを示す図
と内部信号のタイミングを示す図
【図４】従来のメモリの入出力信号名を示す図
【図５】従来のランダムポートにおける各信号の入力タ
イミングを示す図
イミングを示す図
１ タイミングジェネレータ
２ ラッチ
３ デコーダ
２０ データ入出力端子
２１ ランダムクロック入力端子
２２ チップセレクト入力端子
Claims (4)
- 【請求項１】１サイクル内に３種類以上のタイミングを
制御する信号を入力する手段と、入出力データと動作モ
ード制御信号を同一端子より入力する手段と、 前記動作モード制御信号を保持する手段と、前記動作モ
ード制御信号を保持する手段の出力により内部の動作モ
ードを制御する手段とを備えた半導体記憶装置。 - 【請求項２】請求項１記載の１サイクル内に３種類以上
のタイミングを制御する信号がサイクルの開始を示す信
号と、連続したクロック信号とからなることを特徴とす
る半導体記憶装置。 - 【請求項３】１サイクル内に３種類以上のタイミングを
制御する信号を入力する手段と、アドレス信号と動作モ
ード制御信号を同一端子より入力する手段と、 前記動作モード制御信号を保持する手段と、前記動作モ
ード制御信号を保持する手段の出力により内部の動作モ
ードを制御する手段とを備えた半導体記憶装置。 - 【請求項４】請求項３記載の１サイクル内に３種類以上
のタイミングを制御する信号がサイクルの開始を示す信
号と、連続したクロック信号とからなることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182246A JPH0528089A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182246A JPH0528089A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528089A true JPH0528089A (ja) | 1993-02-05 |
Family
ID=16114905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182246A Pending JPH0528089A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528089A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680361A (en) * | 1993-06-14 | 1997-10-21 | Rambus, Inc. | Method and apparatus for writing to memory components |
| US6043829A (en) * | 1997-04-24 | 2000-03-28 | Mitsubishi Denki Kabushiki Kaisha | Frame buffer memory with look-up table |
| WO2001022424A1 (en) * | 1999-09-21 | 2001-03-29 | Celis Semiconductor Corporation | Asynchronously addressable clocked memory device and method of operating same |
| US6961830B2 (en) | 1999-07-23 | 2005-11-01 | Fujitsu Limited | Semiconductor memory device with fast masking process in burst write mode |
| JP2007018692A (ja) * | 2005-07-05 | 2007-01-25 | Samsung Electronics Co Ltd | データ入力及びデータ出力制御装置及び方法 |
-
1991
- 1991-07-23 JP JP3182246A patent/JPH0528089A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680361A (en) * | 1993-06-14 | 1997-10-21 | Rambus, Inc. | Method and apparatus for writing to memory components |
| US5844855A (en) * | 1993-06-14 | 1998-12-01 | Rambus, Inc. | Method and apparatus for writing to memory components |
| US5940340A (en) * | 1993-06-14 | 1999-08-17 | Rambus, Inc. | Method and apparatus for writing to memory components |
| US6043829A (en) * | 1997-04-24 | 2000-03-28 | Mitsubishi Denki Kabushiki Kaisha | Frame buffer memory with look-up table |
| US6961830B2 (en) | 1999-07-23 | 2005-11-01 | Fujitsu Limited | Semiconductor memory device with fast masking process in burst write mode |
| WO2001022424A1 (en) * | 1999-09-21 | 2001-03-29 | Celis Semiconductor Corporation | Asynchronously addressable clocked memory device and method of operating same |
| JP2007018692A (ja) * | 2005-07-05 | 2007-01-25 | Samsung Electronics Co Ltd | データ入力及びデータ出力制御装置及び方法 |
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