JPH0944397A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、ミスアライメント状態にあるデ
ータのアクセス時間を短縮した情報処理装置を提供する
ことを課題とする。 【解決手段】 この発明は、メモリ２ａ〜２ｄにアクセ
スするデータのミスアライメント状態に応じて、第１の
アドレス信号でアクセスするメモリ２ａ〜２ｄに対応し
たアドレスラッチ回路３ａ〜３ｄに第１のアドレス信号
をラッチし、プロセッサ１が第１のアドレス信号でメモ
リ２ａ〜２ｄを選択的にアクセスし、第１のアドレス信
号に引き続いて出力される第２のアドレス信号でアクセ
スするメモリ２ａ〜２ｄに対応したアドレスラッチ回路
３ａ〜３ｄに第２のアドレス信号をラッチし、プロセッ
サ１が第２のアドレス信号でメモリ２ａ〜２ｄを選択的
にアクセスするように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ上でミス
アライメント状態にあるデータを効率良くアクセスする
情報処理装置に関する。

【０００２】

【従来の技術】３２ビットのマイクロプロセッサ１００
にメモリシステム１１０を備えた従来の情報処理装置の
一構成を図６に示す。

【０００３】図６において、メモリシステム１１０は８
ビット幅のメモリ１１１，１１２，１１３，１１４から
なり、メモリシステム１１０としてのバス幅は３２ビッ
トである。アドレスデコーダ１２０はマイクロプロセッ
サ１００が出力するアドレスをデコードし、メモリ１１
１，１１２，１１３，１１４からなるメモリシステムを
選択する。また、アドレスデコーダ１３０は、バスサイ
クルの終了を指示するアクノリッジ信号ＡＣＫを出力
し、マイクロプロセッサ１００にバスサイクルの終了を
指示する。ここで、メモリ１１１，１１２，１１３，１
１４は例えば１ＭビットのＳＲＡＭから構成されてい
る。

【０００４】このような情報処理装置において、メモリ
システム１１０の例えばアドレス（４ｎ＋０）にワード
（４バイト）データのリードアクセスを行う場合は、ア
クセスされるメモリは図７の斜線で示す部分となり、バ
スサイクルのタイミングは図８に示すようになる。

【０００５】このようなリードアクセスにおいて、マイ
クロプロセッサ１００はアドレスバスＡ［３１：２］お
よびバイトイネーブル信号ＢＥ［３：０］にアドレス
（４ｎ＋０）に相当する信号を出力する。すなわち、ア
ドレスの下位２ビットを示す信号［１：０］があったと
した場合のアドレスバスＡ［３１：０］にアドレス（４
ｎ＋０）の値を出力する。実際にはアドレスバスＡ
［１：０］はバイトイネーブル信号ＢＥ［３：０］とし
て出力する。バイトイネーブル信号ＢＥ［３］，ＢＥ
［２］，ＢＥ［１］，ＢＥ［０］は、メモリ１１４に接
続されたデータバスＤ［３１：２４］，メモリ１１３に
接続されたデータバスＤ［２３：１６］，メモリ１１２
に接続されたデータバスＤ［１５：８］，メモリ１１１
に接続されたデータバスＤ［７：０］のデータの有効／
無効を示す。バイトイネーブル信号ＢＥ［３：０］信号
は例えばロウレベル“Ｌ”のとき有効とする。したがっ
て、アドレス（４ｎ＋０）にワードアクセスする場合に
は、バイトイネーブル信号ＢＥ［３：０］は全て“Ｌ”
となる。

【０００６】アドレス［３１：２］のうち、上位の数ビ
ットをアドレスデコーダ１２０でデコードして、メモリ
システム１１０をアクセスしていることを確認する。ア
ドレスデコーダ１２０は、メモリ１１１，１１２，１１
３，１１４がアクセスされる場合に、バイトコントロー
ル信号ＢＣ［３：０］を“Ｌ”にする。バイトコントロ
ール信号ＢＣ［３：０］はバイトイネーブル信号ＢＥ
［３：０］と同じ意味を持つ信号であり、メモリ１１
１，１１２，１１３，１１４のチップセレクト信号／Ｃ
Ｓとして与えられ、メモリ１１１，１１２，１１３，１
１４がアクセスされたことを示す。

【０００７】マイクロプロセッサ１００はアドレス信号
を出力するとともに、リード信号ＲＤを“Ｌ”にして、
リードアクセスであることを示す。リード信号ＲＤはメ
モリデバイス１１１，１１２，１１３，１１４のアウト
プットイネーブル信号／ＯＥとして与えられ、メモリ１
１１，１１２，１１３，１１４に対してデータを出力す
るよう指示する。メモリ１１１，１１２，１１３，１１
４は、アクセスの開始から一定の時間経過（例えば３ク
ロック）後にデータを出力する。アドレスデコーダ１２
０は、アクノリッジ信号ＡＣＫを出力するが、マイクロ
プロセッサ１００は、アクノリッジ信号ＡＣＫが“Ｌ”
であることを認識したクロック信号（ＣＬＯＣＫ）の立
ち上がりの次のクロック信号の立ち上がりでデータバス
Ｄ［３１：０］上のデータを取り込み、バスサイクルを
終了する。

【０００８】次に、アドレス（４ｎ＋２）にワードアク
セスする場合について説明する。

【０００９】この場合には、メモリシステム１１０にお
いて図９の斜線で示す部分がアクセスされ、ミスアライ
メント状態にあるデータのアクセスとなり、アクセスが
リードである場合のバスサイクルのタイミングは図１０
に示すようになる。

【００１０】このリードアクセスでは、同じワードアク
セスでありながら、アドレスが（４ｎ＋０）の場合には
１回のリードサイクルで済んだものが、アドレスが（４
ｎ＋２）の場合には２回のリードサイクルが必要とな
る。

【００１１】マイクロプロセッサ１００は、まずアドレ
ス（４ｎ＋０）に相当するアドレスをアドレスバスＡ
［３１：２］に出力する。バイトイネーブル信号ＢＥ
［３：０］は“ＨＨＬＬ”となる。すなわち、４つのメ
モリ１１１，１１２，１１３，１１４のうちのメモリ１
１１，１１２の２つがアクセスされる。この２つのメモ
リ１１１，１１２からデータを読み込んだ後、マイクロ
プロセッサ１００はアドレス（４ｎ＋４）に相当するア
ドレスをアドレスバスＡ［３１：２］に出力する。下位
２ビットにあたるアドレス信号［１：０］を持っていな
いので、実際にはアドレス信号［２］に１を加えたもの
となる。次に、マイクロプロセッサ１００はバイトイネ
ーブル信号ＢＥ［３：０］に“ＬＬＨＨ”を出力し、先
にアクセスしなかった他の２つのメモリ１１４，１１５
からデータを読み込む。

【００１２】このようにして、ワード境界をまたぐミス
アライメント状態にあるデータのアクセスが行われる。
ここでは、アドレス（４ｎ＋２）に対するワードアクセ
スを例としたが、アドレス（４ｎ＋１）あるいはアドレ
ス（４ｎ＋３）に対するワードアクセス、アドレス（４
ｎ＋２），アドレス（４ｎ＋３）に対する３バイトアク
セス、アドレス（４ｎ＋３）に対するハーフワード（２
バイト）アクセスの場合でも、上述したアクセスと同様
に２回のバスサイクルが必要となる。

【００１３】なお、上記説明では、メモリデバイスを１
ＭビットのＳＲＡＭとしたが、他の容量でも、また他の
メモリデバイス（ＤＲＡＭ，ＲＯＭ等）でも同様であ
る。

【００１４】このように、ミスアライメント状態のデー
タをアクセスする場合は、そうでない場合に比べてバス
サイクルの回数が増え、アクセス効率が悪かった。

【００１５】これを回避するためには、ミスアライメン
ト状態のデータのアクセスが生じないようにコンパイラ
あるいはアセンブラで命令やデータを配置することが考
えられる。しかしながら、ミスアライメント状態でのア
クセスがないように命令やデータを配置すると、メモリ
の利用効率が悪くなる。

【００１６】一方、ミスアライメント状態のアクセスを
意識せずに命令やデータを配置すると、上述したように
バスサイクルの回数が増え、システムの性能が低下する
ことになる。

【００１７】

【発明が解決しようとする課題】以上説明したように、
様々な長さの命令やデータを１台の装置で処理する従来
の情報処理装置においては、メモリの利用効率を低下さ
せないために、ミスアライメント状態で命令やデータが
メモリに格納配置される場合がある。ミスアライメント
状態にある命令やデータは、１回のバスサイクルでアク
セスすることはできず、ミスアライメント状態にないデ
ータのアクセスに比べてアクセス時間の低下を招いてい
た。

【００１８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ミスアライメ
ント状態にあるデータのアクセス時間を短縮した情報処
理装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ｎビット並列にアクセス可
能な複数のメモリと、前記それぞれのメモリに対応して
設けられ、前記対応するメモリのアドレス信号を保持し
て出力するアドレスラッチ回路と、前記メモリにアクセ
スするデータのミスアライメント状態に応じて、第１の
アドレス信号を出力し、第１のアドレス信号でアクセス
する前記メモリに対応した前記アドレスラッチ回路に第
１のアドレス信号をラッチさせ、第１のアドレス信号で
前記メモリを選択的にアクセスし、第１のアドレス信号
に引き続いて第２のアドレス信号を出力し、第２のアド
レス信号でアクセスする前記メモリに対応した前記アド
レスラッチ回路に第２のアドレス信号をラッチさせ、第
２のアドレス信号で前記メモリを選択的にアクセスする
プロセッサとから構成される。

【００２０】請求項２記載の発明は、アドレス信号なら
びに次アドレスアクセス信号を受けて、前記アドレス信
号に連続した次アドレス信号のデコード結果と同等のデ
コード結果を得て、前記アドレス信号により次アドレス
信号に対応した記憶データを選択するアドレスデコーダ
を備え、ｎビット並列にアクセス可能な複数のメモリ
と、前記メモリにアクセスするデータのミスアライメン
ト状態に応じて、アドレス信号を前記メモリに与え、前
記アドレス信号の次アドレス信号に対応したデータをア
クセスする前記メモリの前記アドレスデコーダに次アド
レスアクセス信号を与え、前記メモリを選択的にアクセ
スするプロセッサとから構成される。

【００２１】

【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。

【００２２】図１は請求項１記載の発明の一実施形態に
係わる情報処理装置の構成を示す図である。

【００２３】図１において、情報処理装置は、８ビット
並列にアクセス可能な４つのメモリ２ａ，２ｂ，２ｃ，
２ｄと、それぞれのメモリ２ａ，２ｂ，２ｃ，２ｄに対
応して設けられ、対応するメモリ２ａ，２ｂ，２ｃ，２
ｄのアドレス信号を保持して対応するメモリ２ａ，２
ｂ，２ｃ，２ｄに出力するアドレスラッチ回路３ａ，３
ｂ，３ｃ，３ｄと、メモリ２ａ，２ｂ，２ｃ，２ｄにア
クセスするデータのミスアライメント状態に応じて、第
１のアドレス信号を出力し、第１のアドレス信号でアク
セスするメモリ２ａ，２ｂ，２ｃ，２ｄに対応したアド
レスラッチ回路３ａ，３ｂ，３ｃ，３ｄにラッチ信号を
与えて第１のアドレス信号をアドレスラッチ回路３ａ，
３ｂ，３ｃ，３ｄにラッチさせ、第１のアドレス信号で
メモリ２ａ，２ｂ，２ｃ，２ｄを選択的にアクセスし、
第１のアドレス信号に引き続いて第２のアドレス信号を
出力し、第２のアドレス信号でアクセスするメモリ２
ａ，２ｂ，２ｃ，２ｄに対応したアドレスラッチ回路３
ａ，３ｂ，３ｃ，３ｄにラッチ信号を与えて第２のアド
レス信号をアドレスラッチ回路３ａ，３ｂ，３ｃ，３ｄ
にラッチさせ、第２のアドレス信号でメモリ２ａ，２
ｂ，２ｃ，２ｄを選択的にアクセスするマイクロプロセ
ッサ１を備えて構成される。

【００２４】マイクロプロセッサ１は、アドレス信号を
アドレスバスＡ［３１：２］に出力し、メモリ２ａ、２
ｂ、２ｃ，２ｄを選択してアクセス可能状態とするバイ
トイネーブル信号ＢＥ［３：０］をメモリのチップセレ
クト信号／ＣＳとして出力する。また、データの入出力
用に３２ビット幅のデータバスＤ［３１：０］を有す
る。さらに、これら従来のマイクロプロセッサが有する
信号に加え、アドレス信号をアドレスラッチ回路３ａ，
３ｂ，３ｃ，３ｄにラッチするためのラッチ信号ＭＡＬ
［３：０］を有する。

【００２５】このような構成における、図９に示すと同
様なアドレス（４ｎ＋２）にワードアクセスする場合、
すなわちミスアライメント状態にあるデータをアクセス
する際のバスサイクルのタイミングを図２に示す。

【００２６】ここで、アクセスはリードであるとする。
マイクロプロセッサ１は、アドレスバスＡ［３１：２］
にアドレス（４ｎ＋０）に相当するアドレスを出力し、
バイトイネーブル信号ＢＥ［３：０］に“ＨＨＬＬ”
（“Ｌ”アクティブ）を出力する。また、このアドレス
（４ｎ＋０）をアドレスラッチ回路３ａ，３ｂにラッチ
するためにラッチ信号ＭＡＬ［３：０］を“ＨＨＬＬ”
（“Ｈ”アクティブ）にする。これにより、メモリ２
ａ，２ｂがアクセスされる。

【００２７】次のクロックサイクルで、マイクロプロセ
ッサ１はアドレスバスＡ［３１：２］にアドレス（４ｎ
＋４）に相当するアドレスを出力し、また、バイトイネ
ーブル信号ＢＥ［３：０］に“ＬＬＬＬ”を出力する。
また、ラッチ信号ＭＡＬ［３：０］を“ＨＨＬＬ”と
し、メモリデバイス２ａ，２ｂに対するアドレス（４ｎ
＋０）はそのまま保持され、アドレス（４ｎ＋４）がア
ドレスラッチ回路３ｃ，３ｄにラッチされ、メモリ２
ｃ，２ｄはアドレス（４ｎ＋４）でアクセスされる。

【００２８】この結果、データバスＤ［７：０］にはア
ドレス（４ｎ＋３）に対応するデータが出力され、デー
タバスＤ［１５：７］にはアドレス（４ｎ＋２）に対応
するデータが出力され、データバスＤ［２３：１６］に
はアドレス（４ｎ＋５）に対応するデータが出力され、
データバスＤ［３１：２４］にはアドレス（４ｎ＋４）
に対応するデータが出力される。

【００２９】したがって、同様のアクセスを行うのに、
従来では図１０のタイミングに示すように６クロックか
かっていたのに対して、上記実施形態では、データの出
力を待たずにアクセスアドレスを連続して出力できるの
で、図２に示すように４クロックでアクセスすることが
でき、２クロック短縮することができる。言い換えれ
ば、従来では、図１０に示すミスアライメント状態にあ
るデータのアクセスは、図８に示すミスアライメント状
態にないデータのアクセスに比べて２倍のアクセス時間
が必要であったのに対して、上記実施形態では、図２に
示すミスアライメント状態にあるデータのアクセスは、
図８に示すミスアライメント状態にないデータのアクセ
スに比べて１クロック余分にかかるだけで済むことにな
る。

【００３０】なお、上記実施形態では、データバスＤ
［３１：０］上のデータがアドレス順には配列されてい
ないため、データバスＤ［３１：０］上で再配列する
か、もしくはマイクロプロセッサ１の内部で再配列する
必要がある。

【００３１】図３は請求項２記載の発明の一実施形態に
係わる情報処理装置の構成を示す図である。

【００３２】図３において、情報処理装置は、アドレス
信号ならびに次アドレスアクセス信号を受けて、アドレ
ス信号に連続した次アドレス信号のデコード結果と同等
のデコード結果を得て、アドレス信号により次アドレス
信号に対応した記憶データを選択するアドレスデコーダ
を備え、８ビット並列にアクセス可能な４つのメモリ１
２ａ，１２ｂ，１２ｃ，１２ｄと、メモリ１２ａ，１２
ｂ，１２ｃ，１２ｄにアクセスするデータのミスアライ
メント状態に応じて、アドレス信号をメモリ１２ａ，１
２ｂ，１２ｃ，１２ｄに与え、アドレス信号の次アドレ
ス信号に対応したデータをアクセスするメモリ１２ａ，
１２ｂ，１２ｃ，１２ｄに次アドレスアクセス信号を与
え、４つのメモリ１２ａ，１２ｂ，１２ｃ，１２ｄを選
択的にアクセスするマイクロプロセッサ１１と、図１に
示すと同様なアドレスデコーダ４を備えて構成されてい
る。

【００３３】マイクプロセッサ１１は、図１に示すマイ
クロプロセッサ１に比べて、ミスアライメント状態にあ
るデータのアクセスを示す次アドレスアクセス信号ＭＡ
Ｌ［３：０］をメモリ１２ａ，１２ｂ，１２ｃ，１２ｄ
に出力し、他の構成機能は図１に示すものと同様であ
る。

【００３４】図４は図３に示すメモリ１２ａ，１２ｂ，
１２ｃ，１２ｄの構成を示す図である。

【００３５】図４において、メモリ１２ａ，１２ｂ，１
２ｃ，１２ｄは、図１に示すメモリ２ａ，２ｂ，２ｃ，
２ｄに比べて、マイクロプロセッサ１１から出力される
次アドレスアクセス信号ＭＡＬを受けるＮＥＸＴ端子１
３が設けられており、このＮＥＸＴ端子１３で受けた次
アドレスアクセス信号ＭＡＬはカラムアドレスデコーダ
１４に与えられる。カラムアドレスデコーダ１４はメモ
リ１２ａ，１２ｂ，１２ｃ，１２ｄに与えられるアドレ
ス信号の次の番地のアドレス信号と同等のデコード結果
を得てメモリ−セルアレー１５に供給する。これによ
り、メモリ１２ａ，１２ｂ，１２ｃ，１２ｄに与えられ
たアドレス信号によって、このアドレス信号の次のアド
レス信号で選択される記憶データがメモリ１２ａ，１２
ｂ，１２ｃ，１２ｄから読み出される。

【００３６】すなわち、ＮＥＸＴ端子１３に“Ｌ”が入
力された場合には、メモリ１２ａ，１２ｂ，１２ｃ，１
２ｄは与えられたアドレス信号でアクセスされる。一
方、ＮＥＸＴ端子１３に“Ｈ”が入力された場合には、
メモリ１２ａ，１２ｂ，１２ｃ，１２ｄは本来アクセス
されるべきアドレス（ＮＥＸＴ端子１３が“Ｌ”である
時にアクセスされるアドレス）の次のアドレスがアクセ
スされる。なお、図９に示すアドレス端子Ａ０〜Ａ１６
にはアドレスバスのＡ［２］−Ａ［１８］を接続する。

【００３７】上記実施形態において、ミスアライメント
状態にあるデータのアクセスとなるアドレス（４ｎ＋
２）に対するワードアクセスのタイミングを図５に示
す。

【００３８】図５に示すバスサイクルは、図８に示す従
来のバスサイクルに次アドレスアクセス信号ＭＡＬ
［３：０］が加わったものである。

【００３９】マイクロプロセッサ１１は、アドレスバス
Ａ［３１：２］にアドレス（４ｎ＋０）に対応するアド
レス信号を出力する。また、ワードアクセスであるの
で、バイトイネーブル信号ＢＥ［３：０］は“ＬＬＬ
Ｌ”となる。ここで、アクセスするアドレスが（４ｎ＋
２）であるので、次アドレスアクセス信号ＭＡＬ［３：
０］が“ＨＨＬＬ”となり、メモリ１２ｃ，１２ｄのＮ
ＥＸＴ端子１３には“Ｈ”が入力され、次のアドレス、
即ちアドレス（４ｎ＋４）に相当するアドレスがアクセ
スされる。この結果、データバスＤ［３１：０］には、
図１に示す実施形態と同様にデータが読み出される。

【００４０】上記実施形態では、ワード境界をまたぐア
クセス、すなわちミスアライメント状態にあるデータの
アクセスでも、ミスアライメント状態にないデータのア
クセスと同じクロック数でアクセスを行うことができ、
メモリ１２ａ，１２ｂ，１２ｃ，１２ｄの外部にアドレ
スラッチ回路を設けることなく、アクセス時間をより一
層短縮することができる。

【００４１】なお、この実施形態においても、前述した
実施形態と同様に、データバス上のデータを再配列する
必要がある。また、上記実施形態における次アドレスア
クセス信号ＭＡＬ［０］は説明を簡単にするために記載
したが、アドレス（４ｎ＋３）の位置が次のアドレスと
してアクセスされることがないので、実際には不要であ
る。

【００４２】なお、上記２つの実施形態では、メモリと
して１ＭビットのＳＲＡＭを一例としたが、他のメモリ
デバイス（ＤＲＡＭ，ＲＯＭなど）でも可能である。ま
た、リードアクセスで説明したが、ライトアクセスでも
同様である。さらには、マイクロプロセッサとメモリが
別チップであるシステム、あるいは同一チップ上にある
場合のいずれであってもかまわない。

【００４３】

【発明の効果】以上説明したように、この発明によれ
ば、ミスアライメント状態にあるデータをアクセスする
際に、アクセスする２つのアドレス信号をそれぞれ保持
し、２つのアドレス信号によるアクセスを並行して行う
ようにしたので、あるいは与えられたアドレス信号から
次アドレス信号に対応したデータを選択し、２つのアド
レス信号によるアクセスを並行して行うようにしたの
で、ミスアライメント状態にあるデータのアクセス時間
を短縮することができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施形態に係わる情報
処理装置の構成を示す図である。

【図２】図１に示す装置においてミスアライメント状態
にあるデータをアクセスする時のバスサイクルのタイミ
ングを示す図である。

【図３】請求項２記載の発明の一実施形態に係わる情報
処理装置の構成を示す図である。

【図４】図３に示すメモリの構成を示す図である。

【図５】図３に示す装置においてミスアライメント状態
にあるデータをアクセスする時のバスサイクルのタイミ
ングを示す図である。

【図６】従来の情報処理装置の構成を示す図である。

【図７】ワードアクセスされるミスアライメント状態に
ないデータの一領域を示す図である。

【図８】図６に示す装置においてミスアライメント状態
にないデータをアクセスする時のバスサイクルのタイミ
ングを示す図である。

【図９】ワードアクセスされるミスアライメント状態に
あるデータの一領域を示す図である。

【図１０】図６に示す装置においてミスアライメント状
態にあるデータをアクセスする時のバスサイクルのタイ
ミングを示す図である。

【符号の説明】

１，１１ マイクロプロセッサ ２ａ，２ｂ，２ｃ，２ｄ，１２ａ，１２ｂ，１２ｃ，１
２ｄ メモリ ３ａ，３ｂ，３ｃ，３ｄ アドレスラッチ回路 ４ アドレスデコーダ １３ ＮＥＸＴ端子 １４ カラムアドレスデコーダ １５ メモリ−セルアレイ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎビット並列にアクセス可能な複数のメ
   モリと、 前記それぞれのメモリに対応して設けられ、前記対応す
   るメモリのアドレス信号を保持して出力するアドレスラ
   ッチ回路と、 前記メモリにアクセスするデータのミスアライメント状
   態に応じて、第１のアドレス信号を出力し、第１のアド
   レス信号でアクセスする前記メモリに対応した前記アド
   レスラッチ回路に第１のアドレス信号をラッチさせ、第
   １のアドレス信号で前記メモリを選択的にアクセスし、
   第１のアドレス信号に引き続いて第２のアドレス信号を
   出力し、第２のアドレス信号でアクセスする前記メモリ
   に対応した前記アドレスラッチ回路に第２のアドレス信
   号をラッチさせ、第２のアドレス信号で前記メモリを選
   択的にアクセスするプロセッサとを有することを特徴と
   する情報処理装置。
2. 【請求項２】 アドレス信号ならびに次アドレスアクセ
   ス信号を受けて、前記アドレス信号に連続した次アドレ
   ス信号のデコード結果と同等のデコード結果を得て、前
   記アドレス信号により次アドレス信号に対応した記憶デ
   ータを選択するアドレスデコーダを備え、ｎビット並列
   にアクセス可能な複数のメモリと、 前記メモリにアクセスするデータのミスアライメント状
   態に応じて、アドレス信号を前記メモリに与え、前記ア
   ドレス信号の次アドレス信号に対応したデータをアクセ
   スする前記メモリの前記アドレスデコーダに次アドレス
   アクセス信号を与え、前記メモリを選択的にアクセスす
   るプロセッサとを有することを特徴とする情報処理装
   置。