JPH05189304A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05189304A JPH05189304A JP4001200A JP120092A JPH05189304A JP H05189304 A JPH05189304 A JP H05189304A JP 4001200 A JP4001200 A JP 4001200A JP 120092 A JP120092 A JP 120092A JP H05189304 A JPH05189304 A JP H05189304A
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Abstract
(57)【要約】
【目的】 高速記憶部と低速記憶部とを組合せた半導体
記憶装置に関し、高速動作の半導体記憶装置のコストダ
ウンを図る。 【構成】 高速記憶部１に偶数アドレスのデータ、低速
記憶部２に奇数アドレスのデータをそれぞれ格納し、ア
ドレスバス５とデータバス６とに接続する。アドレスバ
ス５のアドレス信号Ａ0 〜Ａn の最下位ビットＡ0 を低
速記憶部２のアウトプットイネーブル端子ＯＥに、且つ
高速記憶部１のアウトプットイネーブル端子ＯＥにイン
バータ１１により反転してそれぞれ加え、最下位ビット
Ａ0 を除くアドレス信号Ａ1 〜Ａn を高速記憶部１と低
速記憶部２とのアドレスデコーダ３，４にそれぞれ加え
て、高速記憶部１から偶数アドレスのデータＤ0 〜Ｄm
を読出す時に、低速記憶部２からの奇数アドレスのデー
タＤ0 〜Ｄm の読出動作を開始させる。
記憶装置に関し、高速動作の半導体記憶装置のコストダ
ウンを図る。 【構成】 高速記憶部１に偶数アドレスのデータ、低速
記憶部２に奇数アドレスのデータをそれぞれ格納し、ア
ドレスバス５とデータバス６とに接続する。アドレスバ
ス５のアドレス信号Ａ0 〜Ａn の最下位ビットＡ0 を低
速記憶部２のアウトプットイネーブル端子ＯＥに、且つ
高速記憶部１のアウトプットイネーブル端子ＯＥにイン
バータ１１により反転してそれぞれ加え、最下位ビット
Ａ0 を除くアドレス信号Ａ1 〜Ａn を高速記憶部１と低
速記憶部２とのアドレスデコーダ３，４にそれぞれ加え
て、高速記憶部１から偶数アドレスのデータＤ0 〜Ｄm
を読出す時に、低速記憶部２からの奇数アドレスのデー
タＤ0 〜Ｄm の読出動作を開始させる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム等を格納し
た半導体記憶装置に関する。コンピュータ・システム
は、プロセッサに対してアドレスバス，データバス，コ
ントロールバス等を介して半導体記憶装置や入出力イン
タフェース部等が接続された構成を有するものであり、
プロセッサの動作速度の向上に伴って、高速動作の半導
体記憶装置が必要となっている。
た半導体記憶装置に関する。コンピュータ・システム
は、プロセッサに対してアドレスバス，データバス，コ
ントロールバス等を介して半導体記憶装置や入出力イン
タフェース部等が接続された構成を有するものであり、
プロセッサの動作速度の向上に伴って、高速動作の半導
体記憶装置が必要となっている。
【０００２】
【従来の技術】プログラム等を格納する半導体記憶装置
は、リードオンリメモリ（ＲＯＭ）又はランダムアクセ
スメモリ（ＲＡＭ）により構成され、１チップで所望の
記憶容量が得られない場合は、複数チップにより構成さ
れるものである。例えば、図６に示すように、１個の記
憶部（チップ）では記憶容量が不足する場合に、２個の
記憶部（チップ）６１，６２により半導体記憶装置６０
を構成し、アドレスバス６３とデータバス６４とを介し
てプロセッサ（ＣＰＵ）６５に接続することになる。
は、リードオンリメモリ（ＲＯＭ）又はランダムアクセ
スメモリ（ＲＡＭ）により構成され、１チップで所望の
記憶容量が得られない場合は、複数チップにより構成さ
れるものである。例えば、図６に示すように、１個の記
憶部（チップ）では記憶容量が不足する場合に、２個の
記憶部（チップ）６１，６２により半導体記憶装置６０
を構成し、アドレスバス６３とデータバス６４とを介し
てプロセッサ（ＣＰＵ）６５に接続することになる。
【０００３】又各記憶部６１，６２は、アドレス端子Ａ
Ｄとデータ出力端子ＤＯとイネーブル端子Ｅとを有し、
プロセッサ６５からアドレスバス６３にＡ0 〜Ａn のア
ドレス信号が送出され、その最上位ビット（ＭＳＢ）の
Ａn が記憶部６１，６２のイネーブル端子Ｅに加えら
れ、最上位ビットＡn を除くＡ0 〜Ａn-1 のアドレス信
号がアドレス端子ＡＤに加えられる。従って、最上位ビ
ットＡn が“０”の時に記憶部６１が選択されて、Ｄ0
〜Ｄm のｍ＋１ビット構成のデータがデータ出力端子Ｄ
Ｏからデータバス６４に送出される。又最上位ビットＡ
n が“１”の時に記憶部６２が選択されて、Ｄ0 〜Ｄm
のｍ＋１ビット構成のデータがデータ出力端子ＤＯから
データバス６４に送出される。そして、プロセッサ６５
はデータバス６４上のデータを取り込むことになる。
Ｄとデータ出力端子ＤＯとイネーブル端子Ｅとを有し、
プロセッサ６５からアドレスバス６３にＡ0 〜Ａn のア
ドレス信号が送出され、その最上位ビット（ＭＳＢ）の
Ａn が記憶部６１，６２のイネーブル端子Ｅに加えら
れ、最上位ビットＡn を除くＡ0 〜Ａn-1 のアドレス信
号がアドレス端子ＡＤに加えられる。従って、最上位ビ
ットＡn が“０”の時に記憶部６１が選択されて、Ｄ0
〜Ｄm のｍ＋１ビット構成のデータがデータ出力端子Ｄ
Ｏからデータバス６４に送出される。又最上位ビットＡ
n が“１”の時に記憶部６２が選択されて、Ｄ0 〜Ｄm
のｍ＋１ビット構成のデータがデータ出力端子ＤＯから
データバス６４に送出される。そして、プロセッサ６５
はデータバス６４上のデータを取り込むことになる。
【０００４】
【発明が解決しようとする問題点】高速動作のプロセッ
サ６５の性能を充分に発揮する為には、プログラム格納
用等の半導体記憶装置６０の動作速度も高速であること
が必要である。又高速動作の半導体記憶装置６０は、大
容量の１チップ構成とすることが容易ではないから、図
６に示すように、それぞれ同一の高速動作特性を有する
複数の記憶部６１，６２により構成する場合が一般的で
ある。このような高速動作の記憶部は、消費電力が大き
く、発熱量も多くなるから、放熱の問題や実装スペース
等の問題が生じると共に、高価である欠点がある。本発
明は、高速動作と低速動作との記憶部を組合せて、総合
消費電力の低減並びにコストダウンを図ることを目的と
する。
サ６５の性能を充分に発揮する為には、プログラム格納
用等の半導体記憶装置６０の動作速度も高速であること
が必要である。又高速動作の半導体記憶装置６０は、大
容量の１チップ構成とすることが容易ではないから、図
６に示すように、それぞれ同一の高速動作特性を有する
複数の記憶部６１，６２により構成する場合が一般的で
ある。このような高速動作の記憶部は、消費電力が大き
く、発熱量も多くなるから、放熱の問題や実装スペース
等の問題が生じると共に、高価である欠点がある。本発
明は、高速動作と低速動作との記憶部を組合せて、総合
消費電力の低減並びにコストダウンを図ることを目的と
する。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、図１を参照して説明すると、それぞれアドレスデコ
ーダ３，４を有する高速記憶部１と低速記憶部２とをア
ドレスバス５及びデータバス６に接続し、高速記憶部１
に偶数アドレスのデータを格納し、且つ低速記憶部２に
奇数アドレスのデータを格納し、アドレスバス５を介し
て最下位ビットを除くアドレス信号を高速記憶部１と低
速記憶部２とのそれぞれのアドレスデコーダ３，４に入
力し、最下位ビットにより、高速記憶部１と低速記憶部
２との何れかを選択し、データバス６に読出データを送
出するものである。
は、図１を参照して説明すると、それぞれアドレスデコ
ーダ３，４を有する高速記憶部１と低速記憶部２とをア
ドレスバス５及びデータバス６に接続し、高速記憶部１
に偶数アドレスのデータを格納し、且つ低速記憶部２に
奇数アドレスのデータを格納し、アドレスバス５を介し
て最下位ビットを除くアドレス信号を高速記憶部１と低
速記憶部２とのそれぞれのアドレスデコーダ３，４に入
力し、最下位ビットにより、高速記憶部１と低速記憶部
２との何れかを選択し、データバス６に読出データを送
出するものである。
【０００６】又アドレスデコーダ３，４を有する１個の
高速記憶部１と２k −１個の低速記憶部２とをアドレス
バス５及びデータバス６に接続し、連続するアドレスの
データを、高速記憶部１と低速記憶部２との配列順に従
って格納し、アドレスバス５を介して下位ｋビットを除
くアドレス信号を高速記憶部１と各低速記憶部２とのそ
れぞれのアドレスデコーダ３，４に入力し、アドレス信
号の下位ｋビットをデコードして、高速記憶部１と各低
速記憶部２との中の一つを選択して、データバス６に読
出データを送出するものである。
高速記憶部１と２k −１個の低速記憶部２とをアドレス
バス５及びデータバス６に接続し、連続するアドレスの
データを、高速記憶部１と低速記憶部２との配列順に従
って格納し、アドレスバス５を介して下位ｋビットを除
くアドレス信号を高速記憶部１と各低速記憶部２とのそ
れぞれのアドレスデコーダ３，４に入力し、アドレス信
号の下位ｋビットをデコードして、高速記憶部１と各低
速記憶部２との中の一つを選択して、データバス６に読
出データを送出するものである。
【０００７】
【作用】プロセッサ１２からアドレスバス５を介して高
速記憶部１及び低速記憶部２に加えられるアドレス信号
は、Ａ0 〜Ａn のｎ＋１ビット構成の場合に、最下位ビ
ットＡ0 を除くＡ1 〜Ａn のアドレス信号を、高速記憶
部１のアドレスデコーダ３と低速記憶部２のアドレスデ
コーダ４とにそれぞれ入力する。そして、最下位ビット
Ａ0 は高速記憶部１と低速記憶部２との選択用ビットと
する。図１に於いては、高速記憶部１のアウトプットイ
ネーブル端子ＯＥにインバータ１１を介して最下位ビッ
トＡ0 を入力し、低速記憶部２のアウトプットイネーブ
ル端子ＯＥに最下位ビットＡ0 を入力している。プログ
ラム等は連続アドレスを順次アクセスして読出す場合が
一般的であるから、偶数アドレスのデータを高速記憶部
１に格納し、奇数アドレスのデータを低速記憶部２に格
納する。
速記憶部１及び低速記憶部２に加えられるアドレス信号
は、Ａ0 〜Ａn のｎ＋１ビット構成の場合に、最下位ビ
ットＡ0 を除くＡ1 〜Ａn のアドレス信号を、高速記憶
部１のアドレスデコーダ３と低速記憶部２のアドレスデ
コーダ４とにそれぞれ入力する。そして、最下位ビット
Ａ0 は高速記憶部１と低速記憶部２との選択用ビットと
する。図１に於いては、高速記憶部１のアウトプットイ
ネーブル端子ＯＥにインバータ１１を介して最下位ビッ
トＡ0 を入力し、低速記憶部２のアウトプットイネーブ
ル端子ＯＥに最下位ビットＡ0 を入力している。プログ
ラム等は連続アドレスを順次アクセスして読出す場合が
一般的であるから、偶数アドレスのデータを高速記憶部
１に格納し、奇数アドレスのデータを低速記憶部２に格
納する。
【０００８】従って、最下位ビットＡ0 を除くＡ1 〜Ａ
n のアドレス信号が、高速記憶部１のアドレスデコーダ
３と、低速記憶部２のアドレスデコーダ４とに入力され
た時、最下位ビットＡ0 は偶数アドレスを示す“０”で
あるから、高速記憶部１が選択され、例えば、ｍ＋１ビ
ットのデータＤ0 〜Ｄm が高速で読出されて、データバ
ス６に送出される。又低速記憶部２に於いても読出動作
が開始されており、次にプロセッサ１２からアドレスバ
ス５に送出されるアドレス信号が奇数アドレス（最下位
ビットＡ0 ＝“１”）を示すと、読出データは確定され
ているか或いは確定直前の状態となり、低速記憶部２か
らも高速に読出データをデータバス６に送出することが
できる。従って、プロセッサ１２からみて、低速記憶部
２も高速記憶部１と同程度の速度でデータが読出される
ものとなる。
n のアドレス信号が、高速記憶部１のアドレスデコーダ
３と、低速記憶部２のアドレスデコーダ４とに入力され
た時、最下位ビットＡ0 は偶数アドレスを示す“０”で
あるから、高速記憶部１が選択され、例えば、ｍ＋１ビ
ットのデータＤ0 〜Ｄm が高速で読出されて、データバ
ス６に送出される。又低速記憶部２に於いても読出動作
が開始されており、次にプロセッサ１２からアドレスバ
ス５に送出されるアドレス信号が奇数アドレス（最下位
ビットＡ0 ＝“１”）を示すと、読出データは確定され
ているか或いは確定直前の状態となり、低速記憶部２か
らも高速に読出データをデータバス６に送出することが
できる。従って、プロセッサ１２からみて、低速記憶部
２も高速記憶部１と同程度の速度でデータが読出される
ものとなる。
【０００９】又１個の高速記憶部１と、２k −１個の低
速記憶部２とを設けて半導体記憶装置を構成した時、プ
ログラム等の連続アドレスに格納されるデータを、高速
記憶部１を先頭に２k −１個の低速記憶部２を配列した
状態として順次格納する。例えば、０番地のデータを高
速記憶部１に格納し、１番地から２k −１番地のデータ
を、配列順の各低速記憶部２に順次格納し、２k 番地の
データは先頭の高速記憶部１に格納し、次の２k ＋１番
地以降のデータは配列順の各低速記憶部２に順次格納す
る。そして、下位ｋビットを除くアドレス信号を高速記
憶部１と各低速記憶部２とのそれぞれアドレスデコーダ
に加え、そのｋビットをデコーダによりデコードして、
全体で２k 個の記憶部の一つを選択する。その場合、最
初に高速記憶部１が選択されるから、高速記憶部１から
高速にデータが読出され、次に下位ｋビットが歩進され
た時には、低速記憶部２のデータの読出動作が進行し、
読出データが確定されているか又は確定直前の状態とな
るから、低速記憶部２からも高速でデータが読出された
と同様になる。
速記憶部２とを設けて半導体記憶装置を構成した時、プ
ログラム等の連続アドレスに格納されるデータを、高速
記憶部１を先頭に２k −１個の低速記憶部２を配列した
状態として順次格納する。例えば、０番地のデータを高
速記憶部１に格納し、１番地から２k −１番地のデータ
を、配列順の各低速記憶部２に順次格納し、２k 番地の
データは先頭の高速記憶部１に格納し、次の２k ＋１番
地以降のデータは配列順の各低速記憶部２に順次格納す
る。そして、下位ｋビットを除くアドレス信号を高速記
憶部１と各低速記憶部２とのそれぞれアドレスデコーダ
に加え、そのｋビットをデコーダによりデコードして、
全体で２k 個の記憶部の一つを選択する。その場合、最
初に高速記憶部１が選択されるから、高速記憶部１から
高速にデータが読出され、次に下位ｋビットが歩進され
た時には、低速記憶部２のデータの読出動作が進行し、
読出データが確定されているか又は確定直前の状態とな
るから、低速記憶部２からも高速でデータが読出された
と同様になる。
【００１０】
【実施例】図１は本発明の一実施例の要部ブロック図で
あり、高速記憶部１と低速記憶部２とにより半導体記憶
装置を構成した場合を示し、プロセッサ（ＣＰＵ）１２
とアドレスバス５及びデータバス６を介して接続されて
いる。高速記憶部１は、アドレスデコーダ３と記憶素子
部７と読出部８とを有し、低速記憶部２は、アドレスデ
コーダ４と記憶素子部９と読出部１０とを有している。
この読出部９，１０は、記憶素子部７，９の記憶データ
の読出しを行うセンスアンプ部と、データバス６に読出
データを送出する出力ゲート部とを有し、アウトプット
イネーブル端子ＯＥにイネーブル信号が加えられた時
に、出力ゲート部が開いて、センスアンプ部による読出
データがデータバス６に送出される。又イネーブル信号
が加えられない時は、出力ゲート部は、スリーステート
ゲートと同様にハイインピーダンスとなり、データバス
６から切離された状態となる。なお、高速記憶部１と低
速記憶部２とをランダムアクセスメモリ構成とした場合
は、記憶素子部７，９へデータを書込む為の書込部を備
えた構成となる。
あり、高速記憶部１と低速記憶部２とにより半導体記憶
装置を構成した場合を示し、プロセッサ（ＣＰＵ）１２
とアドレスバス５及びデータバス６を介して接続されて
いる。高速記憶部１は、アドレスデコーダ３と記憶素子
部７と読出部８とを有し、低速記憶部２は、アドレスデ
コーダ４と記憶素子部９と読出部１０とを有している。
この読出部９，１０は、記憶素子部７，９の記憶データ
の読出しを行うセンスアンプ部と、データバス６に読出
データを送出する出力ゲート部とを有し、アウトプット
イネーブル端子ＯＥにイネーブル信号が加えられた時
に、出力ゲート部が開いて、センスアンプ部による読出
データがデータバス６に送出される。又イネーブル信号
が加えられない時は、出力ゲート部は、スリーステート
ゲートと同様にハイインピーダンスとなり、データバス
６から切離された状態となる。なお、高速記憶部１と低
速記憶部２とをランダムアクセスメモリ構成とした場合
は、記憶素子部７，９へデータを書込む為の書込部を備
えた構成となる。
【００１１】プロセッサ１２からＡ0 〜Ａn のｎ＋１ビ
ット構成のアドレス信号がアドレスバス５に送出される
と、その最下位ビット（ＬＳＢ）Ａ0 がインバータ１１
により反転されて高速記憶部１のアウトプットイネーブ
ル端子ＯＥに加えられ、又その最下位ビット（ＬＳＢ）
Ａ0 が低速記憶部２のアウトプットイネーブル端子ＯＥ
にそのまま加えられる。又最下位ビットＡ0 を除くＡ1
〜Ａn のｎビット構成のアドレス信号が、高速記憶部１
のアドレスデコーダ３と低速記憶部２のアドレスデコー
ダ４とに加えられる。
ット構成のアドレス信号がアドレスバス５に送出される
と、その最下位ビット（ＬＳＢ）Ａ0 がインバータ１１
により反転されて高速記憶部１のアウトプットイネーブ
ル端子ＯＥに加えられ、又その最下位ビット（ＬＳＢ）
Ａ0 が低速記憶部２のアウトプットイネーブル端子ＯＥ
にそのまま加えられる。又最下位ビットＡ0 を除くＡ1
〜Ａn のｎビット構成のアドレス信号が、高速記憶部１
のアドレスデコーダ３と低速記憶部２のアドレスデコー
ダ４とに加えられる。
【００１２】又高速記憶部１には偶数アドレスのデータ
を格納し、低速記憶部２には奇数アドレスのデータを格
納するものであり、プロセッサ１２からアドレスバス５
に送出するアドレス信号が偶数アドレスを示す時は、最
下位ビットＡ0 は“０”となり、又奇数アドレスを示す
時は“１”となる。即ち、高速記憶部１のアウトプット
イネーブル端子ＯＥには、偶数アドレスの時に“１”の
イネーブル信号が加えられ、低速記憶部２のアウトプッ
トイネーブル端子ＯＥには、奇数アドレスの時に“１”
のイネーブル信号が加えられることになる。
を格納し、低速記憶部２には奇数アドレスのデータを格
納するものであり、プロセッサ１２からアドレスバス５
に送出するアドレス信号が偶数アドレスを示す時は、最
下位ビットＡ0 は“０”となり、又奇数アドレスを示す
時は“１”となる。即ち、高速記憶部１のアウトプット
イネーブル端子ＯＥには、偶数アドレスの時に“１”の
イネーブル信号が加えられ、低速記憶部２のアウトプッ
トイネーブル端子ＯＥには、奇数アドレスの時に“１”
のイネーブル信号が加えられることになる。
【００１３】従って、プロセッサ１２からアドレスバス
５にＡ0 〜Ａn の偶数アドレスのアドレス信号が送出さ
れると、高速記憶部１のアウトプットイネーブル端子Ｏ
Ｅには“１”、低速記憶部２のアウトプットイネーブル
端子ＯＥには“０”の信号が加えられることになる。又
最下位ビットＡ0 を除くアドレス信号が高速記憶部１の
アドレスデコーダ３と低速記憶部２のアドレスデコーダ
４とに加えられ、デコード出力によって記憶素子部７，
９が選択され、記憶データが読出部８，１０により読出
される。
５にＡ0 〜Ａn の偶数アドレスのアドレス信号が送出さ
れると、高速記憶部１のアウトプットイネーブル端子Ｏ
Ｅには“１”、低速記憶部２のアウトプットイネーブル
端子ＯＥには“０”の信号が加えられることになる。又
最下位ビットＡ0 を除くアドレス信号が高速記憶部１の
アドレスデコーダ３と低速記憶部２のアドレスデコーダ
４とに加えられ、デコード出力によって記憶素子部７，
９が選択され、記憶データが読出部８，１０により読出
される。
【００１４】その場合、高速記憶部１からは高速にデー
タが読出されることになるが、低速記憶部２に於いて
は、読出データが確定するのが遅れる状態となる。そし
て、高速記憶部１からの読出データがデータバス６を介
してプロセッサ１２に転送されると、プロセッサ１２か
らアドレスバス５に奇数アドレスのアドレス信号が送出
される。即ち、最下位ビットＡ0 が“０”から“１”に
変化することになる。それによって、高速記憶部１のア
ウトプットイネーブル端子ＯＥには“０”、低速記憶部
２のアウトプットイネーブル端子ＯＥには“１”の信号
が加えられるから、高速記憶部１の読出部８の出力イン
ピーダンスはハイインピーダンスとなり、又低速記憶部
２の読出部１０は、アドレスデコーダ４に加えられる最
下位ビットＡ0 を除くアドレス信号が変化しないので、
読出部１０に於ける読出データが確定している状態或い
は確定直前の状態となっており、従って、プロセッサ１
２から奇数アドレスのアドレス信号が送出されると、偶
数アドレスのアドレス信号に対して高速記憶部１から読
出データが送出された場合と同様な動作速度で、低速記
憶部２ら読出データがデータバス６に送出される。
タが読出されることになるが、低速記憶部２に於いて
は、読出データが確定するのが遅れる状態となる。そし
て、高速記憶部１からの読出データがデータバス６を介
してプロセッサ１２に転送されると、プロセッサ１２か
らアドレスバス５に奇数アドレスのアドレス信号が送出
される。即ち、最下位ビットＡ0 が“０”から“１”に
変化することになる。それによって、高速記憶部１のア
ウトプットイネーブル端子ＯＥには“０”、低速記憶部
２のアウトプットイネーブル端子ＯＥには“１”の信号
が加えられるから、高速記憶部１の読出部８の出力イン
ピーダンスはハイインピーダンスとなり、又低速記憶部
２の読出部１０は、アドレスデコーダ４に加えられる最
下位ビットＡ0 を除くアドレス信号が変化しないので、
読出部１０に於ける読出データが確定している状態或い
は確定直前の状態となっており、従って、プロセッサ１
２から奇数アドレスのアドレス信号が送出されると、偶
数アドレスのアドレス信号に対して高速記憶部１から読
出データが送出された場合と同様な動作速度で、低速記
憶部２ら読出データがデータバス６に送出される。
【００１５】図２は本発明の実施例の動作説明図であ
り、（ａ）はアドレスバス５に送出されるアドレス信号
Ａ0 〜Ａn ，最下位ビットＡ0 ，アドレスデコーダ３，
４に加えられるアドレス信号Ａ1 〜Ａn を示し、（ｂ）
は高速記憶部１の読出データ、（ｃ）は低速記憶部２の
読出データ、（ｄ）はデータバス６に送出される読出デ
ータを示す。又ｔ１は高速記憶部１の動作遅延時間、ｔ
２は低速記憶部２の動作遅延時間、ｔ３はプロセッサ１
２が必要とするアクセスタイム、ｔ４はマシンサイクル
時間を示す。
り、（ａ）はアドレスバス５に送出されるアドレス信号
Ａ0 〜Ａn ，最下位ビットＡ0 ，アドレスデコーダ３，
４に加えられるアドレス信号Ａ1 〜Ａn を示し、（ｂ）
は高速記憶部１の読出データ、（ｃ）は低速記憶部２の
読出データ、（ｄ）はデータバス６に送出される読出デ
ータを示す。又ｔ１は高速記憶部１の動作遅延時間、ｔ
２は低速記憶部２の動作遅延時間、ｔ３はプロセッサ１
２が必要とするアクセスタイム、ｔ４はマシンサイクル
時間を示す。
【００１６】プロセッサ１２から連続アドレスのアドレ
ス信号Ａ0 〜Ａn が送出され、最下位ビットＡ0 は偶数
アドレスの時に“０”、奇数アドレスの時に“１”とな
り、高速記憶部１と低速記憶部２とのアドレスデコーダ
３，４には、２マシンサイクル毎に変化するアドレス信
号Ａ1 〜Ａn が入力されることになる。高速記憶部１と
低速記憶部２とは、同一のアドレス信号Ａ1 〜Ａn が入
力された時の動作遅延時間はｔ１＜ｔ２となる。例え
ば、１マシンサイクル時間ｔ４を７５ｎｓとし、高速記
憶部１の動作遅延時間ｔ１を２５ｎｓ、低速動作遅延時
間ｔ２を１００ｎｓとすると、（ｂ）に示すように、高
速記憶部１の読出データは２５ｎｓの動作遅延時間ｔ１
後に確定し、又（ｃ）に示すように、低速記憶部２の読
出データは１００ｎｓ後に確定することになる。
ス信号Ａ0 〜Ａn が送出され、最下位ビットＡ0 は偶数
アドレスの時に“０”、奇数アドレスの時に“１”とな
り、高速記憶部１と低速記憶部２とのアドレスデコーダ
３，４には、２マシンサイクル毎に変化するアドレス信
号Ａ1 〜Ａn が入力されることになる。高速記憶部１と
低速記憶部２とは、同一のアドレス信号Ａ1 〜Ａn が入
力された時の動作遅延時間はｔ１＜ｔ２となる。例え
ば、１マシンサイクル時間ｔ４を７５ｎｓとし、高速記
憶部１の動作遅延時間ｔ１を２５ｎｓ、低速動作遅延時
間ｔ２を１００ｎｓとすると、（ｂ）に示すように、高
速記憶部１の読出データは２５ｎｓの動作遅延時間ｔ１
後に確定し、又（ｃ）に示すように、低速記憶部２の読
出データは１００ｎｓ後に確定することになる。
【００１７】高速記憶部１と低速記憶部２とから交互に
読出データが、（ｄ）に示すようにデータバス６に送出
されるから、プロセッサ１２はアクセスタイムｔ３毎に
データを読込むことができる。即ち、動作遅延時間ｔ２
が１００ｎｓの低速記憶部２を用いても、アクセスタイ
ムｔ３＝２５ｎｓを必要とするプロセッサ１２のプログ
ラム格納用等の記憶装置として使用することができる。
読出データが、（ｄ）に示すようにデータバス６に送出
されるから、プロセッサ１２はアクセスタイムｔ３毎に
データを読込むことができる。即ち、動作遅延時間ｔ２
が１００ｎｓの低速記憶部２を用いても、アクセスタイ
ムｔ３＝２５ｎｓを必要とするプロセッサ１２のプログ
ラム格納用等の記憶装置として使用することができる。
【００１８】又プログラムを格納した場合、分岐アドレ
スに従ってプログラムデータを読出す必要が生じる。そ
の場合は、分岐アドレスを必ず偶数アドレスとなるよう
に予め設定すれば良いことになる。即ち、高速記憶部１
からデータを先に読出し、次に低速記憶部２からデータ
を読出すようにすることにより、偶数アドレスから奇数
アドレスにアドレス信号が変化した時に、低速記憶部２
からは、恰も高速記憶部１をアクセスした場合と同様な
動作遅延時間後にデータを読出すことができ、比較的大
容量の半導体記憶装置を経済的に構成することができ
る。
スに従ってプログラムデータを読出す必要が生じる。そ
の場合は、分岐アドレスを必ず偶数アドレスとなるよう
に予め設定すれば良いことになる。即ち、高速記憶部１
からデータを先に読出し、次に低速記憶部２からデータ
を読出すようにすることにより、偶数アドレスから奇数
アドレスにアドレス信号が変化した時に、低速記憶部２
からは、恰も高速記憶部１をアクセスした場合と同様な
動作遅延時間後にデータを読出すことができ、比較的大
容量の半導体記憶装置を経済的に構成することができ
る。
【００１９】図３は本発明の他の実施例の要部ブロック
図であり、２１は高速記憶部、２２は低速記憶部、２
３，２４はアドレスデコーダ、２５はアドレスバス、２
６はデータバス、２７，２９は記憶素子部、２８，３０
は読出部、３１はインバータ、３２はプロセッサ（ＣＰ
Ｕ）、３３，３４はスリーステートゲートである。
図であり、２１は高速記憶部、２２は低速記憶部、２
３，２４はアドレスデコーダ、２５はアドレスバス、２
６はデータバス、２７，２９は記憶素子部、２８，３０
は読出部、３１はインバータ、３２はプロセッサ（ＣＰ
Ｕ）、３３，３４はスリーステートゲートである。
【００２０】この実施例は、高速記憶部２１及び低速記
憶部２２にアウトプットイネーブル端子を備えていない
場合について示し、高速記憶部２１の読出部２８からの
読出データをスリーステートゲート３３に加え、プロセ
ッサ３２からのアドレス信号Ａ0 〜Ａn の最下位ビット
Ａ0 が“０”、即ち、偶数アドレスを示す時に、スリー
ステートゲート３３が開き、又最下位ビットＡ0 が
“１”、即ち、奇数アドレスを示す時に、スリーステー
トゲート３４が開く構成としたものである。
憶部２２にアウトプットイネーブル端子を備えていない
場合について示し、高速記憶部２１の読出部２８からの
読出データをスリーステートゲート３３に加え、プロセ
ッサ３２からのアドレス信号Ａ0 〜Ａn の最下位ビット
Ａ0 が“０”、即ち、偶数アドレスを示す時に、スリー
ステートゲート３３が開き、又最下位ビットＡ0 が
“１”、即ち、奇数アドレスを示す時に、スリーステー
トゲート３４が開く構成としたものである。
【００２１】高速記憶部２１に偶数アドレスのデータを
格納し、低速記憶部２２に奇数アドレスのデータを格納
し、最下位ビットＡ0 を除くアドレス信号Ａ1 〜Ａn が
アドレスデコーダ２３，２４に加えられ、前述の実施例
と同様に、プロセッサ３２から交互に偶数アドレスと奇
数アドレスとのアドレス信号Ａ0 〜Ａn が送出された時
に、低速記憶部２２も高速記憶部２１と同様なアクセス
タイムによってデータの読出しが行われることになる。
格納し、低速記憶部２２に奇数アドレスのデータを格納
し、最下位ビットＡ0 を除くアドレス信号Ａ1 〜Ａn が
アドレスデコーダ２３，２４に加えられ、前述の実施例
と同様に、プロセッサ３２から交互に偶数アドレスと奇
数アドレスとのアドレス信号Ａ0 〜Ａn が送出された時
に、低速記憶部２２も高速記憶部２１と同様なアクセス
タイムによってデータの読出しが行われることになる。
【００２２】図４は本発明の更に他の実施例の要部ブロ
ック図であり、４１は高速記憶部、４２−１〜４２−ｊ
は２k −１個の低速記憶部、４５はアドレスバス、４６
はデータバス、４７はデコーダ、４８はプロセッサ（Ｃ
ＰＵ）である。１個の高速記憶部４１と（２k −１）＝
ｊ個の低速記憶部４２−１〜４２−ｊは、それぞれアド
レスデコーダと記憶素子部と読出部とを備え、アウトプ
ットイネーブル端子ＯＥにイネーブル信号が加えられる
ことにより、読出データがデータバス４６に送出される
構成を有するものである。
ック図であり、４１は高速記憶部、４２−１〜４２−ｊ
は２k −１個の低速記憶部、４５はアドレスバス、４６
はデータバス、４７はデコーダ、４８はプロセッサ（Ｃ
ＰＵ）である。１個の高速記憶部４１と（２k −１）＝
ｊ個の低速記憶部４２−１〜４２−ｊは、それぞれアド
レスデコーダと記憶素子部と読出部とを備え、アウトプ
ットイネーブル端子ＯＥにイネーブル信号が加えられる
ことにより、読出データがデータバス４６に送出される
構成を有するものである。
【００２３】又デコーダ４７は、プロセッサ４８からの
アドレス信号Ａ0 〜Ａn の下位ビットＡ0 〜Ａk-1 をデ
コードして、１個の高速記憶部４１と（２k −１）＝ｊ
個の低速記憶部４２−１〜４２−ｊとの２k 個の記憶部
の中の一つを選択するものである。又１個の高速記憶部
４１とｊ個の低速記憶部４２−１〜４２−ｊとのアドレ
スデコーダには、プロセッサ４８からのアドレス信号Ａ
0 〜Ａn の上位ビットＡk 〜Ａn が入力される。又高速
記憶部４１を先頭としてｊ個の低速記憶部４２−１〜４
２−ｊを配列した状態として、連続アドレスのプログラ
ムデータを格納する。即ち、０番地のデータを先頭の高
速記憶部４１に格納し、１番地のデータを低速記憶部４
２−１に格納し、ｊ番地のデータを最後尾の低速記憶部
４２−ｊに格納し、ｊ＋１番地のデータを再び先頭の高
速記憶部４１に格納し、ｊ＋２番地のデータを低速記憶
部４２−１に格納し、２ｊ＋１番地のデータを最後尾の
低速記憶部４２−ｊに格納し、以下同様にして順次デー
タを格納する。
アドレス信号Ａ0 〜Ａn の下位ビットＡ0 〜Ａk-1 をデ
コードして、１個の高速記憶部４１と（２k −１）＝ｊ
個の低速記憶部４２−１〜４２−ｊとの２k 個の記憶部
の中の一つを選択するものである。又１個の高速記憶部
４１とｊ個の低速記憶部４２−１〜４２−ｊとのアドレ
スデコーダには、プロセッサ４８からのアドレス信号Ａ
0 〜Ａn の上位ビットＡk 〜Ａn が入力される。又高速
記憶部４１を先頭としてｊ個の低速記憶部４２−１〜４
２−ｊを配列した状態として、連続アドレスのプログラ
ムデータを格納する。即ち、０番地のデータを先頭の高
速記憶部４１に格納し、１番地のデータを低速記憶部４
２−１に格納し、ｊ番地のデータを最後尾の低速記憶部
４２−ｊに格納し、ｊ＋１番地のデータを再び先頭の高
速記憶部４１に格納し、ｊ＋２番地のデータを低速記憶
部４２−１に格納し、２ｊ＋１番地のデータを最後尾の
低速記憶部４２−ｊに格納し、以下同様にして順次デー
タを格納する。
【００２４】プロセッサ４８からアドレスバス４５に０
番地のアドレス信号Ａ0 〜Ａn が送出され、下位ｋビッ
トＡ0 〜Ａk-1 をデコーダ４７によりデコードされる
と、高速記憶部４１のアウトプットイネーブル端子ＯＥ
にデコード出力が加えられ、高速記憶部４１は、アドレ
ス信号Ａk 〜Ａn をアドレスデコーダによりデコードし
て記憶データの読出しを行い、データバス４６に読出デ
ータを送出する。他の低速記憶部４２−１〜４２−ｊ
は、アドレス信号Ａk 〜Ａn をそれぞれアドレスデコー
ダによりデコードして記憶データの読出動作を行ってい
るが、アウトプットイネーブル端子ＯＥにデコーダ４７
からのデコード出力が加えられないので、データバス４
６に送出する動作は行われない。
番地のアドレス信号Ａ0 〜Ａn が送出され、下位ｋビッ
トＡ0 〜Ａk-1 をデコーダ４７によりデコードされる
と、高速記憶部４１のアウトプットイネーブル端子ＯＥ
にデコード出力が加えられ、高速記憶部４１は、アドレ
ス信号Ａk 〜Ａn をアドレスデコーダによりデコードし
て記憶データの読出しを行い、データバス４６に読出デ
ータを送出する。他の低速記憶部４２−１〜４２−ｊ
は、アドレス信号Ａk 〜Ａn をそれぞれアドレスデコー
ダによりデコードして記憶データの読出動作を行ってい
るが、アウトプットイネーブル端子ＯＥにデコーダ４７
からのデコード出力が加えられないので、データバス４
６に送出する動作は行われない。
【００２５】次にプロセッサ４８からアドレスバス４５
に１番地のアドレス信号Ａ0 〜Ａn が送出されると、下
位ｋビットＡ0 〜Ａk-1 のみが変化し、デコーダ４７の
デコード出力は低速記憶部４２−１のアウトプットイネ
ーブル端子ＯＥに加えられる。その時点では低速記憶部
４２−１に於ける読出動作は進行しているから、高速に
読出データをデータバス４６に送出することができる。
又最後尾の低速記憶部４２−ｊがアドレス信号Ａ0 〜Ａ
n の下位ｋビットＡ0 〜Ａk-1 のデコードにより選択さ
れた時点では、読出動作が完了している状態となり、デ
コーダ４７の動作遅延時間程度の遅れで、高速に読出デ
ータをデータバス４６に送出することができる。
に１番地のアドレス信号Ａ0 〜Ａn が送出されると、下
位ｋビットＡ0 〜Ａk-1 のみが変化し、デコーダ４７の
デコード出力は低速記憶部４２−１のアウトプットイネ
ーブル端子ＯＥに加えられる。その時点では低速記憶部
４２−１に於ける読出動作は進行しているから、高速に
読出データをデータバス４６に送出することができる。
又最後尾の低速記憶部４２−ｊがアドレス信号Ａ0 〜Ａ
n の下位ｋビットＡ0 〜Ａk-1 のデコードにより選択さ
れた時点では、読出動作が完了している状態となり、デ
コーダ４７の動作遅延時間程度の遅れで、高速に読出デ
ータをデータバス４６に送出することができる。
【００２６】図５は本発明の更に他の実施例の要部ブロ
ック図であり、５１は高速記憶部、５２−１〜５２−ｊ
は低速記憶部、５３，５４−１〜５４−ｊはスリーステ
ートゲート、５５はアドレスバス、５６はデータバス、
５７はデコーダ、５８はプロセッサ（ＣＰＵ）である。
この実施例は、図４に示す実施例と同様であるが、１個
の高速記憶部５１とｊ（＝２k −１）個の低速記憶部５
２−１〜５２−ｊとがアウトプットイネーブル端子ＯＥ
を備えていない場合を示す。従って、高速記憶部５１と
低速記憶部５２−１〜５２−ｊとにスリーステートゲー
ト５３，５４−１〜５４−ｊとが接続され、デコーダ５
７のデコード出力がそれぞれのスリーステートゲート５
３，５４−１〜５４−ｊに加えられる。
ック図であり、５１は高速記憶部、５２−１〜５２−ｊ
は低速記憶部、５３，５４−１〜５４−ｊはスリーステ
ートゲート、５５はアドレスバス、５６はデータバス、
５７はデコーダ、５８はプロセッサ（ＣＰＵ）である。
この実施例は、図４に示す実施例と同様であるが、１個
の高速記憶部５１とｊ（＝２k −１）個の低速記憶部５
２−１〜５２−ｊとがアウトプットイネーブル端子ＯＥ
を備えていない場合を示す。従って、高速記憶部５１と
低速記憶部５２−１〜５２−ｊとにスリーステートゲー
ト５３，５４−１〜５４−ｊとが接続され、デコーダ５
７のデコード出力がそれぞれのスリーステートゲート５
３，５４−１〜５４−ｊに加えられる。
【００２７】プロセッサ５８からアドレスバス５５に送
出されるアドレス信号Ａ0 〜Ａn の下位ｋビットＡ0 〜
Ａk-1 がデコーダ５７に加えられ、上位（ｎ＋１−ｋ）
ビットＡk 〜Ａn が高速記憶部５１と低速記憶部５２−
１〜５２−ｊのアドレスデコーダに加えられて、それぞ
れ読出動作が行われる。そして、デコーダ５７のデコー
ド出力によりスリーステートゲート５３，５４−１〜５
４−ｊの一つが開かれて、読出データがデータバス５６
に送出される。
出されるアドレス信号Ａ0 〜Ａn の下位ｋビットＡ0 〜
Ａk-1 がデコーダ５７に加えられ、上位（ｎ＋１−ｋ）
ビットＡk 〜Ａn が高速記憶部５１と低速記憶部５２−
１〜５２−ｊのアドレスデコーダに加えられて、それぞ
れ読出動作が行われる。そして、デコーダ５７のデコー
ド出力によりスリーステートゲート５３，５４−１〜５
４−ｊの一つが開かれて、読出データがデータバス５６
に送出される。
【００２８】図４及び図５に示す実施例は、高速記憶部
と複数の低速記憶部とにより半導体記憶装置を構成した
場合を示すが、複数の低速記憶部の動作速度を例えば中
速と低速との２種類或いは複数種類とし、連続アドレス
のデータを、動作速度の順に配列した記憶部に順次格納
し、プロセッサからのアドレス信号の上位ビットをそれ
ぞれアドレス信号として読出動作を開始させ、下位ビッ
トにより選択することにより、等価的に高速記憶部によ
り構成された半導体記憶装置として動作させることがで
きる。
と複数の低速記憶部とにより半導体記憶装置を構成した
場合を示すが、複数の低速記憶部の動作速度を例えば中
速と低速との２種類或いは複数種類とし、連続アドレス
のデータを、動作速度の順に配列した記憶部に順次格納
し、プロセッサからのアドレス信号の上位ビットをそれ
ぞれアドレス信号として読出動作を開始させ、下位ビッ
トにより選択することにより、等価的に高速記憶部によ
り構成された半導体記憶装置として動作させることがで
きる。
【００２９】
【発明の効果】以上説明したように、本発明は、高速記
憶部１に偶数アドレスのデータ、低速記憶部２に奇数ア
ドレスのデータをそれぞれ格納し、アドレスバス５を介
して加えられるアドレス信号Ａ0 〜Ａn の最下位ビット
（ＬＳＢ）Ａ0 により高速記憶部１と低速記憶部２とを
選択し、この最下位ビットＡ0 を除くアドレス信号Ａ1
〜Ａn を高速記憶部１と低速記憶部２とのアドレスデコ
ーダに加えるもので、偶数アドレスのアドレス信号が加
えられた時に、高速記憶部１から高速にデータを読出し
てデータバス６に送出し、その間に低速記憶部２も読出
動作を開始しているから、次の奇数アドレスのアドレス
信号が加えられた時には、低速記憶部２からも高速にデ
ータをデータバス６に送出することができる利点があ
る。従って、消費電力が少なく、且つ廉価な低速記憶部
２を用いることにより、コストダウンを図り、且つ低速
記憶部２を用いても、高速動作を実現できる利点があ
る。
憶部１に偶数アドレスのデータ、低速記憶部２に奇数ア
ドレスのデータをそれぞれ格納し、アドレスバス５を介
して加えられるアドレス信号Ａ0 〜Ａn の最下位ビット
（ＬＳＢ）Ａ0 により高速記憶部１と低速記憶部２とを
選択し、この最下位ビットＡ0 を除くアドレス信号Ａ1
〜Ａn を高速記憶部１と低速記憶部２とのアドレスデコ
ーダに加えるもので、偶数アドレスのアドレス信号が加
えられた時に、高速記憶部１から高速にデータを読出し
てデータバス６に送出し、その間に低速記憶部２も読出
動作を開始しているから、次の奇数アドレスのアドレス
信号が加えられた時には、低速記憶部２からも高速にデ
ータをデータバス６に送出することができる利点があ
る。従って、消費電力が少なく、且つ廉価な低速記憶部
２を用いることにより、コストダウンを図り、且つ低速
記憶部２を用いても、高速動作を実現できる利点があ
る。
【００３０】又高速記憶部と複数の低速記憶部とにより
半導体記憶装置を構成し、アドレス信号の下位ビットを
デコードして、高速記憶部と複数の低速記憶部との中の
何れか一つを選択し、アドレス信号の上位ビットを高速
記憶部と複数の低速記憶部とのアドレスデコーダに加え
て、高速記憶部の読出動作と複数の低速記憶部の読出動
作とを同時的に開始させ、高速記憶部からのデータの読
出しが行われた後、低速記憶部からデータを読出すこと
により、低速記憶部から等価的に高速でデータを読出す
ことができる。従って、大容量の半導体記憶装置のコス
トダウンを容易に図ることができる利点がある。
半導体記憶装置を構成し、アドレス信号の下位ビットを
デコードして、高速記憶部と複数の低速記憶部との中の
何れか一つを選択し、アドレス信号の上位ビットを高速
記憶部と複数の低速記憶部とのアドレスデコーダに加え
て、高速記憶部の読出動作と複数の低速記憶部の読出動
作とを同時的に開始させ、高速記憶部からのデータの読
出しが行われた後、低速記憶部からデータを読出すこと
により、低速記憶部から等価的に高速でデータを読出す
ことができる。従って、大容量の半導体記憶装置のコス
トダウンを容易に図ることができる利点がある。
【図１】本発明の一実施例の要部ブロック図である。
【図２】本発明の実施例の動作説明図である。
【図３】本発明の他の実施例の要部ブロック図である。
【図４】本発明の更に他の実施例の要部ブロック図であ
る。
る。
【図５】本発明の更に他の実施例の要部ブロック図であ
る。
る。
【図６】従来例の要部ブロック図である。
１ 高速記憶部 ２ 低速記憶部 ３ アドレスデコーダ ４ アドレスデコーダ ５ アドレスバス ６ データバス ７ 記憶素子部 ８ 読出部 ９ 記憶素子部 １０ 読出部
Claims (2)
- 【請求項１】 それぞれアドレスデコーダ（３），
（４）を有する高速記憶部（１）と低速記憶部（２）と
をアドレスバス（５）及びデータバス（６）に接続し、 前記高速記憶部（１）に偶数アドレスのデータを格納
し、且つ前記低速記憶部（２）に奇数アドレスのデータ
を格納し、前記アドレスバス（５）を介して最下位ビッ
トを除くアドレス信号を前記高速記憶部（１）と前記低
速記憶部（２）とのそれぞれのアドレスデコーダ
（３），（４）に入力し、前記最下位ビットにより前記
高速記憶部（１）と前記低速記憶部（２）との何れかを
選択して、前記データバス（６）に読出データを送出す
る構成としたことを特徴とする半導体記憶装置。 - 【請求項２】 それぞれアドレスデコーダ（３），
（４）を有する１個の高速記憶部（１）と２k −１個の
低速記憶部（２）とをアドレスバス（５）及びデータバ
ス（６）に接続し、 連続するアドレスのデータを、前記高速記憶部（１）と
前記２k −１個の低速記憶部（２）との配列順に従って
格納し、前記アドレスバス（５）を介して下位ｋビット
を除くアドレス信号を前記高速記憶部（１）と前記２k
−１個の低速記憶部（２）とのそれぞれのアドレスデコ
ーダ（３），（４）に入力し、前記アドレス信号の下位
ｋビットをデコードして、前記高速記憶部（１）と前記
２k −１個の低速記憶部（２）との中の一つを選択し
て、前記データバス（６）に読出データを送出する構成
としたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001200A JPH05189304A (ja) | 1992-01-08 | 1992-01-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001200A JPH05189304A (ja) | 1992-01-08 | 1992-01-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189304A true JPH05189304A (ja) | 1993-07-30 |
Family
ID=11494824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001200A Withdrawn JPH05189304A (ja) | 1992-01-08 | 1992-01-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189304A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385746B1 (en) | 1999-05-31 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Memory test circuit |
| JP2009070502A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体メモリ装置におけるデータ読み出し方法及び半導体メモリ装置 |
-
1992
- 1992-01-08 JP JP4001200A patent/JPH05189304A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385746B1 (en) | 1999-05-31 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Memory test circuit |
| JP2009070502A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体メモリ装置におけるデータ読み出し方法及び半導体メモリ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |