JP2919001B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2919001B2 JP2919001B2 JP17067090A JP17067090A JP2919001B2 JP 2919001 B2 JP2919001 B2 JP 2919001B2 JP 17067090 A JP17067090 A JP 17067090A JP 17067090 A JP17067090 A JP 17067090A JP 2919001 B2 JP2919001 B2 JP 2919001B2
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Description
【発明の詳細な説明】 ［概要］ 外部処理装置によってアクセスされる複数のデータレ
ジスタを有してなる半導体集積回路装置に関し、 アドレスレジスタモードと外部処理装置直接指定モー
ドとを随時に切り換えることができるようにすることを
目的とし、 前記アドレスレジスタモード時、アドレスの入力及び
データの入出力に使用され、また、前記外部処理装置直
接指定モード時には、データの入出力にのみ使用される
第１の外部端子群と、前記外部処理装置直接指定モード
時、アドレスの入力に使用される第２の外部端子群と、
前記第１の外部端子群に入力されるアドレスを格納する
アドレスレジスタと、前記複数のデータレジスタ中、ア
クセスすべきデータレジスタを選択するアドレスデコー
ダと、前記外部処理装置から前記アドレスレジスタモー
ドが指示された場合には、前記アドレスレジスタを前記
アドレスデコーダに接続し、前記外部処理装置から前記
外部処理装置直接指定モードが指示された場合には、前
記第２の外部端子群を前記アドレスデコーダに接続する
マルチプレクサとを設けて構成する。
ジスタを有してなる半導体集積回路装置に関し、 アドレスレジスタモードと外部処理装置直接指定モー
ドとを随時に切り換えることができるようにすることを
目的とし、 前記アドレスレジスタモード時、アドレスの入力及び
データの入出力に使用され、また、前記外部処理装置直
接指定モード時には、データの入出力にのみ使用される
第１の外部端子群と、前記外部処理装置直接指定モード
時、アドレスの入力に使用される第２の外部端子群と、
前記第１の外部端子群に入力されるアドレスを格納する
アドレスレジスタと、前記複数のデータレジスタ中、ア
クセスすべきデータレジスタを選択するアドレスデコー
ダと、前記外部処理装置から前記アドレスレジスタモー
ドが指示された場合には、前記アドレスレジスタを前記
アドレスデコーダに接続し、前記外部処理装置から前記
外部処理装置直接指定モードが指示された場合には、前
記第２の外部端子群を前記アドレスデコーダに接続する
マルチプレクサとを設けて構成する。
［産業上の利用分野］ 本発明は、DMA（ダイレクト・メモリ・アクセス）コ
ントローラ、HD（ハードディスク）コントローラ、CRT
（陰極線管）コントローラ等、外部処理装置、例えば、
いわゆるCPUによってアクセスされる複数のデータレジ
スタを有してなる半導体集積回路装置（以下、LSIとい
う）に関する。
ントローラ、HD（ハードディスク）コントローラ、CRT
（陰極線管）コントローラ等、外部処理装置、例えば、
いわゆるCPUによってアクセスされる複数のデータレジ
スタを有してなる半導体集積回路装置（以下、LSIとい
う）に関する。
かかるLSIへのアクセス方式には、アドレスレジスタ
方式と称される方式（アドレス用の外部端子とデータ用
の外部端子とを共有すると共にアドレスレジスタを内蔵
してなるLSIに対して行われるアクセス方式であり、ア
ドレスの供給と、データの書込み又は読出しとを２サイ
クルのアクセスサイクルで行うとする方式）と、外部処
置装置直接指定方式（以下、CPU直接指定方式という）
と称される方式（アドレス用の外部端子と、データ用の
外部端子とを別々に設け、アドレスレジスタを内蔵する
ことなく構成されているLSIに対するアクセス方式であ
り、アドレスの供給と、データの書込み又は読出しを１
サイクルのアクセスサイクルで行うとする方式）があ
る。
方式と称される方式（アドレス用の外部端子とデータ用
の外部端子とを共有すると共にアドレスレジスタを内蔵
してなるLSIに対して行われるアクセス方式であり、ア
ドレスの供給と、データの書込み又は読出しとを２サイ
クルのアクセスサイクルで行うとする方式）と、外部処
置装置直接指定方式（以下、CPU直接指定方式という）
と称される方式（アドレス用の外部端子と、データ用の
外部端子とを別々に設け、アドレスレジスタを内蔵する
ことなく構成されているLSIに対するアクセス方式であ
り、アドレスの供給と、データの書込み又は読出しを１
サイクルのアクセスサイクルで行うとする方式）があ
る。
［従来の技術］ 従来、外部処理装置によってアクセスされる複数のデ
ータレジスタを有してなるLSIは、アドレスレジスタ方
式によるアクセスか、CPU直接指定方式によるアクセス
か、いずれか一方の方式によるアクセスを行うことがで
きるように構成されており、アドレスレジスタ方式によ
るアクセスモード（以下、アドレスレジスタモードとい
う）及びCPU直接指定方式によるアクセスモード（以
下、CPU直接指定モードという）の両モードを備えたLSI
については、これまで提案されていない。
ータレジスタを有してなるLSIは、アドレスレジスタ方
式によるアクセスか、CPU直接指定方式によるアクセス
か、いずれか一方の方式によるアクセスを行うことがで
きるように構成されており、アドレスレジスタ方式によ
るアクセスモード（以下、アドレスレジスタモードとい
う）及びCPU直接指定方式によるアクセスモード（以
下、CPU直接指定モードという）の両モードを備えたLSI
については、これまで提案されていない。
ここに、アドレスレジスタモードのみを有するLSI
は、アドレス用の外部端子とデータ用の外部端子とを共
有することができるので、外部端子の数を減らすことが
できるという利点を有しているが、データの書込み又は
読出しに２サイクルのアクセスサイクルを要してしまう
という欠点を有している。
は、アドレス用の外部端子とデータ用の外部端子とを共
有することができるので、外部端子の数を減らすことが
できるという利点を有しているが、データの書込み又は
読出しに２サイクルのアクセスサイクルを要してしまう
という欠点を有している。
また、CPU直接指定モードのみを有するLSIは、データ
の読出し又は書込みを１サイクルのアクセスサイクルで
行うことができるという利点を有しているが、アドレス
用の外部端子とデータ用の外部端子とを別々に設ける必
要があり、この分、外部端子の数が増加してしまうとい
う欠点を有している。
の読出し又は書込みを１サイクルのアクセスサイクルで
行うことができるという利点を有しているが、アドレス
用の外部端子とデータ用の外部端子とを別々に設ける必
要があり、この分、外部端子の数が増加してしまうとい
う欠点を有している。
したがって、かかるLSIのユーザは、以上の利点、欠
点を考慮した上で、そのニーズに従って、アドレスレジ
スタモードを有しているLSIか、又はCPU直接指定モード
を有しているLSIを選択することになる。
点を考慮した上で、そのニーズに従って、アドレスレジ
スタモードを有しているLSIか、又はCPU直接指定モード
を有しているLSIを選択することになる。
［発明が解決しようとする課題］ ここに、アドレスレジスタモードとCPU直接指定モー
ドとを切り換えることができるように構成されたLSIを
提供することができれば、一品種にして、アドレスレジ
スタモードを望むユーザ及びCPU直接指定モードを望む
ユーザの両ユーザのニーズに応えることができ、製造者
にとっても、製造、保管上、便利になる。
ドとを切り換えることができるように構成されたLSIを
提供することができれば、一品種にして、アドレスレジ
スタモードを望むユーザ及びCPU直接指定モードを望む
ユーザの両ユーザのニーズに応えることができ、製造者
にとっても、製造、保管上、便利になる。
また、例えば、アドレスレジスタモードのみを有して
いた従来品種をグレードアップして製造、販売しようと
する場合、アドレスレジスタモードとCPU直接指定モー
ドとを随時に切り換えることができるように構成すれ
ば、ソフトウエアの拡大を図ろうとするユーザであっ
て、従来から使用しているソフトウエアについては、こ
れをこのまま使用し、拡大しようとするソフトウエア部
分についてはCPU直接指定モードを使用し得るものとし
て開発し、この部分についてのみ高速動作を得ようとす
るユーザに対しては、きわめて都合の良いLSIを提供で
きることになる。
いた従来品種をグレードアップして製造、販売しようと
する場合、アドレスレジスタモードとCPU直接指定モー
ドとを随時に切り換えることができるように構成すれ
ば、ソフトウエアの拡大を図ろうとするユーザであっ
て、従来から使用しているソフトウエアについては、こ
れをこのまま使用し、拡大しようとするソフトウエア部
分についてはCPU直接指定モードを使用し得るものとし
て開発し、この部分についてのみ高速動作を得ようとす
るユーザに対しては、きわめて都合の良いLSIを提供で
きることになる。
本発明は、かかる点に鑑み、アドレスレジスタモード
とCPU直接指定モードとを随時に切り換えることができ
るようにしたLSIを提供することを目的とする。
とCPU直接指定モードとを随時に切り換えることができ
るようにしたLSIを提供することを目的とする。
［課題を解決するための手段］ 本発明によるLSIは、その構成要素を、例えば、実施
例図面第１図及び第２図に対応させて説明すると、外部
処理装置、例えば、CPU17によってアクセスされる複数
のデータレジスタ９、10、11を有し、アドレスレジスタ
モード時、アドレスの入力及びデータの入出力に使用さ
れ、また、CPU直接指定モード時には、データの入出力
にのみ使用される第１の外部端子群８と、CPU直接指定
モード時、アドレスの入力に使用される第２の外部端子
群７と、第１の外部端子群に入力されるアドレスを格納
するアドレスレジスタ13と、複数のデータレジスタ9,1
0,11中、アクセスすべきデータレジスタを選択するアド
レスデコーダ16と、CPU17からアドレスレジスタモード
が指示された場合には、アドレスレジスタ13をアドレス
デコーダ16に接続し、CPU17からCPU直接指定モードが指
示された場合には、第２の外部端子群７をアドレスデコ
ーダ16に接続するマルチプレクサ15とを設けて構成され
るものである。
例図面第１図及び第２図に対応させて説明すると、外部
処理装置、例えば、CPU17によってアクセスされる複数
のデータレジスタ９、10、11を有し、アドレスレジスタ
モード時、アドレスの入力及びデータの入出力に使用さ
れ、また、CPU直接指定モード時には、データの入出力
にのみ使用される第１の外部端子群８と、CPU直接指定
モード時、アドレスの入力に使用される第２の外部端子
群７と、第１の外部端子群に入力されるアドレスを格納
するアドレスレジスタ13と、複数のデータレジスタ9,1
0,11中、アクセスすべきデータレジスタを選択するアド
レスデコーダ16と、CPU17からアドレスレジスタモード
が指示された場合には、アドレスレジスタ13をアドレス
デコーダ16に接続し、CPU17からCPU直接指定モードが指
示された場合には、第２の外部端子群７をアドレスデコ
ーダ16に接続するマルチプレクサ15とを設けて構成され
るものである。
［作用］ 本発明においては、CPU17からアドレスレジスタモー
ドが指示された場合には、CPU17から第１の外部端子群
８に供給されるアドレスを一旦、アドレスレジスタ13に
格納した後、かかるアドレスをマルチプレクサ15を介し
てアドレスデコーダ16に供給してデコードすると共にア
ドレスデコーダ16によって選択されたデータレジスタ
９、10又は11につき、第１の外部端子群８を介してデー
タの書込み又は読出しを行わせ、ここに、アドレスレジ
スタモードによる動作を達成することができる。
ドが指示された場合には、CPU17から第１の外部端子群
８に供給されるアドレスを一旦、アドレスレジスタ13に
格納した後、かかるアドレスをマルチプレクサ15を介し
てアドレスデコーダ16に供給してデコードすると共にア
ドレスデコーダ16によって選択されたデータレジスタ
９、10又は11につき、第１の外部端子群８を介してデー
タの書込み又は読出しを行わせ、ここに、アドレスレジ
スタモードによる動作を達成することができる。
また、CPU17からCPU直接指定モードが指示された場合
には、CPU17から第２の外部端子群７に供給されるアド
レスをマルチプレクサ15を介して直接、アドレスデコー
ダ16に供給してデコードすると共にアドレスデコーダ16
により選択されたデータレジスタ９、10又は11につき、
第１の外部端子群７を介してデータの書込み又は読出し
を行わせ、ここに、CPU直接指定モードによる動作を達
成することができる。
には、CPU17から第２の外部端子群７に供給されるアド
レスをマルチプレクサ15を介して直接、アドレスデコー
ダ16に供給してデコードすると共にアドレスデコーダ16
により選択されたデータレジスタ９、10又は11につき、
第１の外部端子群７を介してデータの書込み又は読出し
を行わせ、ここに、CPU直接指定モードによる動作を達
成することができる。
［実施例］ 以下、第１図〜第４図を参照して、本発明の一実施例
につき説明する。
につき説明する。
第１図は、本発明の一実施例の要部を示す図であり、
１は本実施例のLSIチップ本体、２はアドレスレジスタ
モードを指示する信号（以下、 という）が供給される ３はCPU直接指定モードを指示する信号（以下、CS1［チ
ップ・セレクト１］信号という）が供給されるCS1信号
端子、４はアドレスレジスタモード時において、アクセ
ス対象を後述するアドレスレジスタ13にするか、又はデ
ータレジスタ９〜11にするかを指示する信号（以下、RS
［レジスタ・セレクト］信号という）が供給されるRS信
号端子、５はアドレス又はデータの書込みを指示する信
号（以下、WR［ライト・ストローブ］信号という）が供
給されるWR信号端子、６はデータの読出しを指示する信
号（以下、RD［ライト・ストローブ］信号という）が供
給されるRD信号端子、７はCPU直接指定モード時、アド
レスが供給される端子（以下、AB［アドレスバス］端子
という）、８はアドレスレジスタモード時、アドレスが
供給され、CPU直接指定モード時、アドレス及びデータ
が順に供給される端子（以下、DB［データバス］端子と
いう）である。なお、 CS1信号、WR信号及びRD信号のアクティブレベルはロー
レベル“L"である。また、RS信号は、ローレベル“L"の
とき、アドレスレジスタ13への書込みを指示し、ハイレ
ベル“H"のとき、データレジスタ９、10又は11への書込
みを指示することを内容とする信号である。
１は本実施例のLSIチップ本体、２はアドレスレジスタ
モードを指示する信号（以下、 という）が供給される ３はCPU直接指定モードを指示する信号（以下、CS1［チ
ップ・セレクト１］信号という）が供給されるCS1信号
端子、４はアドレスレジスタモード時において、アクセ
ス対象を後述するアドレスレジスタ13にするか、又はデ
ータレジスタ９〜11にするかを指示する信号（以下、RS
［レジスタ・セレクト］信号という）が供給されるRS信
号端子、５はアドレス又はデータの書込みを指示する信
号（以下、WR［ライト・ストローブ］信号という）が供
給されるWR信号端子、６はデータの読出しを指示する信
号（以下、RD［ライト・ストローブ］信号という）が供
給されるRD信号端子、７はCPU直接指定モード時、アド
レスが供給される端子（以下、AB［アドレスバス］端子
という）、８はアドレスレジスタモード時、アドレスが
供給され、CPU直接指定モード時、アドレス及びデータ
が順に供給される端子（以下、DB［データバス］端子と
いう）である。なお、 CS1信号、WR信号及びRD信号のアクティブレベルはロー
レベル“L"である。また、RS信号は、ローレベル“L"の
とき、アドレスレジスタ13への書込みを指示し、ハイレ
ベル“H"のとき、データレジスタ９、10又は11への書込
みを指示することを内容とする信号である。
また、９、10、11はデータレジスタであり、DB端子８
に供給されるデータを格納するレジスタである。
に供給されるデータを格納するレジスタである。
また、12はシーケンス制御部であり、 CS1信号、RS信号、WR信号、RD信号を受けて、アドレス
レジスタモード、CPU直接指定モードの切替えのタイミ
ングや、読出し、書込みのタイミング設定等を行う回路
部である。
レジスタモード、CPU直接指定モードの切替えのタイミ
ングや、読出し、書込みのタイミング設定等を行う回路
部である。
また、13はアドレスレジスタであり、アドレスレジス
タモード時、DB端子８を介して供給されるアドレスを一
時格納するものである。
タモード時、DB端子８を介して供給されるアドレスを一
時格納するものである。
また、14はフリップフロップ、15はマルチプレクサ、
16はアドレスデコーダであり、マルチプレクサ15は、AB
端子７とアドレスデコーダ16との接続又はアドレスレジ
スタ13の出力端子とアドレスデコーダ16との接続を図る
ものであるが、その制御はフリップフロップ14により行
われる。ここに、フリップフロップ14は、 及びCS1信号の供給を受け、 CS1信号＝ハイレベル“H"の場合、即ち、アドレスレジ
スタモードを設定すべき場合には、マルチプレクサ15を
して、アドレスレジスタ13の出力端子をアドレスデコー
ダ16の入力端子に接続させ、逆に、 CS1信号＝ローレベル“L"の場合、即ち、CPU直接指定モ
ードを設定すべき場合には、マルチプレクサ15をして、
AB端子７をアドレスデコーダ16の入力端子に接続させる
ものである。
16はアドレスデコーダであり、マルチプレクサ15は、AB
端子７とアドレスデコーダ16との接続又はアドレスレジ
スタ13の出力端子とアドレスデコーダ16との接続を図る
ものであるが、その制御はフリップフロップ14により行
われる。ここに、フリップフロップ14は、 及びCS1信号の供給を受け、 CS1信号＝ハイレベル“H"の場合、即ち、アドレスレジ
スタモードを設定すべき場合には、マルチプレクサ15を
して、アドレスレジスタ13の出力端子をアドレスデコー
ダ16の入力端子に接続させ、逆に、 CS1信号＝ローレベル“L"の場合、即ち、CPU直接指定モ
ードを設定すべき場合には、マルチプレクサ15をして、
AB端子７をアドレスデコーダ16の入力端子に接続させる
ものである。
このように構成された本実施例のLSIは、第２図に示
すように、例えば、CPU17と接続される。なお、18はCPU
アドレスをデコードし、 及びCS1信号を生成するデコーダである。
すように、例えば、CPU17と接続される。なお、18はCPU
アドレスをデコードし、 及びCS1信号を生成するデコーダである。
この例においては、 CPUアドレス の最下位ビット 以外のビットA1〜A23をデコードして得るようにされて
おり、この場合、最下位ビット はRS信号として使用される。例えば、第３図にメモリマ
ップを示すような場合、CPUアドレス が2000番地のときは、アドレスレジスタ13にアクセス
し、2001番地のときには、アドレスレジスタ13に格納さ
れているアドレスにより指定されているレジスタ９、10
又は11にアクセスする。
おり、この場合、最下位ビット はRS信号として使用される。例えば、第３図にメモリマ
ップを示すような場合、CPUアドレス が2000番地のときは、アドレスレジスタ13にアクセス
し、2001番地のときには、アドレスレジスタ13に格納さ
れているアドレスにより指定されているレジスタ９、10
又は11にアクセスする。
また、CS1信号は、CPUアドレス をデコードして得られるようにされている。例えば、第
３図にメモリマップを示すような場合、CPUアドレスが2
002番地のとき、CPU直接指定モードによりデータレジス
タ９、10又は11へのアクセスが行われる。
３図にメモリマップを示すような場合、CPUアドレスが2
002番地のとき、CPU直接指定モードによりデータレジス
タ９、10又は11へのアクセスが行われる。
ここに、第４図は本実施例の動作を示すタイムチャー
トであって、特に、第４図Ａは、アドレスレジスタモー
ド時におけるリード動作を示している。即ち、この場合
には、まず、 RS信号及びWR信号がローレベル“L"とされ、アドレスレ
ジスタ13への書込みが可能とされた後、CPU17からDB端
子８にアドレスが供給され、これがアドレスレジスタ13
に格納される。そして、次のアクセスサイクルにおい
て、アドレスレジスタ13に格納されたアドレスがアドレ
スデコーダ16によってデコードされ、アクセスすべきデ
ータレジスタ９、10又は11が選択されると共に、 及びRD信号がローレベル“L"にされ、アドレスデコーダ
16によって選択されたデータレジスタ９、10又は11から
のデータの読出しが可能とされた後、データが読み出さ
れる。
トであって、特に、第４図Ａは、アドレスレジスタモー
ド時におけるリード動作を示している。即ち、この場合
には、まず、 RS信号及びWR信号がローレベル“L"とされ、アドレスレ
ジスタ13への書込みが可能とされた後、CPU17からDB端
子８にアドレスが供給され、これがアドレスレジスタ13
に格納される。そして、次のアクセスサイクルにおい
て、アドレスレジスタ13に格納されたアドレスがアドレ
スデコーダ16によってデコードされ、アクセスすべきデ
ータレジスタ９、10又は11が選択されると共に、 及びRD信号がローレベル“L"にされ、アドレスデコーダ
16によって選択されたデータレジスタ９、10又は11から
のデータの読出しが可能とされた後、データが読み出さ
れる。
また、第４図Ｂは、アドレスレジスタモード時におけ
るライト動作を示している。即ち、この場合には、ま
ず、 RS信号及びWR信号がローレベル“L"とされ、アドレスレ
ジスタ13への書込みが可能とされた後、CPU17からDB端
子８にアドレスが供給され、これがアドレスレジスタ13
に格納される。そして、次のアクセスサイクルにおい
て、アドレスレジスタ13に格納されたアドレスがアドレ
スデコーダ16によってデコードされ、アクセスすべきデ
ータレジスタ９、10又は11が選択されると共に、 及びRD信号がローレベル“L"にされ、アドレスデコーダ
16によって選択されたデータレジスタ９、10又は11への
データの書込みが可能とされた後、データが書き込まれ
る。
るライト動作を示している。即ち、この場合には、ま
ず、 RS信号及びWR信号がローレベル“L"とされ、アドレスレ
ジスタ13への書込みが可能とされた後、CPU17からDB端
子８にアドレスが供給され、これがアドレスレジスタ13
に格納される。そして、次のアクセスサイクルにおい
て、アドレスレジスタ13に格納されたアドレスがアドレ
スデコーダ16によってデコードされ、アクセスすべきデ
ータレジスタ９、10又は11が選択されると共に、 及びRD信号がローレベル“L"にされ、アドレスデコーダ
16によって選択されたデータレジスタ９、10又は11への
データの書込みが可能とされた後、データが書き込まれ
る。
また、第４図Ｃは、CPU直接指定モード時におけるリ
ード動作を示している。即ち、この場合には、まず、CS
1信号及びRD信号がローレベル“L"とされ、アドレスデ
コーダ16によって選択されるデータレジスタ９、10又は
11からのデータの読出しが可能とされる。ここに、この
場合には、既に、AB端子７とアドレスデコーダ16との接
続が行われているので、CS1信号がローレベル“L"とさ
れると共にAB端子７を介してアドレスが供給され、これ
がアドレスデコーダ16によりデコードされ、アクセスす
べきデータレジスタ９、10又は11が選択された後、この
選択されたデータレジスタ９、10又は11からのデータの
読出しが行われる。
ード動作を示している。即ち、この場合には、まず、CS
1信号及びRD信号がローレベル“L"とされ、アドレスデ
コーダ16によって選択されるデータレジスタ９、10又は
11からのデータの読出しが可能とされる。ここに、この
場合には、既に、AB端子７とアドレスデコーダ16との接
続が行われているので、CS1信号がローレベル“L"とさ
れると共にAB端子７を介してアドレスが供給され、これ
がアドレスデコーダ16によりデコードされ、アクセスす
べきデータレジスタ９、10又は11が選択された後、この
選択されたデータレジスタ９、10又は11からのデータの
読出しが行われる。
また、第４図Ｄは、CPU直接指定モード時におけるラ
イト動作を示している。即ち、この場合には、まず、CS
1信号及びWR信号がローレベル“L"とされ、アドレスデ
コーダ16により選択されるデータレジスタ９、10又は11
へのデータの書込みが可能とされる。ここに、この場合
には、既にAB端子７とアドレスデコーダ16との接続が行
われているので、CS1信号がローレベル“L"とされると
共にAB端子７を介してアドレス供給され、これがアドレ
スデコーダ16によりデコードされ、データレジスタ９、
10又は11が選択された後、この選択されたデータレジス
タ９、10又は11へのデータの書込みが行われる。
イト動作を示している。即ち、この場合には、まず、CS
1信号及びWR信号がローレベル“L"とされ、アドレスデ
コーダ16により選択されるデータレジスタ９、10又は11
へのデータの書込みが可能とされる。ここに、この場合
には、既にAB端子７とアドレスデコーダ16との接続が行
われているので、CS1信号がローレベル“L"とされると
共にAB端子７を介してアドレス供給され、これがアドレ
スデコーダ16によりデコードされ、データレジスタ９、
10又は11が選択された後、この選択されたデータレジス
タ９、10又は11へのデータの書込みが行われる。
このように、本実施例によれば、アドレスレジスタモ
ードとCPU直接指定モードを随時、切り換えて実行する
ことができる。
ードとCPU直接指定モードを随時、切り換えて実行する
ことができる。
［発明の効果］ 以上のように、本発明によれば、アドレスレジスタモ
ードとCPU直接指定モードの両モードを使用することが
できることにより、アドレスレジスタモードを望むユー
ザとCPU直接指定モードを望むユーザの両ユーザのニー
ズに応えることができるので、製造者は、アドレスレジ
スタモードを有する品種とCPU直接指定モードを有する
品種の２種類の製品を製造、保管する必要がなく、１種
類の製品を製造、保管すれば足り、製造及び保管上の利
便を得ることができる。
ードとCPU直接指定モードの両モードを使用することが
できることにより、アドレスレジスタモードを望むユー
ザとCPU直接指定モードを望むユーザの両ユーザのニー
ズに応えることができるので、製造者は、アドレスレジ
スタモードを有する品種とCPU直接指定モードを有する
品種の２種類の製品を製造、保管する必要がなく、１種
類の製品を製造、保管すれば足り、製造及び保管上の利
便を得ることができる。
また、本発明によれば、アドレスレジスタモードとCP
U直接指定モードを随時に切り換えることができるの
で、アドレスレジスタモードのみを有していた従来品種
をグレードアップして製造、販売しようとする場合、本
発明のように構成すれば、ソフトウエアの拡大を図ろう
とするユーザであって、従来から使用しているソフトウ
エアについては、これをこのまま使用し、拡大しようと
するソフトウエア部分についてのみ、CPU直接指定モー
ドを使用し得るものとして開発し、この部分についての
み高速動作を得ようとするユーザに対しては、きわめて
都合の良いLSIを提供することができる。
U直接指定モードを随時に切り換えることができるの
で、アドレスレジスタモードのみを有していた従来品種
をグレードアップして製造、販売しようとする場合、本
発明のように構成すれば、ソフトウエアの拡大を図ろう
とするユーザであって、従来から使用しているソフトウ
エアについては、これをこのまま使用し、拡大しようと
するソフトウエア部分についてのみ、CPU直接指定モー
ドを使用し得るものとして開発し、この部分についての
み高速動作を得ようとするユーザに対しては、きわめて
都合の良いLSIを提供することができる。
第１図は本発明の一実施例の要部を示す図、 第２図は本発明の一実施例のCPUとの接続例を示す図、 第３図は本発明の一実施例の動作を説明するためのメモ
リマップ、 第４図は本発明の一実施例の動作を示すタイムチャート
である。 １……LSIチップ本体 ９〜11……データレジスタ 12……シーケンス制御部 13……アドレスレジスタ 14……フリップフロップ 15……マルチプレクサ 16……アドレスデコーダ
リマップ、 第４図は本発明の一実施例の動作を示すタイムチャート
である。 １……LSIチップ本体 ９〜11……データレジスタ 12……シーケンス制御部 13……アドレスレジスタ 14……フリップフロップ 15……マルチプレクサ 16……アドレスデコーダ
Claims (1)
- 【請求項１】外部処理装置によってアクセスされる複数
のデータレジスタを有してなる半導体集積回路装置であ
って、 アドレスレジスタモード時、アドレスの入力及びデータ
の入出力に使用され、また、外部処理装置直接指定モー
ド時には、データの入出力にのみ使用される第１の外部
端子群と、 前記外部処理装置直接指定モード時、アドレスの入力に
使用される第２の外部端子群と、 前記第１の外部端子群に入力されるアドレスを格納する
アドレスレジスタと、 前記複数のデータレジスタ中、アクセスすべきデータレ
ジスタを選択するアドレスデコーダと、 前記外部処理装置から前記アドレスレジスタモードが指
示された場合には、前記アドレスレジスタを前記アドレ
スデコーダに接続し、前記外部処理装置から前記外部処
理装置直接指定モードが指示された場合には、前記第２
の外部端子群を前記アドレスデコーダに接続するマルチ
プレクサとを 有して構成されていることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17067090A JP2919001B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17067090A JP2919001B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0458353A JPH0458353A (ja) | 1992-02-25 |
| JP2919001B2 true JP2919001B2 (ja) | 1999-07-12 |
Family
ID=15909204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17067090A Expired - Fee Related JP2919001B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919001B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6431347B2 (ja) * | 2014-11-26 | 2018-11-28 | 株式会社タチエス | アームレスト付きシート及びそれに用いるアームレストのロック解除装置 |
-
1990
- 1990-06-28 JP JP17067090A patent/JP2919001B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458353A (ja) | 1992-02-25 |
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