JPH05166391A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH05166391A JPH05166391A JP3353499A JP35349991A JPH05166391A JP H05166391 A JPH05166391 A JP H05166391A JP 3353499 A JP3353499 A JP 3353499A JP 35349991 A JP35349991 A JP 35349991A JP H05166391 A JPH05166391 A JP H05166391A
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- data
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Abstract
(57)【要約】
【目的】 モード制御信号入力端子と入出力端子を共通
化できるようにすることにより、端子数の削減を図る。 【構成】 入出力端子Ｉ／Ｏは、読み出し又は書き込み
を行なうためのモード信号の入力と、アドレス信号の入
力と、読み出されたデータの出力又は書き込みデータの
入力とをシリアルに行なう。コントロール回路２は、デ
ータの読み出し時には入出力端子Ｉ／Ｏから入力された
読み出しモード信号及びアドレス信号によってメモリセ
ルアレイ８の該当するアドレスからデータを読み出し入
出力端子Ｉ／Ｏへ出力する制御を行なうと共に、データ
の書き込みあるいは書き換え時には入出力端子Ｉ／Ｏか
ら入力された書き込みモード信号及びアドレス信号によ
って入出力端子Ｉ／Ｏからのデータをメモリセルアレイ
８の該当するアドレスに書き込む制御を行なう。
化できるようにすることにより、端子数の削減を図る。 【構成】 入出力端子Ｉ／Ｏは、読み出し又は書き込み
を行なうためのモード信号の入力と、アドレス信号の入
力と、読み出されたデータの出力又は書き込みデータの
入力とをシリアルに行なう。コントロール回路２は、デ
ータの読み出し時には入出力端子Ｉ／Ｏから入力された
読み出しモード信号及びアドレス信号によってメモリセ
ルアレイ８の該当するアドレスからデータを読み出し入
出力端子Ｉ／Ｏへ出力する制御を行なうと共に、データ
の書き込みあるいは書き換え時には入出力端子Ｉ／Ｏか
ら入力された書き込みモード信号及びアドレス信号によ
って入出力端子Ｉ／Ｏからのデータをメモリセルアレイ
８の該当するアドレスに書き込む制御を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性半導体メモリ装置等のメモリ装置に関するも
のである。
な不揮発性半導体メモリ装置等のメモリ装置に関するも
のである。
【０００２】
【従来の技術】図４は、従来の不揮発性半導体メモリ装
置の構成を示すブロック図である。図４において、１１
は不揮発性半導体メモリ装置、１２はこの不揮発性半導
体メモリ装置全体を制御するコントロール回路、１３は
入出力端子Ｉ／Ｏよりアクセスされたアドレス信号を保
持するアドレスレジスタ、１４はデータを記憶するメモ
リセルアレイ、１５はデータの入出力を行なうデータ入
出力部である。クロック端子ＣＬＫからはクロック信号
を入力し、チップセレクト端子ＣＳ（反転）は“Ｌ”
（ローレベル信号）でチップセレクトされる。Ｃ１，Ｃ
２，Ｃ３は各モード制御信号入力端子である。
置の構成を示すブロック図である。図４において、１１
は不揮発性半導体メモリ装置、１２はこの不揮発性半導
体メモリ装置全体を制御するコントロール回路、１３は
入出力端子Ｉ／Ｏよりアクセスされたアドレス信号を保
持するアドレスレジスタ、１４はデータを記憶するメモ
リセルアレイ、１５はデータの入出力を行なうデータ入
出力部である。クロック端子ＣＬＫからはクロック信号
を入力し、チップセレクト端子ＣＳ（反転）は“Ｌ”
（ローレベル信号）でチップセレクトされる。Ｃ１，Ｃ
２，Ｃ３は各モード制御信号入力端子である。
【０００３】次に動作について説明する。図５に従来の
読み出し処理のタイミングチャート、図６に従来の書き
換え処理のタイミングチャートを示す。説明を簡単にす
るため、図５の従来の読み出し処理について説明する。
図５のように、読み出しを行なう場合、図４におけるモ
ード制御信号入力端子Ｃ１，Ｃ２，Ｃ３より、スタンバ
イモード，アドレス入力モード、スタンバイモード，読
み出しモード，スタンバイモード，データ出力モード，
スタンバイモードと各モードに対応してデータをクロッ
ク端子ＣＬＫのクロック信号が“Ｈ”（ハイレベル）の
間に切り換え、入出力端子Ｉ／Ｏよりアドレス信号を入
力することによってメモリセルアレイ１４の指定したア
ドレス内に記憶されているデータを読み出す。この読み
出しの制御はコントロール回路１２によって行なわれ
る。書き換え処理においても同様にモード制御信号入力
端子Ｃ１，Ｃ２，Ｃ３より各モードに対応したデータを
入力し、データの書き換えを行なう。
読み出し処理のタイミングチャート、図６に従来の書き
換え処理のタイミングチャートを示す。説明を簡単にす
るため、図５の従来の読み出し処理について説明する。
図５のように、読み出しを行なう場合、図４におけるモ
ード制御信号入力端子Ｃ１，Ｃ２，Ｃ３より、スタンバ
イモード，アドレス入力モード、スタンバイモード，読
み出しモード，スタンバイモード，データ出力モード，
スタンバイモードと各モードに対応してデータをクロッ
ク端子ＣＬＫのクロック信号が“Ｈ”（ハイレベル）の
間に切り換え、入出力端子Ｉ／Ｏよりアドレス信号を入
力することによってメモリセルアレイ１４の指定したア
ドレス内に記憶されているデータを読み出す。この読み
出しの制御はコントロール回路１２によって行なわれ
る。書き換え処理においても同様にモード制御信号入力
端子Ｃ１，Ｃ２，Ｃ３より各モードに対応したデータを
入力し、データの書き換えを行なう。
【０００４】
【発明が解決しようとする課題】従来のメモリ装置（不
揮発性半導体メモリ装置）は、上述したように構成され
ているので、読み出しを行なう場合に、スタンバイモー
ド，アドレス入力モード，読み出しモード，データ出力
モードの４種類のモードを指定しなければならず、ま
た、書き換えを行なう場合には、スタンバイモード，ア
ドレス入力モード，消去モード，データ入力モード，書
き込みモードの５種類のモードを指定しなければなら
ず、したがってこのような多くのモードを切り換えるこ
とが必要で、このために必要な複数のモード制御信号入
力端子を備えているが、このような端子は入出力端子と
共通化できず、このため、これよりも端子数を減らすこ
とができないという問題点があった。
揮発性半導体メモリ装置）は、上述したように構成され
ているので、読み出しを行なう場合に、スタンバイモー
ド，アドレス入力モード，読み出しモード，データ出力
モードの４種類のモードを指定しなければならず、ま
た、書き換えを行なう場合には、スタンバイモード，ア
ドレス入力モード，消去モード，データ入力モード，書
き込みモードの５種類のモードを指定しなければなら
ず、したがってこのような多くのモードを切り換えるこ
とが必要で、このために必要な複数のモード制御信号入
力端子を備えているが、このような端子は入出力端子と
共通化できず、このため、これよりも端子数を減らすこ
とができないという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、モード制御信号入力端子と入出
力端子を共通化できるようにすることにより端子数の削
減を図れるメモリ装置を提供することを目的とする。
ためになされたもので、モード制御信号入力端子と入出
力端子を共通化できるようにすることにより端子数の削
減を図れるメモリ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るメモリ装
置は、メモリセルアレイ８に対するデータの読み出しあ
るいは書き込みを行なうためのモード信号の入力と上記
メモリセルアレイ８のアドレスを指定するためのアドレ
ス信号の入力と上記メモリセルアレイ８から読み出され
たデータの出力あるいはメモリセルアレイ８に書き込む
データの入力とをシリアルに行なうための入出力端子Ｉ
／Ｏと、データの読み出し時には上記入出力端子Ｉ／Ｏ
から入力された読み出しモード信号及びアドレス信号に
よって上記メモリセルアレイ８の該当するアドレスから
データを読み出し上記入出力端子Ｉ／Ｏへ出力する制御
を行なうと共に、データの書き込みあるいは書き換え時
には上記入出力端子Ｉ／Ｏから入力された書き込みモー
ド信号及びアドレス信号によって上記入出力端子Ｉ／Ｏ
からのデータを上記メモリセルアレイ８の該当するアド
レスに書き込む制御を行なうコントロール回路２とを備
えたものである。
置は、メモリセルアレイ８に対するデータの読み出しあ
るいは書き込みを行なうためのモード信号の入力と上記
メモリセルアレイ８のアドレスを指定するためのアドレ
ス信号の入力と上記メモリセルアレイ８から読み出され
たデータの出力あるいはメモリセルアレイ８に書き込む
データの入力とをシリアルに行なうための入出力端子Ｉ
／Ｏと、データの読み出し時には上記入出力端子Ｉ／Ｏ
から入力された読み出しモード信号及びアドレス信号に
よって上記メモリセルアレイ８の該当するアドレスから
データを読み出し上記入出力端子Ｉ／Ｏへ出力する制御
を行なうと共に、データの書き込みあるいは書き換え時
には上記入出力端子Ｉ／Ｏから入力された書き込みモー
ド信号及びアドレス信号によって上記入出力端子Ｉ／Ｏ
からのデータを上記メモリセルアレイ８の該当するアド
レスに書き込む制御を行なうコントロール回路２とを備
えたものである。
【０００７】
【作用】コントロール回路２は、データの読み出し時、
入出力端子Ｉ／Ｏから入力された読み出しモード信号及
びアドレス信号によってメモリセルアレイ８の該当する
アドレスからデータを読み出し入出力端子Ｉ／Ｏへ出力
する。またコントロール回路２は、データの書き込みあ
るいは書き換え時には入出力端子Ｉ／Ｏから入力された
書き込みモード信号及びアドレス信号によって入出力端
子Ｉ／Ｏからのデータをメモリセルアレイ８の該当する
アドレスに書き込む。入出力端子Ｉ／Ｏは複数のモード
制御信号入力端子を兼ねているので、端子数が削減され
る。
入出力端子Ｉ／Ｏから入力された読み出しモード信号及
びアドレス信号によってメモリセルアレイ８の該当する
アドレスからデータを読み出し入出力端子Ｉ／Ｏへ出力
する。またコントロール回路２は、データの書き込みあ
るいは書き換え時には入出力端子Ｉ／Ｏから入力された
書き込みモード信号及びアドレス信号によって入出力端
子Ｉ／Ｏからのデータをメモリセルアレイ８の該当する
アドレスに書き込む。入出力端子Ｉ／Ｏは複数のモード
制御信号入力端子を兼ねているので、端子数が削減され
る。
【０００８】
実施例１．図１はこの発明の一実施例に係る不揮発性半
導体メモリ装置の構成を示すブロック図である。図１に
おいて、１はこの実施例の不揮発性半導体メモリ装置、
２はデータの読み出し時には入出力端子Ｉ／Ｏから入力
された読み出しモード信号及びアドレス信号によってメ
モリセルアレイ８の該当するアドレスからデータを読み
出し入出力端子Ｉ／Ｏへ出力する制御を行なうと共に、
データの書き込みあるいは書き換え時には入出力端子Ｉ
／Ｏから入力された書き込みモード信号及びアドレス信
号によって入出力端子Ｉ／Ｏからのデータをメモリセル
アレイ８の該当するアドレスに書き込む制御を行なうコ
ントロール回路である。３はコントロール回路２との入
出力を行なう信号を格納する入出力レジスタ、４は読み
出しモード信号あるいは書き込みモード信号を格納する
モードレジスタ、５はアドレス信号を格納するアドレス
レジスタ、６はデータを格納するデータレジスタ、７は
メモリセルアレイ８に対してデータの読み出しあるいは
書き込みを行なうための周辺回路である。
導体メモリ装置の構成を示すブロック図である。図１に
おいて、１はこの実施例の不揮発性半導体メモリ装置、
２はデータの読み出し時には入出力端子Ｉ／Ｏから入力
された読み出しモード信号及びアドレス信号によってメ
モリセルアレイ８の該当するアドレスからデータを読み
出し入出力端子Ｉ／Ｏへ出力する制御を行なうと共に、
データの書き込みあるいは書き換え時には入出力端子Ｉ
／Ｏから入力された書き込みモード信号及びアドレス信
号によって入出力端子Ｉ／Ｏからのデータをメモリセル
アレイ８の該当するアドレスに書き込む制御を行なうコ
ントロール回路である。３はコントロール回路２との入
出力を行なう信号を格納する入出力レジスタ、４は読み
出しモード信号あるいは書き込みモード信号を格納する
モードレジスタ、５はアドレス信号を格納するアドレス
レジスタ、６はデータを格納するデータレジスタ、７は
メモリセルアレイ８に対してデータの読み出しあるいは
書き込みを行なうための周辺回路である。
【０００９】入出力端子Ｉ／Ｏは、メモリセルアレイ８
に対するデータの読み出しあるいは書き込みを行なうた
めのモード信号の入力と、メモリセルアレイ８のアドレ
スを指定するためのアドレス信号の入力と、メモリセル
アレイ８から読み出されたデータの出力あるいはメモリ
セルアレイ８に書き込むデータの入力とをシリアルに行
なうための端子である。チップセレクト端子ＣＳ（反
転）はチップセレクト信号を入力するためのもので、チ
ップセレクト信号が“Ｌ”で、このメモリ装置１が選択
される。クロック端子ＣＬＫはクロック信号を入力する
ためのものである。制御信号出力端子ＳＦＥはこのメモ
リ装置１から外部のマイクロコンピュータ等のシステム
を制御する制御信号を出力するためのものである。
に対するデータの読み出しあるいは書き込みを行なうた
めのモード信号の入力と、メモリセルアレイ８のアドレ
スを指定するためのアドレス信号の入力と、メモリセル
アレイ８から読み出されたデータの出力あるいはメモリ
セルアレイ８に書き込むデータの入力とをシリアルに行
なうための端子である。チップセレクト端子ＣＳ（反
転）はチップセレクト信号を入力するためのもので、チ
ップセレクト信号が“Ｌ”で、このメモリ装置１が選択
される。クロック端子ＣＬＫはクロック信号を入力する
ためのものである。制御信号出力端子ＳＦＥはこのメモ
リ装置１から外部のマイクロコンピュータ等のシステム
を制御する制御信号を出力するためのものである。
【００１０】次にこの実施例の動作について説明する。
説明を簡単にするため、図２に示す読み出し処理のタイ
ミングチャートに基づいて説明する。まず、チップセレ
クト端子ＣＳ（反転）のチップセレクト信号が“Ｌ”に
なりメモリ装置１がチップセレクトされる。これと同時
に制御信号出力端子ＳＦＥからの制御信号を“Ｌ”とな
り、このメモリ装置１がモード信号の受信可能状態であ
ることを外部システムに知らせる。外部システムはメモ
リ装置１に対してモード信号の送信を知らせる半クロッ
ク分の“Ｈ”信号を送信後、モード信号（読み出し時は
“Ｌ”、書き込み又は書き換え時は“Ｈ”）を送信す
る。
説明を簡単にするため、図２に示す読み出し処理のタイ
ミングチャートに基づいて説明する。まず、チップセレ
クト端子ＣＳ（反転）のチップセレクト信号が“Ｌ”に
なりメモリ装置１がチップセレクトされる。これと同時
に制御信号出力端子ＳＦＥからの制御信号を“Ｌ”とな
り、このメモリ装置１がモード信号の受信可能状態であ
ることを外部システムに知らせる。外部システムはメモ
リ装置１に対してモード信号の送信を知らせる半クロッ
ク分の“Ｈ”信号を送信後、モード信号（読み出し時は
“Ｌ”、書き込み又は書き換え時は“Ｈ”）を送信す
る。
【００１１】一方、メモリ装置１は、外部システムから
のモード信号の送信を知らせる“Ｈ”信号を受信する
と、制御信号出力端子ＳＦＥの制御信号を“Ｈ”とし、
外部システムに対し動作中であることを知らせる。この
ような動作はコントロール回路２を中心として行なわ
れ、また、その間、コントロール回路２では受信したモ
ード信号が読み出しモードか書き換えモードかを判断す
る。今、読み出しモードであるとすると、コントロール
回路２は読み出しモードと判断後、制御信号出力端子Ｓ
ＦＥの制御信号を再び“Ｌ”とし、アドレス入力可能状
態であることを外部システムに知らせる。これにより外
部システムはアドレス信号を出力し、コントロール回路
２はそのアドレス信号を受信し、周辺回路７等を介して
メモリセルアレイ８の該当するアドレスからデータを読
み出し、入出力端子Ｉ／Ｏからそのデータを出力し、外
部システムに転送する。
のモード信号の送信を知らせる“Ｈ”信号を受信する
と、制御信号出力端子ＳＦＥの制御信号を“Ｈ”とし、
外部システムに対し動作中であることを知らせる。この
ような動作はコントロール回路２を中心として行なわ
れ、また、その間、コントロール回路２では受信したモ
ード信号が読み出しモードか書き換えモードかを判断す
る。今、読み出しモードであるとすると、コントロール
回路２は読み出しモードと判断後、制御信号出力端子Ｓ
ＦＥの制御信号を再び“Ｌ”とし、アドレス入力可能状
態であることを外部システムに知らせる。これにより外
部システムはアドレス信号を出力し、コントロール回路
２はそのアドレス信号を受信し、周辺回路７等を介して
メモリセルアレイ８の該当するアドレスからデータを読
み出し、入出力端子Ｉ／Ｏからそのデータを出力し、外
部システムに転送する。
【００１２】このように本実施例のコントロール回路２
は、読み出し時及び書き込み又は書き換え時の処理を行
なう手段を内蔵しているので、メモリセルアレイ８のア
ドレスが指定されることにより、内部処理動作へと入
り、自動的にデータ出力を行なう。このデータ出力と同
時に再び制御信号出力端子ＳＦＥの制御信号が“Ｌ”と
なり、チップセレクト端子ＣＳ（反転）のチップセレク
ト信号も“Ｈ”となり、読み出しモードが完了する。
は、読み出し時及び書き込み又は書き換え時の処理を行
なう手段を内蔵しているので、メモリセルアレイ８のア
ドレスが指定されることにより、内部処理動作へと入
り、自動的にデータ出力を行なう。このデータ出力と同
時に再び制御信号出力端子ＳＦＥの制御信号が“Ｌ”と
なり、チップセレクト端子ＣＳ（反転）のチップセレク
ト信号も“Ｈ”となり、読み出しモードが完了する。
【００１３】書き換え処理に関しても、図３に示すタイ
ミングチャートから分るようにデータ入力までが外部シ
ステムからの入力動作であること以外は上述した読み出
し処理と同様に、自動的に書き換え処理が完了すること
になる。
ミングチャートから分るようにデータ入力までが外部シ
ステムからの入力動作であること以外は上述した読み出
し処理と同様に、自動的に書き換え処理が完了すること
になる。
【００１４】実施例２．上記実施例１では、制御信号出
力端子ＳＦＥの制御信号が“Ｌ”状態の場合に受信可
能、またモード信号が“Ｌ”の場合に読み出し処理を実
行し、“Ｈ”の場合に書き換え処理を実行するようにし
たが、何らこれらに限らないことは言うまでもない。
力端子ＳＦＥの制御信号が“Ｌ”状態の場合に受信可
能、またモード信号が“Ｌ”の場合に読み出し処理を実
行し、“Ｈ”の場合に書き換え処理を実行するようにし
たが、何らこれらに限らないことは言うまでもない。
【００１５】実施例３．また、上記実施例１では、モー
ドレジスタ４、アドレスレジスタ５、及びデータレジス
タ６を入出力レジスタ３の他に設けたが、このようなレ
ジスタは特に設ける必要はなく、コントロール回路２に
上述したような読み出し処理及び書き換え処理を行なう
手段が予め内蔵されているので、入出力レジスタ３のみ
設けた場合でも同様な効果が期待でき、回路構成を簡素
にできることは当然である。読み出し処理及び書き換え
処理を行なう手段を内蔵する方法としては、シーケンス
回路をハードウエア的に構成する方法や、内部のメモリ
セルアレイの一部領域にプログラム等を記憶させソフト
ウエア的に構成することも可能である。
ドレジスタ４、アドレスレジスタ５、及びデータレジス
タ６を入出力レジスタ３の他に設けたが、このようなレ
ジスタは特に設ける必要はなく、コントロール回路２に
上述したような読み出し処理及び書き換え処理を行なう
手段が予め内蔵されているので、入出力レジスタ３のみ
設けた場合でも同様な効果が期待でき、回路構成を簡素
にできることは当然である。読み出し処理及び書き換え
処理を行なう手段を内蔵する方法としては、シーケンス
回路をハードウエア的に構成する方法や、内部のメモリ
セルアレイの一部領域にプログラム等を記憶させソフト
ウエア的に構成することも可能である。
【００１６】以上説明したように、コントロール回路に
おいて読み出し処理時及び書き換え処理時の回路動作を
行なうための手段を内蔵することにより、モード設定が
読み出しモードと書き換えモードの２モード設定とな
り、モード設定信号、アドレス信号などをシリアルに入
出力端子から入力すればよく、したがってモード制御信
号入力端子と入出力端子を共通化でき、制御端子数は入
出力端子、制御信号出力端子、及びチップセレクト端子
の３端子となる。
おいて読み出し処理時及び書き換え処理時の回路動作を
行なうための手段を内蔵することにより、モード設定が
読み出しモードと書き換えモードの２モード設定とな
り、モード設定信号、アドレス信号などをシリアルに入
出力端子から入力すればよく、したがってモード制御信
号入力端子と入出力端子を共通化でき、制御端子数は入
出力端子、制御信号出力端子、及びチップセレクト端子
の３端子となる。
【００１７】
【発明の効果】以上のように本発明によれば、データの
読み出し時には入出力端子から入力された読み出しモー
ド信号及びアドレス信号によってデータを読み出し入出
力端子へ出力する制御を行なうと共に、データの書き込
み時あるいは書き換え時には入出力端子から入力された
書き込みモード信号及びアドレス信号によって入出力端
子からのデータを書き込む制御を行なうコントロール回
路を設けて構成したので、入出力端子はシリアルに信号
を入力することが可能となり、この入出力端子と従来の
モード制御信号入力端子とは共通化でき、これにより端
子数の削減が図れ、したがって外部システムとの接続構
成を簡単化でき、それに伴って回路チップの小型化も図
れるという効果が得られる。
読み出し時には入出力端子から入力された読み出しモー
ド信号及びアドレス信号によってデータを読み出し入出
力端子へ出力する制御を行なうと共に、データの書き込
み時あるいは書き換え時には入出力端子から入力された
書き込みモード信号及びアドレス信号によって入出力端
子からのデータを書き込む制御を行なうコントロール回
路を設けて構成したので、入出力端子はシリアルに信号
を入力することが可能となり、この入出力端子と従来の
モード制御信号入力端子とは共通化でき、これにより端
子数の削減が図れ、したがって外部システムとの接続構
成を簡単化でき、それに伴って回路チップの小型化も図
れるという効果が得られる。
【図１】この発明の一実施例に係る不揮発性半導体メモ
リ装置の構成を示すブロック図である。
リ装置の構成を示すブロック図である。
【図２】この実施例における読み出し処理を示すタイミ
ングチャートである。
ングチャートである。
【図３】この実施例における書き換え処理を示すタイミ
ングチャートである。
ングチャートである。
【図４】従来の不揮発性半導体メモリ装置の構成を示す
ブロック図である。
ブロック図である。
【図５】この従来例における読み出し処理を示すタイミ
ングチャートである。
ングチャートである。
【図６】この従来例における書き換え処理を示すタイミ
ングチャートである。
ングチャートである。
１ 不揮発性半導体メモリ装置 ２ コントロール回路 ８ メモリセルアレイ Ｉ／Ｏ 入出力端子
Claims (1)
- 【請求項１】 データを記憶するメモリセルアレイを備
えたメモリ装置において、上記メモリセルアレイに対す
るデータの読み出しあるいは書き込みを行なうためのモ
ード信号の入力と上記メモリセルアレイのアドレスを指
定するためのアドレス信号の入力と上記メモリセルアレ
イから読み出されたデータの出力あるいはメモリセルア
レイに書き込むデータの入力とをシリアルに行なうため
の入出力端子と、データの読み出し時には上記入出力端
子から入力された読み出しモード信号及びアドレス信号
によって上記メモリセルアレイの該当するアドレスから
データを読み出し上記入出力端子へ出力する制御を行な
うと共に、データの書き込みあるいは書き換え時には上
記入出力端子から入力された書き込みモード信号及びア
ドレス信号によって上記入出力端子からのデータを上記
メモリセルアレイの該当するアドレスに書き込む制御を
行なうコントロール回路とを設けたことを特徴とするメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353499A JPH05166391A (ja) | 1991-12-17 | 1991-12-17 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353499A JPH05166391A (ja) | 1991-12-17 | 1991-12-17 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166391A true JPH05166391A (ja) | 1993-07-02 |
Family
ID=18431259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353499A Pending JPH05166391A (ja) | 1991-12-17 | 1991-12-17 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166391A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483183B1 (en) | 1996-05-24 | 2002-11-19 | Microchip Technology Incorporated | Integrated circuit (IC) package with a microcontroller having an n-bit bus and up to n-pins coupled to the microcontroller |
| JP2006092744A (ja) * | 2005-12-21 | 2006-04-06 | Renesas Technology Corp | 不揮発性メモリ |
| US7161830B2 (en) | 1995-01-31 | 2007-01-09 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
| DE102009040448A1 (de) | 2009-01-06 | 2010-07-15 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit mehreren Betriebsmodi |
-
1991
- 1991-12-17 JP JP3353499A patent/JPH05166391A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7161830B2 (en) | 1995-01-31 | 2007-01-09 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
| US7193894B2 (en) | 1995-01-31 | 2007-03-20 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
| US7324375B2 (en) | 1995-01-31 | 2008-01-29 | Solid State Storage Solutions, Llc | Multi-bits storage memory |
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| JP2009158093A (ja) * | 1995-01-31 | 2009-07-16 | Solid State Storage Solutions Llc | 不揮発性メモリ |
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