JPH05303897A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05303897A JPH05303897A JP4106331A JP10633192A JPH05303897A JP H05303897 A JPH05303897 A JP H05303897A JP 4106331 A JP4106331 A JP 4106331A JP 10633192 A JP10633192 A JP 10633192A JP H05303897 A JPH05303897 A JP H05303897A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control circuit
- input
- address
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 不揮発性メモリを複数内蔵した製品で、１回
の動作で書込み・読出しを終了させることができる半導
体装置を提供する。 【構成】 不揮発性メモリ１〜３にアドレス制御回路２
０とデータ制御回路２１を接続し、さらに外部端子１１
・１２と制御回路２０・２１に接続する。また、各メモ
リ１〜３にＣＰＵ１０からの信号１３によって制御され
る各メモリ専用のアドレス制御回路２２〜２４と各メモ
リ専用のデータ出力制御回路２５〜２7を接続し、さら
に各メモリのデータ３３〜３５をＣＰＵ１０にを接続す
る。アドレス入力端子１１からの信号は制御回路２０を
経て、各メモリ１〜３に順番にアドレッシングされる。
またデータ入出力端子１２からの信号は制御回路２１を
経て、各メモリ１〜３に順番に印加され、書込み・読出
しが１回で終了する。
の動作で書込み・読出しを終了させることができる半導
体装置を提供する。 【構成】 不揮発性メモリ１〜３にアドレス制御回路２
０とデータ制御回路２１を接続し、さらに外部端子１１
・１２と制御回路２０・２１に接続する。また、各メモ
リ１〜３にＣＰＵ１０からの信号１３によって制御され
る各メモリ専用のアドレス制御回路２２〜２４と各メモ
リ専用のデータ出力制御回路２５〜２7を接続し、さら
に各メモリのデータ３３〜３５をＣＰＵ１０にを接続す
る。アドレス入力端子１１からの信号は制御回路２０を
経て、各メモリ１〜３に順番にアドレッシングされる。
またデータ入出力端子１２からの信号は制御回路２１を
経て、各メモリ１〜３に順番に印加され、書込み・読出
しが１回で終了する。
Description
【０００１】
【産業上の利用分野】本発明は、用途の異なる複数の不
揮発性メモリを内蔵し、装置外部から内蔵される複数の
不揮発性メモリへの読出し・書込みを一回の動作で行う
半導体装置に関するものである。
揮発性メモリを内蔵し、装置外部から内蔵される複数の
不揮発性メモリへの読出し・書込みを一回の動作で行う
半導体装置に関するものである。
【０００２】
【従来の技術】従来の１チップマイクロコンピュータな
どに内蔵された用途の異なる複数の不揮発性メモリ群へ
の書込み・読出しの概略図（ブロック図）を図２に示
す。図において１〜３は不揮発性メモリ、４〜６は各メ
モリ専用のアドレス入力制御回路、７〜９は各メモリ専
用のデータ入出力制御回路、１０はマイクロコンピュー
タのＣＰＵ、１１はアドレス入力外部端子、１２はデー
タ入出力外部端子、１３はＣＰＵから出力されるアドレ
ス信号線、１４〜１６はＣＰＵに入力される各メモリの
データ信号、１７〜１９は各メモリのアドレス信号であ
る。
どに内蔵された用途の異なる複数の不揮発性メモリ群へ
の書込み・読出しの概略図（ブロック図）を図２に示
す。図において１〜３は不揮発性メモリ、４〜６は各メ
モリ専用のアドレス入力制御回路、７〜９は各メモリ専
用のデータ入出力制御回路、１０はマイクロコンピュー
タのＣＰＵ、１１はアドレス入力外部端子、１２はデー
タ入出力外部端子、１３はＣＰＵから出力されるアドレ
ス信号線、１４〜１６はＣＰＵに入力される各メモリの
データ信号、１７〜１９は各メモリのアドレス信号であ
る。
【０００３】上記構成において、用途の異なる不揮発性
メモリ１〜３にデータを書込み、それぞれのデータによ
りマイクロコンピュータを動作させる場合、それぞれの
不揮発性メモリには各メモリ専用のアドレス入力制御回
路および入出力制御回路しか接続されていないために、
まずアドレス入力外部端子１１から入力された信号をＲ
ＯＭ−Ａ専用のアドレス入力制御回路４に取り込み、不
揮発性メモリ（ＲＯＭ−Ａ）１にアドレス信号が印加さ
れる、またデータ入出力外部端子１２から入力された信
号をＲＯＭ−Ａ専用のデータ入出力制御回路７に取り込
み、不揮発性メモリ（ＲＯＭ−Ａ）１にデータが印加さ
れ、書込みと読出しが終了する。次に以上の手順で不揮
発性メモリ（ＲＯＭ−Ｂ）２、さらに不揮発性メモリ
（ＲＯＭ−Ｃ）３と書込みを終了する。以上のように不
揮発性メモリの数だけ書込みを繰り返す。ＲＯＭ−Ａか
らＲＯＭ−Ｃへの読出し・書き込みのアドレスとデータ
を表すアドレスマップを図３の（ａ）〜（ｃ）に示す。
メモリ１〜３にデータを書込み、それぞれのデータによ
りマイクロコンピュータを動作させる場合、それぞれの
不揮発性メモリには各メモリ専用のアドレス入力制御回
路および入出力制御回路しか接続されていないために、
まずアドレス入力外部端子１１から入力された信号をＲ
ＯＭ−Ａ専用のアドレス入力制御回路４に取り込み、不
揮発性メモリ（ＲＯＭ−Ａ）１にアドレス信号が印加さ
れる、またデータ入出力外部端子１２から入力された信
号をＲＯＭ−Ａ専用のデータ入出力制御回路７に取り込
み、不揮発性メモリ（ＲＯＭ−Ａ）１にデータが印加さ
れ、書込みと読出しが終了する。次に以上の手順で不揮
発性メモリ（ＲＯＭ−Ｂ）２、さらに不揮発性メモリ
（ＲＯＭ−Ｃ）３と書込みを終了する。以上のように不
揮発性メモリの数だけ書込みを繰り返す。ＲＯＭ−Ａか
らＲＯＭ−Ｃへの読出し・書き込みのアドレスとデータ
を表すアドレスマップを図３の（ａ）〜（ｃ）に示す。
【０００４】全ての書込みが終了すると、半導体装置外
部からの制御信号の入力は禁止されて、ＣＰＵから出力
される各ＲＯＭ専用のアドレス信号１３をＲＯＭ−Ａか
らＲＯＭ−Ｃの専用のアドレス入力制御回路４〜６に取
り込み、各不揮発性メモリにアドレス信号を印加し、各
データ入出力制御回路７〜９を通してＣＰＵ１０に各デ
ータを印加し、各データによりマイクロコンピュータを
動作させる。
部からの制御信号の入力は禁止されて、ＣＰＵから出力
される各ＲＯＭ専用のアドレス信号１３をＲＯＭ−Ａか
らＲＯＭ−Ｃの専用のアドレス入力制御回路４〜６に取
り込み、各不揮発性メモリにアドレス信号を印加し、各
データ入出力制御回路７〜９を通してＣＰＵ１０に各デ
ータを印加し、各データによりマイクロコンピュータを
動作させる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成の用途の異なる不揮発性メモリを内蔵した１チ
ップマイクロコンピュータでは、内蔵される不揮発性メ
モリの数だけ書込み動作を繰り返さなければならないと
いう問題点があった。本発明は、これらの問題点を解決
するものであり、複数の不揮発性メモリへの書込み・読
出し動作を１回で行うことを目的とする。
うな構成の用途の異なる不揮発性メモリを内蔵した１チ
ップマイクロコンピュータでは、内蔵される不揮発性メ
モリの数だけ書込み動作を繰り返さなければならないと
いう問題点があった。本発明は、これらの問題点を解決
するものであり、複数の不揮発性メモリへの書込み・読
出し動作を１回で行うことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、用途の異なる
書き換え可能な不揮発性メモリを複数内蔵し、前記書き
換え可能な不揮発性メモリ群に、複数のメモリを同時に
制御するアドレス入力制御回路と複数のメモリを同時に
制御するデータ入出力制御回路を接続したことを特徴と
する半導体装置である。
書き換え可能な不揮発性メモリを複数内蔵し、前記書き
換え可能な不揮発性メモリ群に、複数のメモリを同時に
制御するアドレス入力制御回路と複数のメモリを同時に
制御するデータ入出力制御回路を接続したことを特徴と
する半導体装置である。
【０００７】
【作用】本発明によると上記構成により、用途の異なる
複数の書き換え可能な不揮発性メモリを内蔵した半導体
装置において、複数のメモリへの読出し動作・書込み動
作を１回の操作で終了させることができる。
複数の書き換え可能な不揮発性メモリを内蔵した半導体
装置において、複数のメモリへの読出し動作・書込み動
作を１回の操作で終了させることができる。
【０００８】
【実施例】図１は、本発明の一実施例であり、用途の異
なる書き換え可能なＲＯＭを複数個内蔵する１チップマ
イクロコンピュータで、複数のメモリへの読出し動作・
書込み動作を１回の操作で終了させる制御回路を搭載し
た回路である。以下にその構成、動作を示す。図におい
て、１〜３は不揮発性メモリ、１０はマイクロコンピュ
ータのＣＰＵ、１１はアドレス入力外部端子、１２はデ
ータ入出力外部端子、１３はＣＰＵ１０から出力される
アドレス信号、２０はアドレス入力一括制御回路、２１
はデータ入出力一括制御回路、２２〜２４はＣＰＵ１０
から印加される各メモリ専用のアドレス入力制御回路、
２５〜２７はＣＰＵ１０へ印加される各メモリ専用のデ
ータ出力制御回路、２８はアドレス入力端子から各メモ
リに印加されるアドレス信号、２９はデータ入出力端子
から各メモリに印加されるデータ信号、３０〜３２はＣ
ＰＵ１０から印加される各メモリ専用のアドレス信号、
３３〜３５はＣＰＵ１０へ入力される各メモリのデータ
信号である。
なる書き換え可能なＲＯＭを複数個内蔵する１チップマ
イクロコンピュータで、複数のメモリへの読出し動作・
書込み動作を１回の操作で終了させる制御回路を搭載し
た回路である。以下にその構成、動作を示す。図におい
て、１〜３は不揮発性メモリ、１０はマイクロコンピュ
ータのＣＰＵ、１１はアドレス入力外部端子、１２はデ
ータ入出力外部端子、１３はＣＰＵ１０から出力される
アドレス信号、２０はアドレス入力一括制御回路、２１
はデータ入出力一括制御回路、２２〜２４はＣＰＵ１０
から印加される各メモリ専用のアドレス入力制御回路、
２５〜２７はＣＰＵ１０へ印加される各メモリ専用のデ
ータ出力制御回路、２８はアドレス入力端子から各メモ
リに印加されるアドレス信号、２９はデータ入出力端子
から各メモリに印加されるデータ信号、３０〜３２はＣ
ＰＵ１０から印加される各メモリ専用のアドレス信号、
３３〜３５はＣＰＵ１０へ入力される各メモリのデータ
信号である。
【０００９】上記構成において、１〜３の不揮発性メモ
リにデータを書込み１チップマイクロコンピュータを動
作させる場合、まずアドレス入力端子１１から入力され
た信号はアドレス入力一括制御回路２０を経て、不揮発
性メモリ（ＲＯＭ−ＡからＲＯＭ−Ｃ）１〜３に順番に
アドレッシングされる。またデータ入出力端子１２から
入力された信号はデータ入出力一括制御回路２１を経
て、不揮発性メモリ（ＲＯＭ−ＡからＲＯＭ−Ｃ）１〜
３に順番にデータが印加されて、書込みと読出しが全て
終了することが可能になる。ＲＯＭ−ＡからＲＯＭ−Ｃ
への読出し・書込みを１回で終了させるアドレスとデー
タを表すアドレスマップを図４に示す。
リにデータを書込み１チップマイクロコンピュータを動
作させる場合、まずアドレス入力端子１１から入力され
た信号はアドレス入力一括制御回路２０を経て、不揮発
性メモリ（ＲＯＭ−ＡからＲＯＭ−Ｃ）１〜３に順番に
アドレッシングされる。またデータ入出力端子１２から
入力された信号はデータ入出力一括制御回路２１を経
て、不揮発性メモリ（ＲＯＭ−ＡからＲＯＭ−Ｃ）１〜
３に順番にデータが印加されて、書込みと読出しが全て
終了することが可能になる。ＲＯＭ−ＡからＲＯＭ−Ｃ
への読出し・書込みを１回で終了させるアドレスとデー
タを表すアドレスマップを図４に示す。
【００１０】１回の書込みが終了すると、半導体装置外
部からの制御信号の入力は禁止されて、ＣＰＵ１０から
出力される各ＲＯＭ専用のアドレス信号１３をＲＯＭ−
ＡからＲＯＭ−Ｃの専用のアドレス入力制御回路２２〜
２３に取り込み、各不揮発性メモリにアドレス信号３０
〜３２を印加する。各不揮発性メモリはアドレッシング
された各データ信号３３〜３５を、各データ入出力制御
回路２５〜２７を経てＣＰＵ１０に印加されマイクロコ
ンピュータを動作させる。
部からの制御信号の入力は禁止されて、ＣＰＵ１０から
出力される各ＲＯＭ専用のアドレス信号１３をＲＯＭ−
ＡからＲＯＭ−Ｃの専用のアドレス入力制御回路２２〜
２３に取り込み、各不揮発性メモリにアドレス信号３０
〜３２を印加する。各不揮発性メモリはアドレッシング
された各データ信号３３〜３５を、各データ入出力制御
回路２５〜２７を経てＣＰＵ１０に印加されマイクロコ
ンピュータを動作させる。
【００１１】
【発明の効果】本発明によれば、用途の異なる書き換え
可能な不揮発性メモリを複数内蔵した１チップマイクロ
コンピュータなどで、半導体装置外部から複数の不揮発
性メモリへの読出し動作・書込み動作を１回の操作で終
了させる事が可能となるので、内蔵される不揮発性メモ
リの数だけ繰り返していた面倒な書込み・読出し作業を
減らせるという効果を有する。また、書き換え可能な不
揮発性メモリを複数内蔵した１チップマイクロコンピュ
ータなどの製品開発において、複数の不揮発性メモリを
一つずつ制御する制御信号を省けるという効果を有す
る。
可能な不揮発性メモリを複数内蔵した１チップマイクロ
コンピュータなどで、半導体装置外部から複数の不揮発
性メモリへの読出し動作・書込み動作を１回の操作で終
了させる事が可能となるので、内蔵される不揮発性メモ
リの数だけ繰り返していた面倒な書込み・読出し作業を
減らせるという効果を有する。また、書き換え可能な不
揮発性メモリを複数内蔵した１チップマイクロコンピュ
ータなどの製品開発において、複数の不揮発性メモリを
一つずつ制御する制御信号を省けるという効果を有す
る。
【図１】本発明の一実施例の概略図
【図２】従来の半導体装置の概略図
【図３】従来の用途の異なる不揮発性メモリ群への書込
み・読出しアドレスマップ
み・読出しアドレスマップ
【図４】本発明の一実施例の用途の異なる不揮発性メモ
リ群への書込み・読出しアドレスマップ
リ群への書込み・読出しアドレスマップ
１〜３ 不揮発性メモリ（ＲＯＭ−Ａ〜ＲＯＭ−Ｃ） ４〜６ 各メモリ専用のアドレス入力制御回路 ７〜９ 各メモリ専用のデータ入出力制御回路 １０ マイクロコンピュータのＣＰＵ １１ アドレス入力外部端子 １２ データ入出力外部端子 １３ ＣＰＵ１０から出力されるアドレス信号線 １４〜１６ ＣＰＵ１０に入力される各メモリのデータ
信号 １７〜１９ 各メモリのアドレス信号 ２０ アドレス入力一括制御回路 ２１ データ入出力一括制御回路 ２２〜２４ ＣＰＵ１０から印加される各メモリ専用の
アドレス入力制御回路 ２５〜２７ ＣＰＵ１０へ印加される各メモリ専用のデ
ータ出力制御回路 ２８ アドレス入力端子から各メモリに印加されるアド
レス信号 ２９ データ入出力端子から各メモリに印加されるデー
タ信号 ３０〜３２ ＣＰＵ１０から印加される各メモリ専用の
アドレス信号 ３３〜３５ ＣＰＵ１０へ入力される各メモリのデータ
信号
信号 １７〜１９ 各メモリのアドレス信号 ２０ アドレス入力一括制御回路 ２１ データ入出力一括制御回路 ２２〜２４ ＣＰＵ１０から印加される各メモリ専用の
アドレス入力制御回路 ２５〜２７ ＣＰＵ１０へ印加される各メモリ専用のデ
ータ出力制御回路 ２８ アドレス入力端子から各メモリに印加されるアド
レス信号 ２９ データ入出力端子から各メモリに印加されるデー
タ信号 ３０〜３２ ＣＰＵ１０から印加される各メモリ専用の
アドレス信号 ３３〜３５ ＣＰＵ１０へ入力される各メモリのデータ
信号
Claims (1)
- 【請求項１】複数の用途の異なる書き換え可能な不揮発
性メモリと、前記書き換え可能な不揮発性メモリ群に接
続され複数個のメモリを同時に制御するアドレス入力制
御回路とデータ入出力制御回路とを有し、外部から１回
の動作で複数の不揮発性メモリの読出し・書込みを終了
させることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106331A JPH05303897A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106331A JPH05303897A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303897A true JPH05303897A (ja) | 1993-11-16 |
Family
ID=14430913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106331A Pending JPH05303897A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19882933B4 (de) * | 1998-01-05 | 2006-05-18 | Intel Corporation, Santa Clara | Flash-Speicher-Unterteilung für Lese-während-Schreiboperationen |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443895A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Adapter for prom writer |
-
1992
- 1992-04-24 JP JP4106331A patent/JPH05303897A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443895A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Adapter for prom writer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19882933B4 (de) * | 1998-01-05 | 2006-05-18 | Intel Corporation, Santa Clara | Flash-Speicher-Unterteilung für Lese-während-Schreiboperationen |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0472255B2 (ja) | ||
| US20020145920A1 (en) | Semiconductor memory device | |
| US6670802B2 (en) | Integrated circuit having a test operating mode and method for testing a multiplicity of such circuits | |
| JPH05303897A (ja) | 半導体装置 | |
| JPS61168051A (ja) | シングルチツプ・マイクロコンピユ−タ | |
| JPH05166391A (ja) | メモリ装置 | |
| JP2518614B2 (ja) | 半導体不揮発性記憶装置とその動作方法 | |
| JP2618032B2 (ja) | 入出力回路 | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| KR900005315A (ko) | 데이타 처리시스템의 개발방법 및 데이타 처리용 반도체 집적회로 | |
| JPS5877085A (ja) | 半導体メモリ | |
| JPH064480Y2 (ja) | 半導体記憶装置 | |
| JPH01154392A (ja) | メモリ回路 | |
| JPS6210742A (ja) | マイクロコンピユ−タ | |
| JPH0370055A (ja) | 半導体集積回路装置 | |
| JPH05241946A (ja) | Ｒｏｍ内蔵ランダムアクセスメモリ装置 | |
| JPH0789439B2 (ja) | 半導体集積回路装置 | |
| JPH06131882A (ja) | 半導体記憶装置 | |
| JP2001222899A (ja) | 半導体集積回路 | |
| JPS61261900A (ja) | 半導体集積回路装置 | |
| JPH06176576A (ja) | 記憶装置、およびその記憶装置を内蔵したマイクロコンピュータ | |
| JPH01185898A (ja) | マスタメモリ | |
| JPH0877070A (ja) | キャッシュメモリ | |
| JPH06105555B2 (ja) | Ｒａｍ回路 | |
| JPH01199399A (ja) | 半導体記憶装置 |