JPH06176576A - 記憶装置、およびその記憶装置を内蔵したマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 高速にデータの初期化が行える記憶装置、お
よび内蔵しているＲＡＭとＲＯＭの容量比をソフトウェ
ア的に変更可能なマイクロコンピュータを得る。 【構成】 ワード信号線に平行に配置された初期化信号
線と、この初期化信号線からの信号によって制御ささる
転送手段と、初期値のデータを保持する固定記憶要素と
を設け、初期化時に転送手段を有効にして、固定記憶要
素の保持しているデータを転送手段を介して随時書換記
憶要素に転送する記憶装置、および、メモリセルを複数
のブロックに分割してそのブロック毎に独立の初期化信
号線を設けた記憶装置と、ブロック単位で転送手段を選
択的に有効にする制御手段を備えたマイクロコンピュー
タ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、短時間でデータの初
期化が可能な記憶装置、およびその記憶装置を内蔵した
マイクロコンピュータに関するものである。

【０００２】

【従来の技術】図９は従来の記憶装置を示すブロック図
である。図において、１は外部とアドレス、データ、お
よび制御信号のやり取りを行う入出力部であり、２はこ
の入出力部１から入力された行アドレスをデコードし
て、後述するメモリセルアレイのワード信号線の１つを
ハイレベル（以下Ｈという）にする行アドレスデコー
ダ、３は入出力部１から入力された列アドレスをデコー
ドして、メモリセルアレイのビット信号線の１つを選択
する列アドレスデコーダである。４はリード時にビット
信号線から出力される信号を増幅し、列アドレスデコー
ダ３によって選択されたビット信号の信号のみを入出力
部１に出力するとともに、ライト時には入出力部１から
送られてきたデータを行アドレスデータで選択されたビ
ット信号線に出力するセンスアンプ入出力部である。５
は複数のワード信号線とビット信号線とが交差配置さ
れ、その各交点にメモリセルが設けられたメモリセルア
レイである。

【０００３】図１０は前記メモリセルアレイ５の一例で
ある。従来のダイナミック型ランダムアクセスメモリ
（以下ＤＲＡＭという）の内部構成を示す回路図であ
る。図において、６は行アドレスデコーダ２の接続され
ている複数本のワード信号線、７は例アドレスデコーダ
３に接続されている複数本のビット信号線であり、８は
このビット信号線７と平行に配置されたビット反転信号
線である。９はこのワード信号線６とビット信号線７あ
るいはビット反転信号線８との交点に設けられて、１ビ
ットのデータを記憶するメモリセルである。また、この
メモリセル９内において、１０は１ビットデータを電荷
の有無で保持する、リード・ライト可能な随時書換記憶
要素としてのキャパシタであり、１１はそのゲート端子
がワード信号線６に、ソースドレイン端子の一端がキャ
パシタ１０に、他端がビット信号線７またはビット反転
信号線８に接続され、ワード信号線６からの信号に応じ
てキャパシタ１０とビット信号線７またはビット反転信
号線８との接続をスイッチングするスイッチ手段として
のトランジスタであり、ここではｎチャンネル金属酸化
膜半導体トランジスタ（以下ＮＭＯＳＴという）が用い
られている。

【０００４】次に動作について説明する。このように構
成されたＤＲＡＭよりデータのリードを行う場合、まず
外部より入出力部１にアドレスが入力される。入出力部
１は入力されたアドレスを行アドレスと列アドレスとに
分け、それぞれ行アドレスデコーダ２および列アドレス
デコーダ３に出力する。行アドレスデコーダ２は受け取
った行アドレスのデコードを行い、デコード結果に基づ
いてワード信号線６のうちの１つをＨにする。一方、列
アドレスデコーダ３は受け取った列アドレスをデコード
してビット信号線７のうちの１つを選択する。Ｈになっ
たワード信号線６に属するメモリセル９では、それぞれ
のトランジスタ１１がオンとなってキャパシタ１０がビ
ット信号線７に接続される。各ビット信号線７はそれぞ
れ、接続されたキャパシタ１０に保持されていた電荷に
従って電源またはグランド側の電位に駆動され、中間電
位より若干の電位差を生ずる。センスアンプ入出力部４
はそれを増幅して、列アドレスデコーダ３によって選択
されたビット信号線７上のデータを入出力部１に転送
し、入出力部１はそのデータを外部に出力する。

【０００５】また、このようなＤＲＡＭにデータをライ
トする場合には、外部より入出力部１にアドレスとデー
タが入力され、入出力部１はそのアドレスを行アドレス
と列アドレスに分けて行アドレスデコーダ２と列アドレ
スデコーダ３に出力する。行アドレスデコーダ２はその
行アドレスをデコードしてワード信号線６の１つをＨに
し、列アドレスデコーダ３は列アドレスのデコード結果
に基づいてビット信号線７の１つを選択する。一方、デ
ータはセンスアンプ入出力部４に送られ、列アドレスデ
コーダ３によって選択されたビット信号線７に入力され
る。Ｈになったワード信号線６に属するメモリセル９で
はトランジスタ１１がオンとなり、キャパシタ１０がビ
ット信号線７に接続され、ビット信号線７に入力された
データの電位に応じてキャパシタ１０が充電される。こ
れによってデータが指定されたメモリセル９にライトさ
れる。

【０００６】次に、図１１は前記メモリセルアレイ５の
一例としての、従来のスタティック型ランダムアクセス
メモリ（以下ＳＲＡＭという）の内部構成を示す回路図
で、相当部分には図１０と同一符号を付してその説明を
省略する。図において、１２はリード・ライト可能な随
時書換記憶要素としての１対のインバータであり、互い
の入力端子と出力端子とが相互に接続され、その接続点
がそれぞれトランジスタ１１を介してビット信号線７ま
たはビット反転信号線８に接続されている。この１対の
インバータ１２は、オンしているものが相手をオフさ
せ、オフしているものが相手をオンさせるように作用す
るため、一旦安定したオン・オフ状態は、外部より強制
的に変更されるまで保持されるもので、その一方のオン
を“１”、他方のオンを“０”に対応させて１ビットデ
ータの保持を行うものである。

【０００７】なお、基本的なアクセス動作は前記ＤＲＡ
Ｍの場合と同様であるため、メモリセルアレイ５の動作
について以下に説明する。行アドレスデコーダ２のデコ
ード結果によってＨになったワード信号線６に属するメ
モリセル９では、トランジスタ１１がオンとなってイン
バータ１２がビット信号線７およびビット反転信号線８
に接続される。リード時においては、インバータ１２の
オン・オフ状態に基づいて保持されていたデータが、ビ
ット信号線７およびビット反転信号線８よりセンスアン
プ入出力部４に出力される。一方、ライト時において
は、センスアンプ入出力部４よりビット信号線７および
ビット反転信号線８に出力されたデータに従って、イン
バータ１２のオン・オフ状態が強制的に設定される。

【０００８】また、図１２はこのような記憶装置を内蔵
した従来のマイクロコンピュータを示すブロック図であ
る。図において、１３は命令を実行し、各種演算やデー
タの転送などを行う中央演算処理装置（以下ＣＰＵとい
う）であり、１４はリード・ライト可能な記憶装置であ
るＲＡＭ、１５はリードのみ可能な記憶装置であるＲＯ
Ｍである。１６は割り込み制御、ダイレクトメモリアク
セス制御等を行う周辺機能部、１７は外部とのデータの
やり取りを行う入出力部であり、１８はこれら各ブロッ
ク間で授受されるデータ、アドレス、制御信号の通路と
なるバスである。

【０００９】次に動作について説明する。ＣＰＵ１３は
ＲＯＭ１５に記憶されているプログラムをリードしてそ
れを実行する。その時、ＣＰＵ１３は入出力部１７を介
して外部に、あるいは周辺機能部１６、ＲＡＭ１４等に
アクセスする。ここで、ＲＡＭ１４がデータの格納領域
として使用されているときには、そのデータをある一定
の初期値に書き換える必要が生じることがある。そのよ
うな場合、ＣＰＵ１３はＲＡＭ１４とは別のＲＯＭ１５
や外部の二次記憶装置などの不揮発性の記憶装置より、
そこに保持されている初期値をリードしてＲＡＭ１４に
ライトする。この初期値のデータ量が大量であると、こ
のようなリード・ライトの処理を何度も繰り返して実行
することとなる。また、電源が投入された直後において
はまだ何等のデータのライトも行われていないので、Ｒ
ＡＭ１４は有意なデータを保持しておらず、初期値をラ
イトしてやる必要がある。さらに、このＲＡＭ１４とＲ
ＯＭ１５のメモリ容量は固定されており、プログラムの
作成時にＲＯＭ１５の一部をＲＡＭ１４として、あるい
はＲＡＭ１４の一部をＲＯＭ１５として使用することは
困難であった。

【００１０】

【発明が解決しようとする課題】従来の記憶装置は以上
のように構成されているので、ＲＡＭ１４のデータを初
期値に書き換える場合、別に不揮発性の記憶装置に保持
されている初期値をリードしてＲＡＭ１４にライトする
必要があり、その初期値のデータ量が大量であれば、そ
のリード・ライトの処理を何度を繰り返して行う必要が
あり、初期化に長い時間を要するという問題点があっ
た。また、このような記憶装置を内蔵した従来のマイク
ロコンピュータでは、ＲＡＭ１４とＲＯＭ１５のメモリ
容量が固定されているため、プログラム作成上での制限
となるなどの問題点もあった。

【００１１】請求項１〜４に記載の発明は、上記のよう
な問題点を解消するためになされたもので、データの初
期化を高速に行うことができる記憶装置を得ることを目
的とする。

【００１２】また、請求項５に記載の発明は、このＲＡ
ＭおよびＲＯＭのメモリ容量比をソフトウェア的に変更
可能なマイクロコンピュータを得ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の発明に
係る記憶装置は、ワード信号線と平行に配置した初期化
信号線を設け、リード・ライト可能な１ビットデータの
随時書換記憶要素、リードのみが可能な１ビットデータ
の固定記憶要素、ワード信号線からの信号によって随時
書換記憶要素とビット信号線またはビット反転信号線と
の接続をスイッチングするスイッチ手段、および、初期
化信号線からの信号によって固定記憶要素の保持するデ
ータを随時書換記憶要素に転送する転送手段によってメ
モリセルを形成したものである。

【００１４】また、請求項２に記載の発明に係る記憶装
置は、電荷を保持するキャパシタで随時書換記憶要素
を、記憶される１ビットデータに対応して電源あるいは
グランドに接続されるリード線で固定記憶要素をそれぞ
れ形成し、スイッチング手段として、ゲート端子がワー
ド信号線に接続されて、ソースドレイン端子間で随時書
換記憶要素をビット信号線またはビット反転信号線に接
続する第１のトランジスタを用い、転送手段として、ゲ
ート端子が初期化信号線に接続されて、ソースドレイン
端子間で随時書換記憶要素と固定記憶要素を接続する第
２のトランジスタを用いたものである。

【００１５】また、請求項３に記載の発明に係る記憶装
置は、互いの入力端子と出力端子を接続した１対のイン
バータで随時書換記憶要素を、記憶される１ビットデー
タに対応して電源あるいはグランドに接続されるリード
線で固定記憶要素をそれぞれ形成し、スイッチング手段
として、ゲート端子がワード信号線に接続されて、ソー
スドレイン端子間で随時書換記憶要素をビット信号線ま
たはビット反転信号線に接続する第１のトランジスタを
用い、転送手段として、ゲート端子が初期化信号線に接
続されて、ソースドレイン端子間で随時書換記憶要素と
固定記憶要素を接続する第２のトランジスタを用いたも
のである。

【００１６】また、請求項４に記載の発明に係る記憶装
置は、さらにワード信号線と平行な選択信号線を設け、
この選択信号線にゲート端子が接続された第３のトラン
ジスタのソースドレイン端子間で、第１のトランジスタ
および第２のトランジスタと随時書換記憶要素の間を接
続したものである。

【００１７】また、請求項５に記載の発明に係るマイク
ロコンピュータは、メモリセルを複数のブロックに分割
して、その各ブロック毎に独立した初期化信号線を持た
せた記憶装置と、それら各初期化信号線に信号を出力し
てメモリセルの転送手段をブロック単位で選択的に有効
にする制御手段とを備えたものである。

【００１８】

【作用】請求項１に記載の発明におけるメモリセルは、
内蔵する固定記憶要素が保持している初期値のデータ
を、初期化信号線からの信号によって制御される転送手
段を介して随時書換記憶要素に転送することにより、高
速にデータを初期化することができる記憶装置を実現す
る。

【００１９】また、請求項２に記載の発明におけるメモ
リセルは、随時書換記憶要素に電荷を保持するキャパシ
タを、固定記憶要素に記憶される１ビットデータに対応
して電源あるいはグランドに接続されるリード線を用
い、随時書換記憶要素とビット信号線またはビット反転
信号線の接続をゲート端子がワード信号線に接続された
第１のトランジスタを介して、随時書換記憶要素と固定
記憶要素の接続をゲート端子が初期化信号線に接続され
た第２のトランジスタを介してそれぞれ行うことによ
り、高速にデータを初期化することができるＤＲＡＭを
実現する。

【００２０】また、請求項３に記載の発明におけるメモ
リセルは、随時書換記憶要素に互いの入力端子と出力端
子が接続された１対のインバータを、固定記憶要素に記
憶される１ビットデータに対応して電源あるいはグラン
ドに接続されるリード線を用い、随時書換記憶要素とビ
ット信号線またはビット反転信号線の接続をゲート端子
がワード信号線に接続された第１のトランジスタを介し
て、随時書換記憶要素と固定記憶要素の接続をゲート端
子が初期化信号線に接続された第２のトランジスタを介
してそれぞれ行うことにより、高速にデータを初期化す
ることができるＳＲＡＭを実現する。

【００２１】また、請求項４に記載の発明におけるメモ
リセルは、選択信号線にゲート端子が接続された第３の
トランジスタを介して、第１のトランジスタおよび第２
のトランジスタと随時書換記憶要素の間の接続を行うこ
とにより、随時書換記憶要素の内容を破壊することなく
固定記憶要素の内容をリードすることを可能にする。

【００２２】また、請求項５に記載の発明におけるマイ
クロコンピュータは、複数にブロック分割したメモリセ
ルの各ブロック毎に独立した初期化信号線を持たせ、そ
のブロック単位で転送手段を選択的に有効にすることに
より、内蔵している記憶装置のＲＡＭとＲＯＭの容量比
をソフトウェア的に変更することを可能にする。

【００２３】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１はこの実施例１にてメモリセルアレイとして
用いられるＤＲＡＭの内部構成を示す回路図であり、同
一あるいは相当部分には図１０と同一符号を付してその
説明を省略する。図において、１９はワード信号線６と
平行に配置された初期化信号線であり、２０はそのゲー
ト端子が初期化信号線１９に接続され、ソースドレイン
端子の一端が随時書換記憶要素としてのキャパシタ１０
に、他端が固定記憶要素となるリード線を介して電源も
しくはグランドに接続された、ＮＭＯＳＴによる転送手
段としての第２のトランジスタである。なお、スイッチ
手段としてのトランジスタ１１はこの第２のトランジス
タに対応して第１のトランジスタという。

【００２４】また、図２はこのような内部構成を持つメ
モリセルアレイを用いた、この実施例１による記憶装置
の構成を示すブロック図である。なお、図において、１
は前記初期化信号線１９への出力を行う点で図９に同一
符号を付したものとは異なる入出力部、５は図１に示し
た内部構成を持つメモリセルアレイであり、その他の部
分は図９に同一符号を付したものと同一である。

【００２５】次に動作について説明する。通常のリード
・ライトが行われる場合には、入出力部１からの信号で
初期化信号線１９はローレベル（以下Ｌという）とな
る。従って、各メモリセル９の第２のトランジスタ２０
はオフしているので、メモリセルアレイ５の回路構成は
図９に示した従来のものと同等となって全く同一の動作
をする。一方、データの初期化を行う場合には、入出力
部１からの信号で初期化信号線１９はＨとなるため、各
メモリセル９では第２トランジスタ２０がオンとなる。
従って、キャパシタ１０はこの第２のトランジスタ２０
によって強制的に電源もしくはグランドに接続され、Ｈ
またはＬの電位に充電されてデータの初期化が行われ
る。ここで、前記第２のトランジスタ２０のソースドレ
イン端子の一端を電源またはグランドのいずれに接続す
るかは、初期値の“１”，“０”に従ってこのＤＲＡＭ
を製作する際のプロセスで使用されるマスクパターンに
よって、通常のＲＯＭの場合と同様に決定される。

【００２６】実施例２．なお、上記実施例１では、この
発明をＤＲＡＭに適用した場合について述べたが、図３
に示すようにＳＲＡＭに適用することも可能である。こ
の場合、随時書換記憶要素としてのインバータ１２の入
力端子と出力端子の接続点の一方を、そのゲート端子が
初期化信号線９に接続された、転送手段としての第２の
トランジスタ２０を介して、固定記憶要素となる電源も
しくはグランドへのリード線に接続している。この第２
のトランジスタ２０をオフにしておけば、通常のリード
・ライトが可能であり、オンさせれば、インバータ１２
は電源もしくはグランドの電位で規定される安定状態に
強制的に設定され、データの初期化が行われる。

【００２７】実施例３．次に、この発明の実施例３を図
について説明する。図４はこの実施例３にてメモリセル
アレイとして用いられるＳＲＡＭの内部構成を示す回路
図で、同一または相当部分には図３と同一符号を付して
その説明を省略する。図において、２１はワード信号線
６および初期化信号線１９と平行に配置された選択信号
線であり、２２はそのゲート端子が選択信号線２１に接
続され、ソースドレイン端子の一端がインバータ１２の
入力端子と出力端子の接続点の一方に、他端が第１のト
ランジスタ１１および第２のトランジスタ２０に接続さ
れた、ＮＭＯＳＴによる第３のトランジスタである。

【００２８】また、図５はこのような内部構成を持つメ
モリセルアレイを用いた、この実施例３による記憶装置
の構成を示すブロック図である。なお、図において、１
は前記選択信号線２１への出力を行う点で図２に同一符
号を付したものとも異なる入出力部、５は図４に示した
内部構成を持つメモリセルアレイであり、他の部分は図
２に同一符号を付したものと同一である。

【００２９】次に動作について説明する。通常のリード
・ライトが行われる場合には、入出力部１からの信号に
よって選択信号線２１はＨとなり、初期化信号線１９は
Ｌとなる。選択信号線２１がＨであれば各メモリセル９
において、第３のトランジスタ２２はオンとなり、これ
によってインバータ１２は第１のトランジスタ１１に接
続される。一方、初期化信号線１９のＬによって第２の
トランジスタ２０はオフとなり、インバータ１２は電源
またはグランドから切り離された状態にある。従って、
メモリセルアレイ５の回路構成は図１１に示した従来の
ものと同等となって全く同一の動作をする。また、デー
タの初期化を行う場合には、入出力部１からの信号で選
択信号線２１をＨのまま初期化信号線１９をＨとすれ
ば、各メモリセル９では第２のトランジスタ２０と第３
のトランジスタ２２がともにオンとなり、インバータ１
２は電源もしくはグランドに接続されて、その電位に応
じたオン・オフ状態に強制的に設定される。なお、この
時、外部から入出力部１にアドレスは入力されていない
ため、全てのワード信号線６はＬであり、第１のトラン
ジスタ１１は全メモリセル９でオフとなっている。従っ
て、インバータ１２がビット信号線７およびビット反転
信号線８に接続されることはなく、これによってデータ
の初期化が完了する。

【００３０】なお、この実施例３のＳＲＡＭによれば、
各メモリセル９で記憶しているデータを破壊することな
く初期値のデータをリードすることも可能である。即
ち、入出力部１からの信号で選択信号線２１をＬにした
後に初期化信号線１９をＨとする。選択信号線２１がＬ
になると、各メモリセル９において第３のトランジスタ
２２がオフとなるため、インバータ１２は第１のトラン
ジスタ１１および第２のトランジスタ２０から切り離さ
れる。従って、その後はインバータ１２のオン・オフ状
態に変化はなく、記憶しているデータはそのまま保存さ
れる。このような状態で初期化信号線１９がＨになると
第２のトランジスタ２０はオンとなる。ここで外部より
アドレスを入力して従来の場合と同様のリード動作を行
えば、該当する第１のトランジスタ１１がオンして、そ
のメモリセル９内の第３のトランジスタ２２がビット反
転信号線８に接続される。これによって、インバータ１
２に記憶されているデータに変更を加えずに、初期値の
データを読みだすことが可能となる。

【００３１】実施例４．次に、この発明の実施例４を図
について説明する。図６はこの実施例４に係るマイクロ
コンピュータの構成を示すブロック図である。図におい
て、２４は基本的には図３に示した実施例２によるもの
と同等のＳＲＡＭによるメモリセルアレイ５を有する記
憶装置であるが、そのメモリセルアレイ５のメモリセル
９が複数のブロックに分割され、初期化信号線１９がそ
の各ブロック毎に独立に設けられている。２５はそのよ
うな記憶装置２４の各初期化信号線１９に信号を出力し
て、メモリセル９内の転送手段である第２のトランジス
タ２０を前記ブロック単位で選択的に有効にする制御手
段である。

【００３２】また、図７は上記記憶装置２４と制御手段
２５の内部構成を示すブロック図であり、記憶装置２４
内の各部には、相当部分に部２と同一符号を付してその
説明を省略する。また、制御手段２５内において、２６
はＣＰＵ１３によって値が書き込まれるレジスタであ
り、２７はこのレジスタに書き込まれた値をデコードし
て、デコード結果を初期化信号線１９のそれぞれに出力
する初期化信号デコーダである。また、図８は前記メモ
リセルアレイ５の内部構成を示す回路図で、ブロック分
けされたメモリセル９の各ブロック毎に初期化信号線１
９が独立に設けられている点を除けば、図３に示したも
のと同一である。なお、この図８では、メモリセル９を
４つのブロックに分割したものが示されている。

【００３３】次に動作について説明する。ＣＰＵ１３は
バス１８を介してレジスタ２６に値を書き込み、その値
はレジスタ２６より初期化信号デコーダ２７に送られ
る。初期化信号デコーダ２７はその値をデコードし、そ
のデコード結果に基づいて所定の初期化信号線１９をＨ
にする。全ての初期化信号線１９がＨとなった場合、各
メモリセル９には初期値がライトされる。その後、前記
レジスタ２６に書き込んだ値を消去すれば各初期化信号
線１９はＬに戻り、メモリセルアレイ５はＳＲＡＭとし
て通常のリード・ライトが可能となる。これにより、当
該マイクロコンピュータは図１２に示した従来のものと
同様に動作してプログラムの処理を行う。

【００３４】ここで、このメモリセルアレイ５の一部を
ＲＯＭとして使用する場合には、該当するブロックの初
期化信号線１９をＨにするための値を、ＣＰＵ１３より
レジスタ２６に送り、その値を書き込んだままとしてお
く。これによってその初期化信号線１９は通常Ｈとなる
ため、該当するブロックのメモリセル９では第２のトラ
ンジスタ２０がオンしたままとなり、従って、インバー
タ１２には初期値のデータが設定されてデータをライト
することはできなくなる。一方、入出力部１へ外部より
アドレスを与えれば、第１のトランジスタ１１はオンす
るので、当該ブロックのメモリセル９からは初期値のデ
ータをリードすることができる。

【００３５】このように、このマイクロコンピュータで
は、初期化信号線１９がＬのブロックのメモリセル９は
ＲＡＭとして、Ｈのブロックのメモリセル９はＲＯＭと
してそれぞれ動作するため、レジスタ２６に書き込む値
を変更することで、ＲＡＭで動作するブロックの数とＲ
ＯＭで動作するブロックの数とをソフトウェア的に変更
することが可能となる。

【００３６】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、初期化信号線からの信号によって制約される転
送手段を介して、固定記憶要素の保持している初期値の
データを随時書換記憶要素に転送するように構成したの
で、データの初期化を著しく高速化できる効果がある。

【００３７】また、請求項２に記載の発明によれば、随
時書換記憶要素をキャパシタで、固定記憶要素を初期値
のデータに対応して電源あるいはグランドに接続される
リード線で形成し、随時書換記憶要素とビット信号線ま
たはビット反転信号線の接続をゲート端子がワード信号
線に接続された第１のトランジスタで、随時書換記憶要
素と固定記憶要素の接続をゲート端子が初期化信号線に
接続された第２のトランジスタで行うように構成したの
で、高速にデータの初期化が行えるＤＲＡＭが得られる
効果がある。

【００３８】また、請求項３に記載の発明によれば、上
記実施例２におけるキャパシタを、互いの入力端子と出
力端子とが相互に接続された１対のインバータで代替す
るように構成したので、高速にデータの初期化が行える
ＳＲＡＭが得られる効果がある。

【００３９】また、請求項４に記載の発明によれば、第
１のトランジスタおよび第２のトランジスタと随時書換
記憶要素との接続を、選択信号線にゲート端子が接続さ
れた第３のトランジスタを介して行うように構成したの
で、随時書換記憶要素の内容を破壊せずに、固定記憶要
素の内容をリードすることが可能となる効果がある。

【００４０】また、請求項５に記載の発明によれば、メ
モリセルを複数のブロックに分割してそのブロック毎に
独立の初期化信号線を設け、ブロック単位で転送手段を
選択的に有効にするように構成したので、内蔵している
記憶装置のＲＡＭとＲＯＭの容量比をソフトウェア的に
変更することが可能なマイクロコンピュータが得られる
効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１による記憶装置におけるメ
モリセルアレイの内部構成を示す回路図である。

【図２】上記実施例による記憶装置の構成を示すブロッ
ク図である。

【図３】この発明の実施例２による記憶装置におけるメ
モリセルアレイの内部構成を示す回路図である。

【図４】この発明の実施例３による記憶装置におけるメ
モリセルアレイの内部構成を示す回路図である。

【図５】上記実施例による記憶装置の構成を示すブロッ
ク図である。

【図６】この発明の実施例４によるマイクロコンピュー
タの構成を示すブロック図である。

【図７】上記実施例における記憶装置および制御手段の
内部構成を示すブロック図である。

【図８】上記実施例の記憶装置におけるメモリセルアレ
イの内部構成を示す回路図である。

【図９】従来の記憶装置の構成を示すブロック図であ
る。

【図１０】従来の記憶装置におけるメモリセルアレイの
一例の内部構成を示す回路図である。

【図１１】従来の記憶装置におけるメモリセルアレイの
他の一例の内部構成を示す回路図である。

【図１２】従来のマイクロコンピュータの構成を示すブ
ロック図である。

【符号の説明】

６ ワード信号線 ７ ビット信号線 ８ ビット反転信号線 ９ メモリセル １０ 随時書換記憶要素（キャパシタ） １１ スイッチ手段（第１のトランジスタ） １２ 随時書換記憶要素（インバータ） １９ 初期化信号線 ２０ 転送手段（第２のトランジスタ） ２１ 選択信号線 ２２ 第３のトランジスタ ２４ 記憶装置 ２５ 制御手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のワード信号線と、前記各ワード信
   号線に交差するように配置された複数のビット信号線お
   よびビット反転信号線と、それぞれが前記各ワード信号
   線と前記各ビット信号線との交点に設けられたメモリセ
   ルとを備えた半導体記憶装置において、前記ワード信号
   線と平行に初期化信号線を配置し、前記メモリセルが、
   リード・ライト可能な１ビットデータの随時書換記憶要
   素と、リードのみが可能な１ビットデータの固定記憶要
   素と、前記ワード信号線からの信号に応じて、前記随時
   書換記憶要素と前記ビット信号線またはビット反転信号
   線との接続をスイッチングするスイッチ手段と、前記初
   期化信号線からの信号に応じて、前記固定記憶要素の保
   持するデータを前記随時書換記憶要素に転送する転送手
   段を有することを特徴とする記憶装置。
2. 【請求項２】 前記随時書換記憶要素を電荷を保持する
   キャパシタで、前記固定記憶要素を記憶される１ビット
   データに対応して電源あるいはグランドに接続されるリ
   ード線で、前記スイッチング手段を、ゲート端子が前記
   ワード信号線に、ソースドレイン端子の一端が前記随時
   書換記憶要素に、他端が前記ビット信号線またはビット
   反転信号線に接続された第１のトランジスタで、前記転
   送手段を、ゲート端子が前記初期化信号線に、ソースド
   レイン端子の一端が前記随時書換記憶要素に、他端が前
   記固定記憶要素に接続された第２のトランジスタで、そ
   れぞれ形成したことを特徴とする請求項１に記載の記憶
   装置。
3. 【請求項３】 前記随時書換記憶要素を互いの入力端子
   と出力端子を相互に接続した１対のインバータで、前記
   固定記憶要素を記憶される１ビットデータに対応して電
   源あるいはグランドに接続されるリード線で、前記スイ
   ッチング手段を、ゲート端子が前記ワード信号線に、ソ
   ースドレイン端子の一端が前記随時書換記憶要素に、他
   端が前記ビット信号線またはビット反転信号線に接続さ
   れた第１のトランジスタで、前記転送手段を、ゲート端
   子が前記初期化信号線に、ソースドレイン端子の一端が
   前記随時書換記憶要素に、他端が前記固定記憶要素に接
   続された第２のトランジスタで、それぞれ形成したこと
   を特徴とする請求項１に記載の記憶装置。
4. 【請求項４】 前記ワード信号線と平行にさらに選択信
   号線を設け、前記選択信号線にゲート端子が接続された
   第３のトランジスタを介して、前記第１のトランジスタ
   および第２のトランジスタと前記随時書換記憶要素との
   間の接続を行うことを特徴とする請求項３に記載の記憶
   装置。
5. 【請求項５】 それぞれが、前記随時書換記憶要素、固
   定記憶要素、スイッチ手段、および転送手段を有する複
   数のメモリセルより成り、前記メモリセルを複数のブロ
   ックに分割して、前記初期化信号線を前記各ブロック毎
   に互いに独立に有する記憶装置と、前記各初期化信号線
   に信号を出力し、前記メモリセルの転送手段を前記ブロ
   ック単位で選択的に有効にする制御手段とを備えたマイ
   クロコンピュータ。