JPH01199399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01199399A JPH01199399A JP63023040A JP2304088A JPH01199399A JP H01199399 A JPH01199399 A JP H01199399A JP 63023040 A JP63023040 A JP 63023040A JP 2304088 A JP2304088 A JP 2304088A JP H01199399 A JPH01199399 A JP H01199399A
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- JP
- Japan
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- shift register
- sense amplifier
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- output
- memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にEPROM、
EEPROMの読出しモードに関する。
EEPROMの読出しモードに関する。
(従来の技術〕
第2図に従来のEEFROMの読出し系のブロック図を
示す、第3図にはそのメモリアレイの詳細な回路図を示
す、これらの図において、1は1ビツトのメモリセルで
あり、ビット線選択トランジスタ2.コントロールゲー
ト線選択トランジスタ3.メモリトランジスタ4から構
成されている。
示す、第3図にはそのメモリアレイの詳細な回路図を示
す、これらの図において、1は1ビツトのメモリセルで
あり、ビット線選択トランジスタ2.コントロールゲー
ト線選択トランジスタ3.メモリトランジスタ4から構
成されている。
ビット線5は、コラムデコーダ6出力がゲートに入力さ
れるトランジスタ7を介してI/O線8に接続される。
れるトランジスタ7を介してI/O線8に接続される。
コントロールゲート線9は、コラムデコーダ6出力がゲ
ートに入力されるトランジスタ/Oを介してCG線11
に接続される0選択トランジスタ2.3のゲートはワー
ドwA12に接続され、メモリトランジスタ4のソース
はソース線13に接続される。ワード線12はロウデコ
ーダ14に接続される。I/O線Bはセンスアンプ15
に接続され、センスアンプ15は出力バッファ16に接
続される。
ートに入力されるトランジスタ/Oを介してCG線11
に接続される0選択トランジスタ2.3のゲートはワー
ドwA12に接続され、メモリトランジスタ4のソース
はソース線13に接続される。ワード線12はロウデコ
ーダ14に接続される。I/O線Bはセンスアンプ15
に接続され、センスアンプ15は出力バッファ16に接
続される。
次に動作について説明する。読出し時、CG線11には
読出し電圧が印加され、ソース線13は接地される。入
力アドレスに対応して1本のワード線12が“H”とな
り、またコラムデコーダの出力線のうち1本が“H”に
なる、どれにより選択されたメモリセル1のメモリトラ
ンジスタ4のドレインがビット線5、さらにI/O線8
に接続される。またそのゲートはコントロールゲート線
9、さらにCG線11に接続され、読出し電圧が印加さ
れる。さらにそのソースはソース線13を介して接地さ
れる。
読出し電圧が印加され、ソース線13は接地される。入
力アドレスに対応して1本のワード線12が“H”とな
り、またコラムデコーダの出力線のうち1本が“H”に
なる、どれにより選択されたメモリセル1のメモリトラ
ンジスタ4のドレインがビット線5、さらにI/O線8
に接続される。またそのゲートはコントロールゲート線
9、さらにCG線11に接続され、読出し電圧が印加さ
れる。さらにそのソースはソース線13を介して接地さ
れる。
センスアンプ15は、選択されたメモリトランジスタ4
に1″が記憶されているか“0”が記憶されているかを
、該メモリトランジスタ4に電流が流れるか否かによっ
てセンスする。メモリトランジスタ4に“l”が書込ま
れ、フローティングゲートに電子が注入されていれば、
メモリトランジスタ4のしきい値は高くなりこのトラン
ジスタ4はオフする。一方、“0”が書込まれ、フロー
ティングゲートから電子が引抜かれていると、メモリト
ランジスタ4のしきい値は低くなるのでこのトランジス
タ4はオンする。
に1″が記憶されているか“0”が記憶されているかを
、該メモリトランジスタ4に電流が流れるか否かによっ
てセンスする。メモリトランジスタ4に“l”が書込ま
れ、フローティングゲートに電子が注入されていれば、
メモリトランジスタ4のしきい値は高くなりこのトラン
ジスタ4はオフする。一方、“0”が書込まれ、フロー
ティングゲートから電子が引抜かれていると、メモリト
ランジスタ4のしきい値は低くなるのでこのトランジス
タ4はオンする。
従来の半導体記憶装置は以上のように構成されているの
で、データをシリアルに読出したいとき、ロウデコーダ
の出力、もしくはコラムデコーダの出力を順々に“H”
にする必要があり、アクセスは通常の読出しと変わらず
、高速に読出せないという欠点があった。
で、データをシリアルに読出したいとき、ロウデコーダ
の出力、もしくはコラムデコーダの出力を順々に“H”
にする必要があり、アクセスは通常の読出しと変わらず
、高速に読出せないという欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高速なシリアルアクセスモードを有する半導
体記憶装置を得ることを目的とする。
たもので、高速なシリアルアクセスモードを有する半導
体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、シフトレジスタを設
け、各メモリブロックの続出しを同時に行ない、センス
アンプ出力をシフトレジスタに入力するとともに、シフ
トレジスタの内容を出力バッファから出力するサイクル
中に、次のコラムアドレスについて読出しを行なうよう
にしたものである。
け、各メモリブロックの続出しを同時に行ない、センス
アンプ出力をシフトレジスタに入力するとともに、シフ
トレジスタの内容を出力バッファから出力するサイクル
中に、次のコラムアドレスについて読出しを行なうよう
にしたものである。
この発明においては、シフトレジスタに読出しデータを
一括してとりこみ、このシフトレジスタからデータをシ
リアルに出力するサイクル中に、次のコラムアドレスに
ついて読出しを行なうことにより、シリアルアクセスモ
ードでの読出しが高速になる。
一括してとりこみ、このシフトレジスタからデータをシ
リアルに出力するサイクル中に、次のコラムアドレスに
ついて読出しを行なうことにより、シリアルアクセスモ
ードでの読出しが高速になる。
以下、この発明の一実施例を図について説明する。第1
図において、17はシフトレジスタ、18はコラムアド
レス発生回路、19はセンスアンプ出力のシフトレジス
タ17への入力を制御するトランジスタであり、ゲート
に転送制御信号が入力される。メモリアレイは複数ブロ
ックに分割され、各コラムデコーダ6は同様の回路構成
をもつ。
図において、17はシフトレジスタ、18はコラムアド
レス発生回路、19はセンスアンプ出力のシフトレジス
タ17への入力を制御するトランジスタであり、ゲート
に転送制御信号が入力される。メモリアレイは複数ブロ
ックに分割され、各コラムデコーダ6は同様の回路構成
をもつ。
次に動作について説明する。シリアルアクセスモードに
入ると、コラムデコーダ6に入力されるアドレスはアド
レスバッファ(図示せず)から切離され、コラムアドレ
ス発生回路18により発生される。先ず、各メモリアレ
イの先頭番地のアドレスが発生され、各ブロックに設け
られたセンスアンプ15により読出される0通常モード
ではブロックセレクタ信号により1つのメモリアレイの
センスアンプ15のみが活性化されるが、シリアルモー
ドではすべてが活性化される。読出しが完了すると、転
送制御信号が“H”となりセンスアンプ15出力がシフ
トレジスタ17に入力される。
入ると、コラムデコーダ6に入力されるアドレスはアド
レスバッファ(図示せず)から切離され、コラムアドレ
ス発生回路18により発生される。先ず、各メモリアレ
イの先頭番地のアドレスが発生され、各ブロックに設け
られたセンスアンプ15により読出される0通常モード
ではブロックセレクタ信号により1つのメモリアレイの
センスアンプ15のみが活性化されるが、シリアルモー
ドではすべてが活性化される。読出しが完了すると、転
送制御信号が“H”となりセンスアンプ15出力がシフ
トレジスタ17に入力される。
データの転送が完了すると、転送制御信号は“L”とな
る、シフトレジスタ17に入力された読出しデータは、
シフトレジスタ制御信号により順に出力バッファ16に
入力される。この、シフトレジスタ17の内容を出力す
るサイクルに入ると、コラムアドレス発生回路18から
発生されるアドレスがインクリメントされ、次のコラム
アドレスのデータがセンスアンプ15gより読出される
。
る、シフトレジスタ17に入力された読出しデータは、
シフトレジスタ制御信号により順に出力バッファ16に
入力される。この、シフトレジスタ17の内容を出力す
るサイクルに入ると、コラムアドレス発生回路18から
発生されるアドレスがインクリメントされ、次のコラム
アドレスのデータがセンスアンプ15gより読出される
。
このように、本実施例による半導体記憶装置では、シリ
アルアクセスモードでは各メモリブロックの読出しが同
時に行なわれ、データの読出しが通常モードでの場合に
比べて高速になる。
アルアクセスモードでは各メモリブロックの読出しが同
時に行なわれ、データの読出しが通常モードでの場合に
比べて高速になる。
なお、上記実施例ではシリアルモード時にコラムアドレ
ス発生回路18により発生されるアドレスの順番を先頭
番地のアドレスからインクリメントするようにしたが、
この順番は任意であって、アドレスをインクリメントも
しくはデクリメントする方法によるものであればいかな
るものであってもよい。
ス発生回路18により発生されるアドレスの順番を先頭
番地のアドレスからインクリメントするようにしたが、
この順番は任意であって、アドレスをインクリメントも
しくはデクリメントする方法によるものであればいかな
るものであってもよい。
以上のように、この発明に係る半導体記憶装置によれば
、センスアンプ出力が人力されるシフトレジスタを設け
、シフトレジスタの内容を出力している間に、次のアド
レスのメモリセルの内容をセンスアンプでセンスするよ
うに構成したので、シリアルアクセスモードで高速にデ
ータを読出せるという効果がある。
、センスアンプ出力が人力されるシフトレジスタを設け
、シフトレジスタの内容を出力している間に、次のアド
レスのメモリセルの内容をセンスアンプでセンスするよ
うに構成したので、シリアルアクセスモードで高速にデ
ータを読出せるという効果がある。
第り図は本発明の一実施例による半導体記憶装置の読出
し系を示すブロック図、第2図は従来の半導体記憶装置
の読出し系を示すブロック図、第3図はそのより詳細な
回路図である。 1はメモリセル、5はビット線、6はコラムデコーダ、
8はI、/Oi、15はセンスアンプ、16は出力バッ
ファ、17はシフトレジスタ、18はコラムアドレス発
生回路。 なお、図中、同一符号は同一、または相当部分を示す。
し系を示すブロック図、第2図は従来の半導体記憶装置
の読出し系を示すブロック図、第3図はそのより詳細な
回路図である。 1はメモリセル、5はビット線、6はコラムデコーダ、
8はI、/Oi、15はセンスアンプ、16は出力バッ
ファ、17はシフトレジスタ、18はコラムアドレス発
生回路。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- (1)メモリアレイが複数ブロックに分割され、各ブロ
ックにおいて、ビット線がそのゲートにコラム選択信号
が入力されるトランジスタを介してI/O線に接続され
、該I/O線にセンスアンプが接続されてなる半導体記
憶装置であって、上記センスアンプの出力がそのゲート
に転送制御信号が入力されるトランジスタを介して入力
され、その出力が出力バッファに接続されるシフトレジ
スタを備え、 上記シフトレジスタのデータを出力するサイクルと、上
記センスアンプによりメモリセルのデータをセンスする
サイクルとに時間的な重なりを有することを特徴とする
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63023040A JPH01199399A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63023040A JPH01199399A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01199399A true JPH01199399A (ja) | 1989-08-10 |
Family
ID=12099348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63023040A Pending JPH01199399A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01199399A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014501999A (ja) * | 2010-12-24 | 2014-01-23 | マイクロン テクノロジー, インク. | メモリ用連続的ページ読み出し |
-
1988
- 1988-02-03 JP JP63023040A patent/JPH01199399A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014501999A (ja) * | 2010-12-24 | 2014-01-23 | マイクロン テクノロジー, インク. | メモリ用連続的ページ読み出し |
US8976621B2 (en) | 2010-12-24 | 2015-03-10 | Micron Technology, Inc. | Continuous page read for memory |
US9830267B2 (en) | 2010-12-24 | 2017-11-28 | Micron Technology, Inc. | Continuous page read for memory |
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