JPH06131882A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06131882A JPH06131882A JP30167092A JP30167092A JPH06131882A JP H06131882 A JPH06131882 A JP H06131882A JP 30167092 A JP30167092 A JP 30167092A JP 30167092 A JP30167092 A JP 30167092A JP H06131882 A JPH06131882 A JP H06131882A
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- Japan
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- memory element
- data
- memory
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- Pending
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Abstract
(57)【要約】
【目的】 大きなメモリ領域に同一データを書き込む際
の所要時間を大幅に低減する。 【構成】 メモリ素子１１群をブロック１ａ〜１ｐと
し、ブロック１ａ〜１ｐに対応して補助メモリ素子２１
を設ける。補助メモリ素子２１はブロック１ａ〜１ｐ内
のいずれかのメモリ素子１１が選択されると選択され
て、読出し書込み可能となる。データ選択回路６は、選
択された補助メモリ素子２１の書込み済みを確認して、
書込み済みの場合にはその記憶データを読み出すととも
に、書き込み済みでない場合には、対応するブロック１
ａ〜１ｐ内の選択されたメモリ素子１１の記憶データを
読み出す。同一データを書き込む際には、メモリ素子１
１にデータを書き込むのに代えて、当該メモリ素子１１
が属するブロック１ａ〜１ｐに対応して設けた補助メモ
リ素子２１にデータを書き込む。
の所要時間を大幅に低減する。 【構成】 メモリ素子１１群をブロック１ａ〜１ｐと
し、ブロック１ａ〜１ｐに対応して補助メモリ素子２１
を設ける。補助メモリ素子２１はブロック１ａ〜１ｐ内
のいずれかのメモリ素子１１が選択されると選択され
て、読出し書込み可能となる。データ選択回路６は、選
択された補助メモリ素子２１の書込み済みを確認して、
書込み済みの場合にはその記憶データを読み出すととも
に、書き込み済みでない場合には、対応するブロック１
ａ〜１ｐ内の選択されたメモリ素子１１の記憶データを
読み出す。同一データを書き込む際には、メモリ素子１
１にデータを書き込むのに代えて、当該メモリ素子１１
が属するブロック１ａ〜１ｐに対応して設けた補助メモ
リ素子２１にデータを書き込む。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に同一データを多数のメモリ素子に書き込む際の書込
み時間の低減を図ったものである。
特に同一データを多数のメモリ素子に書き込む際の書込
み時間の低減を図ったものである。
【０００２】
【従来の技術】マイクロコンピュータの記憶装置として
コンパクトな半導体記憶装置が多用されており、特に制
御プログラムの格納用として、各種のプログラマブル・
リードオンリ・メモリ（ＰＲＯＭ）が使用されている。
コンパクトな半導体記憶装置が多用されており、特に制
御プログラムの格納用として、各種のプログラマブル・
リードオンリ・メモリ（ＰＲＯＭ）が使用されている。
【０００３】
【発明が解決しようとする課題】最も一般的なＭＯＳ型
のＰＲＯＭは、コンパクトで記憶容量が大きく消費電力
も小さいという利点を有するが、読出し時間に比して書
込みに要する時間が圧倒的に長いという問題がある。
のＰＲＯＭは、コンパクトで記憶容量が大きく消費電力
も小さいという利点を有するが、読出し時間に比して書
込みに要する時間が圧倒的に長いという問題がある。
【０００４】特に制御プログラムではコンピュータの誤
作動を避けるため、メモリ素子の未使用領域には全てノ
ーオペレーション（ＮＯＰ）等のコードを記憶させるこ
とが好ましく、この場合、未使用領域が大きいとコード
書込みのための無駄時間が大きいという問題がある。
作動を避けるため、メモリ素子の未使用領域には全てノ
ーオペレーション（ＮＯＰ）等のコードを記憶させるこ
とが好ましく、この場合、未使用領域が大きいとコード
書込みのための無駄時間が大きいという問題がある。
【０００５】本発明はかかる課題を解決するもので、特
に大きなメモリ領域に同一データを書き込む際の所要時
間を大幅に低減できる半導体メモリ装置を提供すること
を目的とする。
に大きなメモリ領域に同一データを書き込む際の所要時
間を大幅に低減できる半導体メモリ装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明の構成を説明する
と、列アドレスＲＡと行アドレスＣＡで選択されて読出
し書込み可能となる複数のメモリ素子１１を有する半導
体記憶装置において、少なくとも複数の列アドレスＲＡ
ないし行アドレスＣＡにより選択されるメモリ素子１１
群をブロック１ａ〜１ｐとし、当該ブロック１ａ〜１ｐ
内のいずれかのメモリ素子１１が選択されている時に選
択されて読出し書込み可能となる補助メモリ素子２１を
各ブロック１ａ〜１ｐに対応して設け、かつ選択された
補助メモリ素子２１の書込み済みを確認して、書込み済
みの場合にはその記憶データを読み出すとともに、書き
込み済みでない場合には、対応するブロック１ａ〜１ｐ
内の選択されたメモリ素子１１の記憶データを読み出す
データ選択手段６を設けたものである。
と、列アドレスＲＡと行アドレスＣＡで選択されて読出
し書込み可能となる複数のメモリ素子１１を有する半導
体記憶装置において、少なくとも複数の列アドレスＲＡ
ないし行アドレスＣＡにより選択されるメモリ素子１１
群をブロック１ａ〜１ｐとし、当該ブロック１ａ〜１ｐ
内のいずれかのメモリ素子１１が選択されている時に選
択されて読出し書込み可能となる補助メモリ素子２１を
各ブロック１ａ〜１ｐに対応して設け、かつ選択された
補助メモリ素子２１の書込み済みを確認して、書込み済
みの場合にはその記憶データを読み出すとともに、書き
込み済みでない場合には、対応するブロック１ａ〜１ｐ
内の選択されたメモリ素子１１の記憶データを読み出す
データ選択手段６を設けたものである。
【０００７】
【作用】上記構成において、同一データを書き込む際に
は、列アドレスＲＡと行アドレスＣＡで選択されたメモ
リ素子１１にデータを書き込むのに代えて、当該メモリ
素子１１が属するブロック１ａ〜１ｐに対応して設けた
補助メモリ素子２１にデータを書き込む。データを読み
出す際には、ブロック１ａ〜１ｐ内のいずれのメモリ素
子１１を選択しても、同時に補助メモリ素子２１が選択
されるから、これよりデータが読み出される。
は、列アドレスＲＡと行アドレスＣＡで選択されたメモ
リ素子１１にデータを書き込むのに代えて、当該メモリ
素子１１が属するブロック１ａ〜１ｐに対応して設けた
補助メモリ素子２１にデータを書き込む。データを読み
出す際には、ブロック１ａ〜１ｐ内のいずれのメモリ素
子１１を選択しても、同時に補助メモリ素子２１が選択
されるから、これよりデータが読み出される。
【０００８】同一データを書き込まない場合には、補助
メモリ素子２１に書き込むことなく、選択されたメモリ
素子１１にデータを書き込む。この場合には、データを
読み出す際に同時に選択される補助メモリ素子２１は書
き込み済みでないから、メモリ素子１１よりデータが読
み出される。
メモリ素子２１に書き込むことなく、選択されたメモリ
素子１１にデータを書き込む。この場合には、データを
読み出す際に同時に選択される補助メモリ素子２１は書
き込み済みでないから、メモリ素子１１よりデータが読
み出される。
【０００９】しかして、ブロック１ａ〜１ｐ内の各メモ
リ素子１１に同一データを書き込むのに代えて、当該ブ
ロック１ａ〜１ｐに対応する補助メモリ素子２１にデー
タを書き込むのみで良いから、書き込み時間が大幅に低
減される。
リ素子１１に同一データを書き込むのに代えて、当該ブ
ロック１ａ〜１ｐに対応する補助メモリ素子２１にデー
タを書き込むのみで良いから、書き込み時間が大幅に低
減される。
【００１０】
【実施例】図１において、メモリアレイ１は６４個のメ
モリ素子１１（うち一つを図示）を有しており、各メモ
リ素子１１は、ロウデコーダ４より出力される１６ビッ
トの列アドレスＲＡとカラムデコーダより出力される４
ビットの行アドレスＣＡにより選択される。カラムデコ
ーダ３Ａは２ビットのカラムアドレスデータを入力して
上記行アドレスＣＡに変換する。
モリ素子１１（うち一つを図示）を有しており、各メモ
リ素子１１は、ロウデコーダ４より出力される１６ビッ
トの列アドレスＲＡとカラムデコーダより出力される４
ビットの行アドレスＣＡにより選択される。カラムデコ
ーダ３Ａは２ビットのカラムアドレスデータを入力して
上記行アドレスＣＡに変換する。
【００１１】上記ロウデコーダ４の前段にはプリデコー
ダ５が設けてあり、ロウアドレスデータのうち、上位２
ビットがプリデコーダ５に入力して４ビットのサブ列ア
ドレスＲＡ１に変換され、このサブ列アドレスＲＡ１が
ロウデコーダ４と他のメモリアレイ２に入力している。
ロウデコーダ４はサブ列アドレスＲＡ１とロウアドレス
データの下位２ビットより上記列アドレスＲＡを作成出
力する。
ダ５が設けてあり、ロウアドレスデータのうち、上位２
ビットがプリデコーダ５に入力して４ビットのサブ列ア
ドレスＲＡ１に変換され、このサブ列アドレスＲＡ１が
ロウデコーダ４と他のメモリアレイ２に入力している。
ロウデコーダ４はサブ列アドレスＲＡ１とロウアドレス
データの下位２ビットより上記列アドレスＲＡを作成出
力する。
【００１２】メモリアレイ２内のメモリ素子２１（以下
補助メモリ素子という）は１６個あり（うち一つを図
示）、上記サブ列アドレスＲＡ１と、上記カラムデコー
ダ３Ａと同一構成のカラムデコーダ３Ｂより出力される
４ビットの行アドレスにより選択される。
補助メモリ素子という）は１６個あり（うち一つを図
示）、上記サブ列アドレスＲＡ１と、上記カラムデコー
ダ３Ａと同一構成のカラムデコーダ３Ｂより出力される
４ビットの行アドレスにより選択される。
【００１３】列アドレスＲＡの第０ビット〜第３ビット
の一つが「１」レベルになっている間は、サブ列アドレ
スＲＡ１の最下位ビットは「１」であり、このように、
サブ列アドレスＲＡ１の各ビットは４ビットづつの列ア
ドレスＲＡに対応している。したがって、選択される各
補助メモリ素子２１は、メモリアレイ１内の１６のブロ
ック１ａ〜１ｐに対応しており、各ブロック１ａ〜１ｐ
は４個のメモリ素子１１により構成されている。
の一つが「１」レベルになっている間は、サブ列アドレ
スＲＡ１の最下位ビットは「１」であり、このように、
サブ列アドレスＲＡ１の各ビットは４ビットづつの列ア
ドレスＲＡに対応している。したがって、選択される各
補助メモリ素子２１は、メモリアレイ１内の１６のブロ
ック１ａ〜１ｐに対応しており、各ブロック１ａ〜１ｐ
は４個のメモリ素子１１により構成されている。
【００１４】そこで、例えば図示のメモリ素子１１を含
んだブロック１ｅ内の全メモリ素子に同一データを書き
込む場合には、各メモリ素子１１にデータを書き込むの
に代えて、この時同時に選択されている図示の補助メモ
リ素子２１にデータを書き込む。
んだブロック１ｅ内の全メモリ素子に同一データを書き
込む場合には、各メモリ素子１１にデータを書き込むの
に代えて、この時同時に選択されている図示の補助メモ
リ素子２１にデータを書き込む。
【００１５】上記各カラムデコーダ３Ａ，３Ｂには、選
択されたメモリ素子１１ないし補助メモリ素子２１のデ
ータを読み出すセンスアンプ６１，６２がそれぞれ接続
されており、これらはＡＮＤゲート６３に接続されてデ
ータ選択回路６を構成している。各センスアンプ６１，
６２の出力は、選択されたメモリ素子１１ないし補助メ
モリ素子２１が未書き込みの状態では「１」レベルとな
り、書き込み状態では「０」レベルとなる。
択されたメモリ素子１１ないし補助メモリ素子２１のデ
ータを読み出すセンスアンプ６１，６２がそれぞれ接続
されており、これらはＡＮＤゲート６３に接続されてデ
ータ選択回路６を構成している。各センスアンプ６１，
６２の出力は、選択されたメモリ素子１１ないし補助メ
モリ素子２１が未書き込みの状態では「１」レベルとな
り、書き込み状態では「０」レベルとなる。
【００１６】しかして、図示のメモリ素子１１を含むブ
ロック１ｅ内の各メモリ素子１１を選択して読み出しを
行うと、同時に当該ブロック１ｅに対応する図示の補助
メモリ素子２１のデータも読み出されて、ＡＮＤゲート
６３からは常に「０」レベルの補助メモリ素子２１のデ
ータが出力される。
ロック１ｅ内の各メモリ素子１１を選択して読み出しを
行うと、同時に当該ブロック１ｅに対応する図示の補助
メモリ素子２１のデータも読み出されて、ＡＮＤゲート
６３からは常に「０」レベルの補助メモリ素子２１のデ
ータが出力される。
【００１７】かくして、ブロック１ｅ内の４個のメモリ
素子１１へそれぞれ同一データを書き込むのに代えて、
１個の補助メモリ素子２１へ書き込みを行えば良いか
ら、書き込み時間を大幅に低減することができる。
素子１１へそれぞれ同一データを書き込むのに代えて、
１個の補助メモリ素子２１へ書き込みを行えば良いか
ら、書き込み時間を大幅に低減することができる。
【００１８】なお、ブロック１ａ〜１ｐ内の各メモリ素
子１１に異なるデータを書き込む場合には、補助メモリ
２１への書き込みは行わない。これにより、読み出し時
にはセンスアンプ６２の出力は常時「１」レベルとなる
から、各メモリ素子１１のデータがＡＮＤゲート６３よ
り読み出される。
子１１に異なるデータを書き込む場合には、補助メモリ
２１への書き込みは行わない。これにより、読み出し時
にはセンスアンプ６２の出力は常時「１」レベルとなる
から、各メモリ素子１１のデータがＡＮＤゲート６３よ
り読み出される。
【００１９】メモリアレイ１内のブロックの大きさは上
記実施例に限られるものではなく、例えば図２に示す如
く、メモリアレイ２内の補助メモリ素子２１を選択する
カラムデコーダを廃止すれば、４ビットづつの列アドレ
スＲＡで選択される各１６個のメモリ素子よりなる４つ
のブロック１ａ〜１ｄが、各補助メモリ素子２１に対応
することになる。
記実施例に限られるものではなく、例えば図２に示す如
く、メモリアレイ２内の補助メモリ素子２１を選択する
カラムデコーダを廃止すれば、４ビットづつの列アドレ
スＲＡで選択される各１６個のメモリ素子よりなる４つ
のブロック１ａ〜１ｄが、各補助メモリ素子２１に対応
することになる。
【００２０】さらに図３に示す如く、プリデコーダを廃
止して、補助メモリ素子２１を列アドレスＲＡで直接選
択するようになせば、同じ列アドレスＲＡで選択される
各４個のメモリ素子１１よりなる１６個のブロック１ｄ
（うち一つを図示）が、各補助メモリ素子２１に対応す
ることになる。
止して、補助メモリ素子２１を列アドレスＲＡで直接選
択するようになせば、同じ列アドレスＲＡで選択される
各４個のメモリ素子１１よりなる１６個のブロック１ｄ
（うち一つを図示）が、各補助メモリ素子２１に対応す
ることになる。
【００２１】なお、データ選択回路は上記各実施例にお
けるものに限られず、メモリ素子と補助メモリ素子のい
ずれかが書き込まれている場合に「書込済」のデータを
出力するものであれば良い。
けるものに限られず、メモリ素子と補助メモリ素子のい
ずれかが書き込まれている場合に「書込済」のデータを
出力するものであれば良い。
【００２２】
【発明の効果】以上の如く、本発明の半導体メモリ装置
によれば、同一データの書き込み時間を大幅に短縮する
ことができ、大容量半導体メモリの使用を容易にするも
のである。
によれば、同一データの書き込み時間を大幅に短縮する
ことができ、大容量半導体メモリの使用を容易にするも
のである。
【図１】本発明の一実施例を示す半導体メモリ装置のブ
ロック構成図である。
ロック構成図である。
【図２】本発明の他の実施例を示す半導体メモリ装置の
ブロック構成図である。
ブロック構成図である。
【図３】本発明のさらに他の実施例を示す半導体メモリ
装置のブロック構成図である。
装置のブロック構成図である。
１ メモリアレイ １１ メモリ素子 １ａ〜１ｐ ブロック ２ メモリアレイ ２１ 補助メモリ素子 ６ データ選択回路（データ選択手段）
Claims (1)
- 【請求項１】 列アドレスと行アドレスで選択されて読
出し書込み可能となる複数のメモリ素子を有する半導体
記憶装置において、少なくとも複数の列アドレスないし
行アドレスにより選択されるメモリ素子群をブロックと
し、当該ブロック内のいずれかのメモリ素子が選択され
ている時に選択されて読出し書込み可能となる補助メモ
リ素子を各ブロックに対応して設け、かつ選択された補
助メモリ素子の書込み済みを確認して、書込み済みの場
合にはその記憶データを読み出すとともに、書込み済み
でない場合には対応するブロック内の選択されたメモリ
素子の記憶データを読み出すデータ選択手段を設けたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30167092A JPH06131882A (ja) | 1992-10-14 | 1992-10-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30167092A JPH06131882A (ja) | 1992-10-14 | 1992-10-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131882A true JPH06131882A (ja) | 1994-05-13 |
Family
ID=17899721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30167092A Pending JPH06131882A (ja) | 1992-10-14 | 1992-10-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009163325A (ja) * | 2007-12-28 | 2009-07-23 | Panasonic Corp | 情報処理装置 |
-
1992
- 1992-10-14 JP JP30167092A patent/JPH06131882A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009163325A (ja) * | 2007-12-28 | 2009-07-23 | Panasonic Corp | 情報処理装置 |
| US8131968B2 (en) | 2007-12-28 | 2012-03-06 | Panasonic Corporation | Information processing device |
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