JPS5841595B2 - 半導体記憶回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、特定の情報を記憶するｍ列、ｎ行の半導体メ
モリセルアレイに、さらにに行を付加するとともに、こ
のに行を所定数の列群として分割し、分割された所定数
の列群にｍ列、ｎ行のメモリセルアレイ部分に記憶させ
る情報とは異る情報を記憶させ、これらの列群の少なく
とも１個または全てを同時または各別に選択可能なもの
とすることによって、半導体メモリセルアレイの持つ機
能の向上をはかった半導体記憶回路に関する。

近年、半導体記憶回路は大型電子計算機から民生用機器
に至る広範な分野で使用されている。

殊に、マイクロコンピュータの普及に伴いその周辺用メ
モリとしての応用分野は拡大の一途をたどっている。

半導体メモリは、通常ｍ列ｎ行のマトリックス構成でメ
モリセルアレイを構成しており、メモリの選択はｎ行中
の任意の１行について行われる。

また場合によっては、１行中のｍ列を複数に分割して複
数個の列群としたものを１ワードとして取り扱うための
列選択も行われる。

そして、ｎ行中から任意の１行を選択するためにアドレ
スデコーダが設けられる。

たとえば、メモリセルアレイの行数が１６行である場合
、この１６行から１行をデコードするためにはアドレス
選択入力線として４本の入力線を必要とする。

第１図は、従来の半導体記憶回路の構成を示す図であり
、図中１はｍ列ｎ行（ｍ ｘ ｎビット）の半導体メモ
リセルアレイ、２は同半導体メモリセルアレイの行選択
を行うアドレスデコーダ、モして３は半導体メモリセル
アレイのデータの書き換え読み出しを行単位で行う制御
回路である。

かかる従来の半導体記憶回路において、アドレスデコー
ダ２によりデコードされるｎ行の中に記憶される特定の
情報とは異種の情報をさらに記憶させる必要がある場合
、前記の半導体メモリセルアレイとは別に今１つの半導
体メモリセルアレイを設けること、あるいは、半導体メ
モリセルアレイの容量を大幅に高め、特定の情報の記憶
された行ならびに異種の情報の記憶された行をデコード
しつるアドレスデコーダを設けることなどの配慮が払わ
れる。

そして、別個に半導体メモリセルアレイを設ける前者の
方法では、半導体記憶回路の構成が複雑化し、また、後
者の方法では半導体メモリセルアレイが大型化するとと
もに、アドレスデコーダのアドレス選択入力線数の増大
ならびにアドレスデコーダそのものが複雑化する不都合
が生じる。

本発明は、上記の問題に鑑みてなされたものであり、半
導体メモリセルアレイとしてｍ列、ｎ＋に行の半導体メ
モリセルアレイを用いるとともに、付加されたに行を所
定数の列群として分割し、この分割された列群の１個も
しくは全てを、ｎ行中の１行をデコードするアドレスデ
コーダとは排他的関係にあるアドレスラッチ回路部によ
って同時にまた各別に選択するところに本発明の特徴が
ある。

以下に第２図を参照して本発明の半導体記憶回路につい
て説明する。

第２図は本発明の半導体記憶回路の一実施例を示す図で
ある。

この半導体記憶回路の構成主体である半導体メモリセル
アレイ１はｍＸ（ｎ＋ｋ）ビットの記憶容量をもち、ｍ
列、ｎ ＋ ｋ行の構成とされ、さらに、ｋ行が複数個
の列群に分割されている。

図示する例ではｋは１であり、この１行が２個の列群４
と５に分割されている。

６は、分割された列群４と５をアドレスデコーダ２によ
ることなく直接選択することのできるアドレスラッチ回
路部である。

なお、アドレスデコーダ２とアドレスラッチ回路部６に
よるメモリの選択は排他的な関係でなされ、例えばアド
レスデコーダ２によってｎ行の中の１行の選択がなされ
る場合にはアドレスラッチ回路部６による列群４と５の
選択は禁止される。

このような関係でメモリの選択を行わせるには、たとえ
ば、図示するようにアンドゲート７〜１１を配置して、
これらにアドレスデコーダ２とアドレスラッチ回路部６
の出力を入力するとともに、さらにアンドゲート７〜９
とアントゲ−Ｎｏ、１１の他方の入力端子へ排他的な関
係にある入力を加えればよい。

かかる排他的な関係にある入力の印加は端−Ｆ１２にた
とえば信号ＡもしくはＡを印加しこれを直接アンドゲー
ト１０と１１に加え、一方、信号ＡもしくはＡをインバ
ータ１３を介してアンドゲート７〜９に印加することに
よって実現できる。

このことにより、アドレスデコーダ２の出力とアドレス
ラッチ回路部６の出力は実質的に排他的な関係で出力さ
れるものとなる。

ところで、以上説明してきた本発明の半導体記憶回路を
たとえばテレビジョン受像機の選局システムに適用した
場合、次のように利用される。

すなわち、半導体メモリセルアレイ１のｍ列ｎ行のメモ
リ部にｎチャンネル分の情報を記憶させるとともに、ｋ
行のメモリ部を分割してなる列群４に最終視聴チャンネ
ルナンバー（電源を切る直前に視聴していたチャンネル
ナンバー）の情報を、また列群５にはｍ列ｎ行のメモリ
部に正規のデータの書き込みが既になされているか否か
の情報を記憶させる。

このことにより、ｎチャンネルのいずれかの選局を任意
に行えることは勿論のこと、再変電源を投入したとき、
最終視聴チャンネルの再度選局状態を成立させることな
どの選局動作させることなどが可能になる。

また、列群５の存在により、常に正規のデータの書き込
みを実行させる制御もなされる。

なお、ｋ行のメモリ部に対するアドレス方法であるが、
ｋ行のメモリ部は電源投入時には読み出し、チャンネル
切り換え時ならびにチャンネル番号の書き込み時には書
き込みにアクセスされる。

また、電源投入時のに行のメモリ部からのデータの読み
出しは、電源投入信号を検出し、これを端一７１２へ入
力信号として印加することによって行えばよい。

ところで、電源のしゃ断時であるが、ｍ列、ｎ＋に行と
された半導体メモリセルアレイが揮発性の半導体メモリ
セルで構成されている場合には、記憶情報を保持するた
めのバックアップ回路が必要である。

しかしながら不揮発性の半導体メモリセルで構成されて
いる場合には、このような配慮を払わなくても記憶情報
は保持される。

以上説明してきたように、本発明の半導体装置回路は、
複数個のメモリブロックの配置あるいは大容量のメモリ
ブロックを用いることなく、わずかに容量が増加した半
導体メモリセルアレイの使用によって半導体記憶回路の
持つ機能が大幅に高められたものであり、これの適用さ
れる機器の機能を著るしく高めることができる。

また、本発明の半導体記憶回路は、従来のｍ列ｎ行の半
導体メモリセルアレイを半導体記憶回路と殆んど同等の
規模でこれを大規模半導体集積回路化することができる
効果も奏する。

なお、以上の説明ではに行のメモリ部を２個の列群とし
て分割した場合を例示したが、この分割数はこの部分に
おける機能を損わない範囲で任意の数に分割してよいこ
と勿論である。

この場合、アドレスラッチ回路部は列群の数と等しい数
のアドレスラッチ回路によって構成される。

【図面の簡単な説明】

第１図は従来の半導体記憶回路の構成を示す図、第２図
は本発明にかかる半導体記憶回路の構成を示す図である
。 １・・・・・・半導体メモリセルアレイ（メモリ部）、
２・・・・・・アドレスデコーダ、３・・・・・・書き
換え読み出し用制御回路、４，５・・・・・・ｋ行のメ
モリ部を分割して構成した列群、６・・・・・・アドレ
スラッチ回路部、γ〜１１・・・・・・アンドゲート、
１２・・・・・・選択出力制御用の信号の入力される端
イ、１３・・・・・・インバータ。

Claims (1)

1. 【特許請求の範囲】 １ ｍ列、ｎ＋に行の記憶容量をもつ半導体メモリセル
   アレイと、前記メモリセルアレイのｎ行に対応するアド
   レスデコーダと、残余のに行に対応し、前記アドレスデ
   コーダと排他的な関係を有するアドレスラッチ回路部と
   、前記半導体メモリセルアレイのデータの書き換え読み
   出しを行単位で行う制御回路とを備えるとともに、前記
   残余のに行が所定数の列群として分割され、さらに前記
   分割された各列群が前記アドレスラッチ回路部に付設さ
   れた前記列群の数に等しい数の出力端イにそれぞれ接続
   され、前記アドレスラッチ回路部の出力に基づいて前記
   所定数の列群の少なくとも１個が選択されることを特徴
   とする半導体記憶回路。 ２ 所定数の列群のうちの複数個が各別に選択されるご
   とを特徴とする特許請求の範囲第１項に記載の半導体記
   憶回路。 ３ 所定数の列群のうちの複数個が同時に選択されるこ
   とを特徴とする特許請求の範囲第１項に記載の半導体記
   憶回路。