KR870009294A - 비트 슬라이스 프로세서용 레지스터 파일 - Google Patents

비트 슬라이스 프로세서용 레지스터 파일 Download PDF

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KR870009294A
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알랜 니하우스 제프리
오제메 잉글레이드 제쎄
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엔. 타이스 머레트
텍사스 인스트투먼츠 인코포레이티드
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    • G—PHYSICS
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Abstract

내용 없음

Description

비트 슬라이스 프로세서용 레지스터 파일
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 비트 슬라이스 프로세서의 개략 블록 계통도.
제2도는 비트 슬라이스 ALU의 개략 블록 계통도.
제4도는 제2도의 비트 슬라이스 ALU용 타이밍도.

Claims (15)

  1. 행 및 열로 배열되고 정보를 저장하거나 추출하도록 각각 동작할 수 있는 디수의 메모리 셀, 저장된 정보를 출력시키기 위해 다수의 외부 해독 어드레스들 중 관련된 한 개의 어드레스에 따라 메모리셀의 행을 각각 억세스하고, 메로리 셀의 공통행을 동시에 엑세스하도록 각각 동작할 수 있거나 메모리셀의 공통 행을 동시에 역세스하도록 각각 동작할 수 있거나 메모리셀의 별개 행을 억세스하도록 각각 동작할 수 있는 다수의 해독억세스장치 억세스된 정보를 출력시키기 위해 각각의 해독 억세스장치에 관련된 출력장치, 메모리셀내에 저장될 새로운 정보를 수신하기 위한 데이터 장치, 메모리 셀의 행들증 한 행에 대응하는 행 선택신호를 제공하기 위해 외부 기입 어드레스를 수신하여 디코드하기 위한 수신장치, 행 선택신호를 수신하고 행 선택신호에 대응하는 행들중 선택행에 이 행 선택신호를 인가시켜 데이터장치에 의해 수신된 새로운 정보가 선택된 행내에 저장되게 하는 기입 래치장치, 및 클럭신호를 수신하고, 선택행내의 메모리 셀들내에 정보를 저장하기 위해 선정된 기간동안 행 선택신호를 인가하도록 클럭신호의 전이들 중 선택전이에서 기입래치장치를 제어장치로 구성되는 것을 특징으로 하는 비트 슬라이스 프로세서용 레지스터 파일.
  2. 제1항에 있어서, 수신장치가 일시적으로 저장하기 위한 새로운 정보를 수신하고 메모리셀에 새로운 정보를 출력시키며, 새로운 정보가 데이터 래치장치내에 저장하기 위해 클럭신호의 전이중 선택 전이에서만 존재하도록 선정된 기간동안 새로운 정보를 저장하기 위해 제어장치에 의해 제어되는 데이터래치장치로 구성되는 것을 특징으로 하는 레지스터 파일.
  3. 제1항에 있어서, 각각의 메모리 셀이 정적 메모리 셀로 구성되는 것을 특징으로 하는 레지스터 파일.
  4. 제1항에 있어서, 출력장치가 다수의 감지 증폭기로 구성되고, 이중의 한 감지 증폭기가 메모리 셀의 각각의 열에 관련된 것을 특징으로 하는 레지스터 파일.
  5. 제1항에 있어서, 해독 억세스장치가 디코딩하기 위해 외부 해독 어드레스중 제1 및 제2어드레스를 수신하고 제1 및 제2행 선택신호를 출력시키기 위한 제1 및 제2디코더, 및 제1 및 제2행 선택신호에 의해 각각 선택된 메모리 셀의 행으로부터 정보를 수신하도록 각각 동작할 수 있는 제1 및 제2 감지장치로 각각 구성되는 출력장치로 구성되고, 제1 및 제2행 선택신호가 저장된 정보를 출력장치에 출력시키기 위해 메모리 셀의 한 행을 선택하도록 동작할 수 있는 것을 특징으로 하는 레지스터 파일.
  6. 제1항에 있어서, 각각의 메모리 셀이 정적 랜덤 억세스 메모리 셀로 구성되고, 각각의 해독 억세스장치에 관련된 출력장치가 메모리 셀내에 저장된 정보에 접속된 제1입력과 메모리 셀의 선택이 메모리 셀의 각각의 열에 관련된 비트 라인에 AND논리회로로부터 정보를 출력시키도록 해독 억세스장치중 관련된 억세스장치에 접속된 제2입력을 갖고있는 AND 논리회로, 및 AND 논리회로에 의해 정보출력의 논리 레벨을 감지하기 위해 각각의 비트라인에 관련된 감지 증폭기로 구성되는 것을 특징으로 하는 레지스터 파일.
  7. 제1항에 있어서, 제어장치가 제1 및 제2상태를 갖고 외부 기입 엔에이블 신호의 존재에 응답하고, 제1상태의 기입 엔에이블 신호가 기입 래치장치가 선정된 기간동안 행 선택신호를 인가시키지 못하게 하고 제2상태의 기입 엔에이블 신호는 기입래치장치가 선정된 기간동안 행 선택신호를 인가하게 하는 것을 특징으로 하는 레지스터 파일.
  8. 제1항에 있어서, 외부 해독 어드레스와 외부 기입어드레스가 동시에 수신되는 것을 특징으로 하는 헤지스터 파일.
  9. 제1항에 있어서, 클럭신호의 전이중 선택 전이가 클럭신호의 상승연부로 구성되는 것을 특징으로 하는 레지스터 파일.
  10. 제9항에 있어서, 선정된 기간이 클럭신로의 1/2사이클로 구성되는 것을 특징으로 하는 레지스터 파일.
  11. 행 및 열로 배열되고 디지털 데이터를 저장하거나 저장된 디지털 데이터를 출력시키도록 각각 동작할 수 있는 메모리 셀 어레이, 저장된 디지털 데이터를 출력시키기 위해 각각 제1 및 제2외부 해독 어드레스에 따라 어레이로부터 메모리 셀의 행을 각각 억세스하고, 메모리 셀의 공통 행을 동시에 억세스하거나 메모리 셀의 별개의 행을 동시에 억세스하도록 각각 동작할 수 있는 제1 및 제2해독 억세스장치, 억세스된 정보를 출력시키기 위해 각각의 제1 및 제2해독 억세스장치에 각각 관련된 제1 및 제2출력장치, 결과를 외부 입/출력터미날에 출력시키기 위해 선정된 논리함수에 따라 제1 및 제2입력상의 데이터를 프로세스하도록 제1 및 제2출력장치에 접속된 제1 및 제2입력을 갖고 있는 프로레스장치, 메모리 셀내에 저장될 새로운 디지털데이타를 수신하고, 어레이에 출력시키기 위해 새로운 디지털데이타를 일시적으로 저장하도록 동작할 수 있는 데이터래치장치, 메모리 셀의 행중 한 행에 대응하는 기입 행 선택신호를 제공하도록 외부 기입 어드레스를 수신하여 디코드하기 위한 수신장치. 기입 행 선택신호를 수신하고, 행 선택신호에 대응하는 어레이내의 행들중 선택행에 이 행선택신호를 인가시켜 데이터 래치장치에 저장된 데이터가 선택행내에 저장되게 하는 기입래치장치, 클럭신호를 수신하고, 선정된 기간동안 행 선택신호를 인가시키도록 클럭신호의 전이중 선택전이에서 기입래치장치와 데이터 래치장치를 제어하기 위한 제어장치, 및 프로세싱장치나 외부의 입/출력터미날로부터 새로운 디지털 데이터를 수신하도록 외부 입/출력터미날이나 프로세싱장치의 출력에 데이터래치장치의 입력을 인터페이스시키기 위한 멀티플렉스장치로 구성되는 것을 특징으로 하는 비트 슬라이스 프로세싱 장치.
  12. 제11항에 있어서, 클럭신호의 전이중 선택 전이가 클럭신호의 선행연부로 구성되는 것을 특징으로 하는 비트 슬라이스 프로세싱 장치.
  13. 제12항에 있어서, 선정된 기간이 클럭신호의 1/2사이클로 구성되는 것을 특징으로 하는 비트 플라이스 프로세싱 장치.
  14. 비트 슬라이스 프로세싱 장치내에 데이터를 저장 및 전이하는 방법에 있어서, 정보를 저장하거나 추출하도록 각각 동작할 수 있는 다수의 메모리 셀을 행 및 열로 어레이내에 배치하는 수단, 제1 및 제2 해독행 선택 신호를 각각 발생시키기 위해 제1 및 제2외부 해독 어드레스를 수신하여 디코딩하는 수단, 메모리셀의 2개의 별개의 행이 억세스되거나 한 공통 행이 제1 및 제2해독 행동 선택신호에 의해 억세스될 수 있도록 저장된 정보를 출력시키기 위해 제1 및 제2해독 행 선택신호에 대응하는 메모리셀의 행을 억세싱하는 수단, 제1해독 행 선택신호의 발생시에 억세스된 정보를 제1출력에 출력시키고 제2해독 행 선택신호에 대응하는 억세스된 정보를 제2출력에 출력시키는 수단, 메모리 셀내에 저장될 새로운 정보를 수신하여 일시적으로 저장하는 수단, 메모리 셀의 행들 중 한 행에 대응하는 기입행 선택신호를 제공하도록 외부 기입 어드레스를 수신하여 디코딩하는 수단, 가입 행 선택신호를 일시적으로 저장하고 가입 행 선택신호에 대응하는 항들중 선택행에 이 행 선택신호를 인가시키어 일시적으로 저장된 새로운 정보가 선택 행내에 저장되게 하는수단 및 클럭신호를 수신하고, 선정된 기간동안 메모리 셀에 기입 행 선택신호를 인가시키고 선정된 기간동안 정보를 일시적으로 저장하기 위해 클럭신호의 전이중 선택전이에서 발생하도록 새로운 정보의 일시적인 저장 및 기입 행 선택신호의 래칭을 제어하는 수단으로 이루어진 것을 특징으로 하는 비트슬라이스 프로세싱장치내에서의 데이터 저장 및 전이방법.
  15. 제14항에 있어서, 클럭신호의 전이중 선택전이가 클럭신호의 선행연부로 구성되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870000392A 1986-03-28 1987-01-20 비트 슬라이스 프로세서용 레지스터 파일 KR960013358B1 (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311171A (en) * 1991-12-30 1994-05-10 At&T Bell Laboratories Quad channel unit registers for channel pairs
JP2766217B2 (ja) * 1994-06-14 1998-06-18 甲府日本電気株式会社 並列処理装置
US6144325A (en) * 1996-12-20 2000-11-07 International Business Machines Corporation Register file array having a two-bit to four-bit encoder
DE10137458B4 (de) * 2001-08-02 2008-08-14 Systemonic Ag Verfahren und Anordnung zur Umsetzung von Scrambler-Algorithmen in prozessorimplementierten Datenpfaden
US20060200650A1 (en) * 2005-03-04 2006-09-07 Froemming Benjamin F Single-cycle low-power CPU architecture

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3643236A (en) * 1969-12-19 1972-02-15 Ibm Storage having a plurality of simultaneously accessible locations
IT1016854B (it) * 1974-08-21 1977-06-20 Olivetti & Co Spa Calcolatore elettronico di elabora zione dati
JPS52130536A (en) * 1976-04-26 1977-11-01 Toshiba Corp Semiconductor memory unit
US4150441A (en) * 1978-03-20 1979-04-17 Microtechnology Corporation Clocked static memory
US4224676A (en) * 1978-06-30 1980-09-23 Texas Instruments Incorporated Arithmetic logic unit bit-slice with internal distributed iterative control
US4380046A (en) * 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS56140390A (en) * 1980-04-04 1981-11-02 Nippon Electric Co Picture memory
US4467444A (en) * 1980-08-01 1984-08-21 Advanced Micro Devices, Inc. Processor unit for microcomputer systems
JPS57127989A (en) * 1981-02-02 1982-08-09 Hitachi Ltd Mos static type ram
US4393468A (en) * 1981-03-26 1983-07-12 Advanced Micro Devices, Inc. Bit slice microprogrammable processor for signal processing applications
US4442498A (en) * 1981-04-23 1984-04-10 Josh Rosen Arithmetic unit for use in data processing systems
US4405992A (en) * 1981-04-23 1983-09-20 Data General Corporation Arithmetic unit for use in data processing systems
US4449201A (en) * 1981-04-30 1984-05-15 The Board Of Trustees Of The Leland Stanford Junior University Geometric processing system utilizing multiple identical processors
US4468748A (en) * 1981-06-11 1984-08-28 Data General Corporation Floating point computation unit having means for rounding the floating point computation result
US4476523A (en) * 1981-06-11 1984-10-09 Data General Corporation Fixed point and floating point computation units using commonly shared control fields
JPS5856164A (ja) * 1981-09-30 1983-04-02 Toshiba Corp デ−タ処理装置
JPS58147884A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型半導体記憶装置
US4488264A (en) * 1982-06-10 1984-12-11 Dshkhunian Valery Transistor storage
US4528641A (en) * 1982-11-16 1985-07-09 The United States Of America As Represented By The Secretary Of The Air Force Variable radix processor
JPS5998365A (ja) * 1982-11-27 1984-06-06 Shigeto Suzuki 複数同時アクセス型記憶装置
JPH0670880B2 (ja) * 1983-01-21 1994-09-07 株式会社日立マイコンシステム 半導体記憶装置
US4554645A (en) * 1983-03-10 1985-11-19 International Business Machines Corporation Multi-port register implementation
US4630230A (en) * 1983-04-25 1986-12-16 Cray Research, Inc. Solid state storage device
JPS60113396A (ja) * 1983-11-25 1985-06-19 Toshiba Corp メモリｌｓｉ
JPH0680491B2 (ja) * 1983-12-30 1994-10-12 ソニー株式会社 有限体の演算回路
JPS60200287A (ja) * 1984-03-24 1985-10-09 株式会社東芝 記憶装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
JPS60254485A (ja) * 1984-05-31 1985-12-16 Nec Corp スタテイツク型半導体記憶装置
US4750154A (en) * 1984-07-10 1988-06-07 Prime Computer, Inc. Memory alignment system and method
JPS6167154A (ja) * 1984-09-11 1986-04-07 Fujitsu Ltd 半導体記憶装置
US4610004A (en) * 1984-10-10 1986-09-02 Advanced Micro Devices, Inc. Expandable four-port register file
US4663741A (en) * 1984-10-16 1987-05-05 Trilogy Systems Corporation Strobed access semiconductor memory system
US4683555A (en) * 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
US4719602A (en) * 1985-02-07 1988-01-12 Visic, Inc. Memory with improved column access
JPH0736269B2 (ja) * 1985-08-30 1995-04-19 株式会社日立製作所 半導体記憶装置
JPS62202399A (ja) * 1985-10-04 1987-09-07 Mitsubishi Electric Corp 半導体メモリ
JPS6284335A (ja) * 1985-10-09 1987-04-17 Hitachi Ltd 乗算回路
US4719596A (en) * 1986-03-19 1988-01-12 International Business Machines Corporation Register providing simultaneous reading and writing to multiple ports
US4752913A (en) * 1986-04-30 1988-06-21 International Business Machines Corporation Random access memory employing complementary transistor switch (CTS) memory cells
US4789960A (en) * 1987-01-30 1988-12-06 Rca Licensing Corporation Dual port video memory system having semi-synchronous data input and data output
US4910700A (en) * 1988-06-10 1990-03-20 General Electric Company Bit-sliced digit-serial multiplier
US4897816A (en) * 1989-04-03 1990-01-30 Tektronix, Inc. Serial dynamic memory shift register

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